JPS6273674A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6273674A JPS6273674A JP21233785A JP21233785A JPS6273674A JP S6273674 A JPS6273674 A JP S6273674A JP 21233785 A JP21233785 A JP 21233785A JP 21233785 A JP21233785 A JP 21233785A JP S6273674 A JPS6273674 A JP S6273674A
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- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｎ型ＡｔＧａＡｓ ／Ｇ ａ Ａ Ｓ ヘテ
ロ接合を用いる選択ドープヘテロ接合型ＦＥＴＱｎ型不
純物に係り１％に、超薄膜能動ｌ−に好適な半導体装置
に関する。
ロ接合を用いる選択ドープヘテロ接合型ＦＥＴＱｎ型不
純物に係り１％に、超薄膜能動ｌ−に好適な半導体装置
に関する。
近年、ＭＢＥ（分子線エピタキシー）技術。
ＭＯＣＶＤ （有機金属熱分解法）等の超高精度の結晶
成長技術の発達によシ、砒化ガリウム（ＧａＡｓ）／ア
ルミニウム砒化ガリウム（ＡｔＧａＡｓ）’に利用した
超高速デバイス（例えば特開昭５５−１３２０７４）が
実現されつつある。ＧａＡｓ／ＡｔＧａＡｓ には良
好な絶縁材料がみつけられていないために、金属と化合
物半導体とのショットキー接合が各種の４界効果型トラ
ンジスタ（ＦＥＴ）のゲート構造に使われている。
成長技術の発達によシ、砒化ガリウム（ＧａＡｓ）／ア
ルミニウム砒化ガリウム（ＡｔＧａＡｓ）’に利用した
超高速デバイス（例えば特開昭５５−１３２０７４）が
実現されつつある。ＧａＡｓ／ＡｔＧａＡｓ には良
好な絶縁材料がみつけられていないために、金属と化合
物半導体とのショットキー接合が各種の４界効果型トラ
ンジスタ（ＦＥＴ）のゲート構造に使われている。
たとえば第１図に選択ドープヘテロ接合型ＦＥＴの断面
図を示す。１０は半絶縁性ＧａＡｓ基板、１１はアンド
ープＧａＡｓ、１２はスペーサと呼ばれるアンドープ（
不純物を故意には含まず結果的に１０″ｃｍ−，”程度
のｎ一層になることが多い）Ａ／、ＧａＡＢ層で膜厚を
ｅとすると通常６０人程度である。１３はｎ型Ａ／Ｇａ
Ａｓ層で１４はｎ型ＧａＡｓ／ｍである。ＡｔＧａＡｓ
４１２． １３の膜厚合計ｉｄとすると通常５００人
程程度ある。
図を示す。１０は半絶縁性ＧａＡｓ基板、１１はアンド
ープＧａＡｓ、１２はスペーサと呼ばれるアンドープ（
不純物を故意には含まず結果的に１０″ｃｍ−，”程度
のｎ一層になることが多い）Ａ／、ＧａＡＢ層で膜厚を
ｅとすると通常６０人程度である。１３はｎ型Ａ／Ｇａ
Ａｓ層で１４はｎ型ＧａＡｓ／ｍである。ＡｔＧａＡｓ
４１２． １３の膜厚合計ｉｄとすると通常５００人
程程度ある。
３１はエンハンスメント型ＦＥＴ （ｌ綱値′亀圧Ｖ口
〜０． Ｉ Ｖ ）のゲート金属であり、３０はデプレ
ション型ＦＥＴ （閾値電圧Ｖａｂ〜０．８ Ｖ ；ゲ
ートぼ圧Ｖａ＝ＯＶでチーヤネルが囲いている）のゲー
ト金４である。簡単な１謹からｎ型ＡＡＧａＡｓ層のド
ーピングレベルをＮＤとするトｌ（ＩＩ直亀圧Ｖ。
〜０． Ｉ Ｖ ）のゲート金属であり、３０はデプレ
ション型ＦＥＴ （閾値電圧Ｖａｂ〜０．８ Ｖ ；ゲ
ートぼ圧Ｖａ＝ＯＶでチーヤネルが囲いている）のゲー
ト金４である。簡単な１謹からｎ型ＡＡＧａＡｓ層のド
ーピングレベルをＮＤとするトｌ（ＩＩ直亀圧Ｖ。
は
と主要項は１きくだすことができる。
ここでφｈはゲートメタルとＡｔＧａＡｓとのショット
キーバリア高感、ΔＥｅはＧａＡｓｌｌとＡｔＧａＡｓ
１２との伝導帯バンド端の不連続の大きさを表わし、ｑ
は単位′醒荷％６はＡ ｊＧ ａ Ａ ｓの誘′１１を
率である。この峰なＦＥＴｔ高性能化する場合。
キーバリア高感、ΔＥｅはＧａＡｓｌｌとＡｔＧａＡｓ
１２との伝導帯バンド端の不連続の大きさを表わし、ｑ
は単位′醒荷％６はＡ ｊＧ ａ Ａ ｓの誘′１１を
率である。この峰なＦＥＴｔ高性能化する場合。
最も簡単な方法はｎ型ＡｔＧａ Ａ ｓ Ｊｆ４ ｄ
−ｅの膜厚を薄くすることであ夛最も効果的な方法であ
る。
−ｅの膜厚を薄くすることであ夛最も効果的な方法であ
る。
ところが１回路構成上の制約から、エンハンスメント型
ＦＥＴのｉ−＠電圧Ｖｔｈは正でありがっ０に近いこと
が峡も望まれる。通常は０． Ｉ Ｖに設定されており
、この値は閾値電圧のバランキ度合の考慮してきめられ
ている。ところがＶ□を一定にしたままで膜厚ｄｉ薄く
すると（ＩＩ）より明らかな様にドーピングレベルＮＤ
ｋあげる必要があり峡大ドーピング量Ｎｏ がｎ型Ａ
ｔＧａＡｓ Ｈ厚ｄ、−ｅのではｎ型ドーパントとし
て８ｉｆｉ（用いるのが主流でｌ）？）、 ＮＯ＝７Ｘ
１０”ｍ−” ｆｊ４ｊｆ６ツ７？。
ＦＥＴのｉ−＠電圧Ｖｔｈは正でありがっ０に近いこと
が峡も望まれる。通常は０． Ｉ Ｖに設定されており
、この値は閾値電圧のバランキ度合の考慮してきめられ
ている。ところがＶ□を一定にしたままで膜厚ｄｉ薄く
すると（ＩＩ）より明らかな様にドーピングレベルＮＤ
ｋあげる必要があり峡大ドーピング量Ｎｏ がｎ型Ａ
ｔＧａＡｓ Ｈ厚ｄ、−ｅのではｎ型ドーパントとし
て８ｉｆｉ（用いるのが主流でｌ）？）、 ＮＯ＝７Ｘ
１０”ｍ−” ｆｊ４ｊｆ６ツ７？。
即ち、 Ｖｔｈ〜０． Ｉ Ｖテｈルタメ（／Ｃバー
（ｄ −ｅ）〜１２０人であった。
（ｄ −ｅ）〜１２０人であった。
一方、各種゛電界効果型トランジスタの五極管領域のソ
ース番ドレイン成流Ｉ ４ｍｍはゲート電圧Ｖｇ、ｌ＋
’帽直電圧ＶＤを用いて Ｉ４”＝Ｗ−Ｋ（Ｖａ Ｖｔｈ）” ・・・
・・・（２）と表わすことができる。但し、Ｗはトラン
ジスタのゲート幅である。トランジスタ性能の良さを与
える一つの目安はＫの値で表わすことができる。
ース番ドレイン成流Ｉ ４ｍｍはゲート電圧Ｖｇ、ｌ＋
’帽直電圧ＶＤを用いて Ｉ４”＝Ｗ−Ｋ（Ｖａ Ｖｔｈ）” ・・・
・・・（２）と表わすことができる。但し、Ｗはトラン
ジスタのゲート幅である。トランジスタ性能の良さを与
える一つの目安はＫの値で表わすことができる。
即ち一般的にはＫの値が大きい程良いデバイスと言える
。通常のＦＥＴの性能向上には、モ司物をドープされた
能＠１−汲びそれに準ずる！−）の膜厚を薄くすること
が最も効果的である。即ちｓ Ｓ ｉｌに：ｎ型不純物
として用いる限り最低膜厚は１００人前後となる。
。通常のＦＥＴの性能向上には、モ司物をドープされた
能＠１−汲びそれに準ずる！−）の膜厚を薄くすること
が最も効果的である。即ちｓ Ｓ ｉｌに：ｎ型不純物
として用いる限り最低膜厚は１００人前後となる。
一方Ｎｏ≧Ｉ Ｘ １０” ｒｙｎ−”の高姥度領域で
は、良好なショットキー特性が得らｎにくくなる欠点が
生じていた。即ちエンハンスメント型１！□Ｅ Ｔ’に
おいては、ゲート電圧を正、に印加した場合低い電圧か
らゲートリーク直流が生じ、トランジスタ特性を下げる
主要因となってきた。一方デブレジョン型ＦＥＴの場合
、ゲート耐圧が充分確保できず。
は、良好なショットキー特性が得らｎにくくなる欠点が
生じていた。即ちエンハンスメント型１！□Ｅ Ｔ’に
おいては、ゲート電圧を正、に印加した場合低い電圧か
らゲートリーク直流が生じ、トランジスタ特性を下げる
主要因となってきた。一方デブレジョン型ＦＥＴの場合
、ゲート耐圧が充分確保できず。
完全にピンチオンしなくなってしまうという欠点が生じ
ていた。
ていた。
このことはＧａＡｓＭＥＳＦＥＴの場ばにおいても事情
は全く同じである。即ち、トランジスタ特性を向上させ
ようとしてチャンネル；」の膜ノｌを薄くすると、トラ
ンジスタ：￥注は同上するがゲート金属のショットキー
特性が劣化し１回路全構成した場合、論理振幅が小さく
なり回路設計マージンが小さくなってしまうという欠点
が生じていた。
は全く同じである。即ち、トランジスタ特性を向上させ
ようとしてチャンネル；」の膜ノｌを薄くすると、トラ
ンジスタ：￥注は同上するがゲート金属のショットキー
特性が劣化し１回路全構成した場合、論理振幅が小さく
なり回路設計マージンが小さくなってしまうという欠点
が生じていた。
即ち現状のｎ型不純物であるＳｉ金用いる限り、能動層
膜厚は３００Ａ前後が下限であり、ＦＥＴｔ高性能化す
るための制限となっていた。
膜厚は３００Ａ前後が下限であり、ＦＥＴｔ高性能化す
るための制限となっていた。
本発明の目的は、Ｓｎをドープした層とゲート金属の間
に、故意にはドーピングされないか、或いはわずかにド
ープされた半導体層（セ・くレーション層と呼ぶ）を挿
入することで、ゲートリーク４流を低減し、このセパレ
ーション層の膜厚を変えることでエンノ・ンスメント型
ＦＥＴ、！：デプレション型ＦＥＴｔ−同一基板に形成
できる新しいゲート構造を提供することにある。
に、故意にはドーピングされないか、或いはわずかにド
ープされた半導体層（セ・くレーション層と呼ぶ）を挿
入することで、ゲートリーク４流を低減し、このセパレ
ーション層の膜厚を変えることでエンノ・ンスメント型
ＦＥＴ、！：デプレション型ＦＥＴｔ−同一基板に形成
できる新しいゲート構造を提供することにある。
本発明の基本的な原理を先ず説明する。各種のＦＥＴに
おいてｎ型にドープされたチャンネル層或いはチャンネ
ル層に準じる半導体層が存在するとき、不純物を故意に
は含有しないか、或いはわずかにドープされた半導体層
（セパレーション層と以後呼ぶ）全挿入してショットキ
ー接合全形成する金属金ゲー）電極に用いた場合、セパ
レーション１−の膜厚をかえることで、 ＦＥＴのｌａ
ｌ′ｌｉ！電圧Ｖｔｈ（またはピンチオフ４圧Ｖｐ）Ｉ
ｒ変化させることができる。
おいてｎ型にドープされたチャンネル層或いはチャンネ
ル層に準じる半導体層が存在するとき、不純物を故意に
は含有しないか、或いはわずかにドープされた半導体層
（セパレーション層と以後呼ぶ）全挿入してショットキ
ー接合全形成する金属金ゲー）電極に用いた場合、セパ
レーション１−の膜厚をかえることで、 ＦＥＴのｌａ
ｌ′ｌｉ！電圧Ｖｔｈ（またはピンチオフ４圧Ｖｐ）Ｉ
ｒ変化させることができる。
この原理に基づいて、エンハンスメント型ＦＥＴ（Ｅ
ＦＥＴ：Ｖｔｂ）Ｏ）とデプレション型ＦＥＴ（Ｄ
Ｆ Ｅ Ｔ ：Ｖ ＝ｈ＜ ０ ） ’ｅｌ’ｌ −
基＆上ＶＣ形ｔ、ｆる。
ＦＥＴ：Ｖｔｂ）Ｏ）とデプレション型ＦＥＴ（Ｄ
Ｆ Ｅ Ｔ ：Ｖ ＝ｈ＜ ０ ） ’ｅｌ’ｌ −
基＆上ＶＣ形ｔ、ｆる。
まず、通常のｎチャンネルＭＥＳＦＥＴ（メタル・セミ
コンダクタ［株］フィールド・エフェクトφトランジス
タ： Ｍｅｔａｌ ８ｅｍｉｃｏｒｍｄｕｅｔｏｒ Ｆ
ｉｅｌｄ［ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発
明全実施した例を第２図を用いて定置的に説明した後ｎ
チャンネル選択ドープヘテロ接合型（セレクテイプリー
ドープト・ヘテロストラクチュア： ５ｅｌｅｃｔ、１
ｖｅｌｙｐｏｐｅｄ １ｉｅｔｅｒｏｓｔｒｕｅｔｕｔ
ｅ） Ｆ ＥＴに実施した例を第３図金柑いて説明する
。
コンダクタ［株］フィールド・エフェクトφトランジス
タ： Ｍｅｔａｌ ８ｅｍｉｃｏｒｍｄｕｅｔｏｒ Ｆ
ｉｅｌｄ［ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に本発
明全実施した例を第２図を用いて定置的に説明した後ｎ
チャンネル選択ドープヘテロ接合型（セレクテイプリー
ドープト・ヘテロストラクチュア： ５ｅｌｅｃｔ、１
ｖｅｌｙｐｏｐｅｄ １ｉｅｔｅｒｏｓｔｒｕｅｔｕｔ
ｅ） Ｆ ＥＴに実施した例を第３図金柑いて説明する
。
第２図は本発明のＧａＡ１ ＭＥＳＦＥＴ（７） Ｅ
−Ｆ’Ｂ’ｒとＤ−ＦＥＴが同一基板に形成された場合
の断面構造図？示したものである。１０は半絶縁性Ｇａ
Ａｓ基板、１１はｐ−型のアンドープＧａＡｓ （〜１
０” ｔｙｎ−”程度のドーピングレベル）。
−Ｆ’Ｂ’ｒとＤ−ＦＥＴが同一基板に形成された場合
の断面構造図？示したものである。１０は半絶縁性Ｇａ
Ａｓ基板、１１はｐ−型のアンドープＧａＡｓ （〜１
０” ｔｙｎ−”程度のドーピングレベル）。
１５はｎ型チャンネルを形成するｎ型ＧａＡｓ層であり
膜厚ｉｄとしドーピングレベルｋ Ｎ ｏとする。
膜厚ｉｄとしドーピングレベルｋ Ｎ ｏとする。
１６はアンドープ（又はｎ〜かｐ−のわずかにドープさ
れた）ＧａＡｓまたはＡｔｘ Ｇａｌ −！ ｋｓｉｔ
ｌで膜厚ｋ ＣＩ とする。１７はアンドープ（または
ｎ−かｐ−のわずかにドープされた）ＧａＡ８またはＡ
ｔ＊Ｇａ＋−ｔＡｓ層で膜厚をＣ２Ｃ１とする。
れた）ＧａＡｓまたはＡｔｘ Ｇａｌ −！ ｋｓｉｔ
ｌで膜厚ｋ ＣＩ とする。１７はアンドープ（または
ｎ−かｐ−のわずかにドープされた）ＧａＡ８またはＡ
ｔ＊Ｇａ＋−ｔＡｓ層で膜厚をＣ２Ｃ１とする。
３１はエンハンスメント型ＦＥＴのゲート金属電極、３
０はデプレション型ＦＥＴのゲート金属電極を示す。３
２，３３．３４は各々オーミックなソース・ドレイン電
極である。
０はデプレション型ＦＥＴのゲート金属電極を示す。３
２，３３．３４は各々オーミックなソース・ドレイン電
極である。
アンドープＱ ａ Ａ ｓ Ｉｆｉ １１の影響を無視
するとＥ −Ｉｉ” Ｅ ＴとＤ−ＦＥＴの問直電圧Ｖ
ｔｙａ、 Ｖ？Ｄは各々 と蓄き表すことができる。ここに、ＶＢはビルトインポ
テンシャル、ｑは単位電荷、εばＧａＡ３の静的ａ電率
である。ただし。式（３）、 （４）はアンドープ！１
１６．１７各層のドーピングレベルがチャンネル−１５
のドーピングレベルに比較して無視できる程少ない場合
の式である。また、１６．１７はチャンネル７１１５と
同じ（）ａＡｓの場合の式である。アンドープ層１６，
１７の一方或いは両方がＡｔｘ Ｇａｔ −Ｘ Ａｓに
代った場合の式も式（３）、 （４）と同種の式を導く
ことができる。（３）、 （４）式からあきらかな様に
、ドーピング層１５（チャンネル層）のドーピングレベ
ルＮｏ、膜厚ｄｉ一定にした状態でセパレーション層（
アンドープｒｌ）１６．１７の膜厚Ｃｍ 、Ｃ２’ｊｃ
適当に選ぶことでＶｔｈ金制御することができる。
するとＥ −Ｉｉ” Ｅ ＴとＤ−ＦＥＴの問直電圧Ｖ
ｔｙａ、 Ｖ？Ｄは各々 と蓄き表すことができる。ここに、ＶＢはビルトインポ
テンシャル、ｑは単位電荷、εばＧａＡ３の静的ａ電率
である。ただし。式（３）、 （４）はアンドープ！１
１６．１７各層のドーピングレベルがチャンネル−１５
のドーピングレベルに比較して無視できる程少ない場合
の式である。また、１６．１７はチャンネル７１１５と
同じ（）ａＡｓの場合の式である。アンドープ層１６，
１７の一方或いは両方がＡｔｘ Ｇａｔ −Ｘ Ａｓに
代った場合の式も式（３）、 （４）と同種の式を導く
ことができる。（３）、 （４）式からあきらかな様に
、ドーピング層１５（チャンネル層）のドーピングレベ
ルＮｏ、膜厚ｄｉ一定にした状態でセパレーション層（
アンドープｒｌ）１６．１７の膜厚Ｃｍ 、Ｃ２’ｊｃ
適当に選ぶことでＶｔｈ金制御することができる。
この様にドーピング１−の膜厚、ドーピングレベルを一
定にしておき、ゼバレーショ７４の膜厚を変化させるこ
とでＥ −Ｆ Ｅ ＴとＤ−ＦＥＴを同一基板に作成で
き、実際のＦＥＴ試作には極めて有効である。即ち、か
かるゲート４造？採用すれば。
定にしておき、ゼバレーショ７４の膜厚を変化させるこ
とでＥ −Ｆ Ｅ ＴとＤ−ＦＥＴを同一基板に作成で
き、実際のＦＥＴ試作には極めて有効である。即ち、か
かるゲート４造？採用すれば。
チャンネル１−の膜厚を薄くすることでトランジスタ性
能を向上させ、更にショットキー特性の劣化も防ぐこと
ができ更にＥ−ＦＥ’ｒとＤ−Ｉ’ＥＴｔ同一基板に形
成することができる。
能を向上させ、更にショットキー特性の劣化も防ぐこと
ができ更にＥ−ＦＥ’ｒとＤ−Ｉ’ＥＴｔ同一基板に形
成することができる。
次にｎチャンネル選択ドープヘテロ接合型ＰＥＴに本発
明のゲート構造を適用した場合の効果を。
明のゲート構造を適用した場合の効果を。
第３図′ｆｔ、、を目いて説明する。１０．１１は、第
２図と同じＰ４である。１２はスペーサｌ−と呼ばれる
アンドープｋＬ＊ Ｇａｆ −！ Ａｌ！ノーであシ、
混晶比Ｘは通常０．３以上に選ばれている。１３はｎ型
ドーピング！−でＡｔ、 Ｇａ、 −、Ａｓからなり、
混晶比ｙは０．１０から０．２０程度に選ばれている。
２図と同じＰ４である。１２はスペーサｌ−と呼ばれる
アンドープｋＬ＊ Ｇａｆ −！ Ａｌ！ノーであシ、
混晶比Ｘは通常０．３以上に選ばれている。１３はｎ型
ドーピング！−でＡｔ、 Ｇａ、 −、Ａｓからなり、
混晶比ｙは０．１０から０．２０程度に選ばれている。
１８はセパレーション層でＳ Ｄ Ｉ！Ｊ厚ＣＩのアン
ドープ（もしくは弱くドーグされたｎ−、又はｐ−型に
なる）Ａｔｌ Ｇ ａｌ −ｓ Ａｓ （０≦２≦１）
ノーで、ｉｆｉ、１９もセパレーション層で膜厚Ｃ２Ｃ
ｉの通常アンドープ（もしくは弱くドープされたｎ−、
又はｐ−型０）ＧａＡ８でろる。３１はＥ−ＰＥＴのゲ
ート電極１夕に、３０ｉ１：Ｄ−ＦＥＴのゲート’ｒｖ
ｉメｐルで３１．３２．３３は各々ソース・ドレイン金
属でおる。
ドープ（もしくは弱くドーグされたｎ−、又はｐ−型に
なる）Ａｔｌ Ｇ ａｌ −ｓ Ａｓ （０≦２≦１）
ノーで、ｉｆｉ、１９もセパレーション層で膜厚Ｃ２Ｃ
ｉの通常アンドープ（もしくは弱くドープされたｎ−、
又はｐ−型０）ＧａＡ８でろる。３１はＥ−ＰＥＴのゲ
ート電極１夕に、３０ｉ１：Ｄ−ＦＥＴのゲート’ｒｖ
ｉメｐルで３１．３２．３３は各々ソース・ドレイン金
属でおる。
簡単のため、セパレーションｒｄ１８，１９．ｎ型ドー
ピング層１３．スペーサ層１２のＡＡ混晶比Ｘは同一の
ｘ ＝ ０．３であると仮定すると、基板のアンドープ
ノー１１の効果は通常無視できるので、Ｅ−ＦＥＴとＤ
−ＦＥＴのｒ４値Ｖ ｔｓ ’＋ Ｖ ｔｏは各間、 ・・・・・・（５） ・・・・・・（６） と書き表すことができる。
ピング層１３．スペーサ層１２のＡＡ混晶比Ｘは同一の
ｘ ＝ ０．３であると仮定すると、基板のアンドープ
ノー１１の効果は通常無視できるので、Ｅ−ＦＥＴとＤ
−ＦＥＴのｒ４値Ｖ ｔｓ ’＋ Ｖ ｔｏは各間、 ・・・・・・（５） ・・・・・・（６） と書き表すことができる。
記号は式（ＩＩ）と共通している部分もある。
即ち、この式からもあきらかな様に、セ・くレーション
層の膜厚ＣＩ、Ｃ＊を適当に選ぶことでＥ−ＦＥＴとＤ
−ＦＥＩ同−基板に実現でき、更に良好なショットキー
接合を有するゲート電原ｅ形成できるので回路構成上重
要となる論理部幅も大きくとることができる。
層の膜厚ＣＩ、Ｃ＊を適当に選ぶことでＥ−ＦＥＴとＤ
−ＦＥＩ同−基板に実現でき、更に良好なショットキー
接合を有するゲート電原ｅ形成できるので回路構成上重
要となる論理部幅も大きくとることができる。
特に、セパレーション層を第３図の様に２ノー構造（Ｉ
Ｉ８，１９）とし１選択エツチングが可能な構造として
おけば（たとえば” ８’ｔ ＡｔＧ ａ Ａ ８層１
９をＧａＡｓ／１！１）正確にセパレーション層の膜厚
を制御することができる。
Ｉ８，１９）とし１選択エツチングが可能な構造として
おけば（たとえば” ８’ｔ ＡｔＧ ａ Ａ ８層１
９をＧａＡｓ／１！１）正確にセパレーション層の膜厚
を制御することができる。
従来、ＭＢＥ法ではＧａＡｓ、ＡｔＧａＡｓ へのｎ型
不純物としてシリコン（８ｉ）、 スズ（Ｓｎ）を用い
ていた。しかし、通常、Ｓｎはエピタキシャル表面のＳ
ｎ譲度が高くなるため、ショットキー特性を劣化させや
すくなシ、従来、セパレーション層を有しない通常のｎ
チャンネルＧａＡｓＭＥＳＦＥＴ／選択ドープヘテロ接
合型Ｆ’ＥＴでは。
不純物としてシリコン（８ｉ）、 スズ（Ｓｎ）を用い
ていた。しかし、通常、Ｓｎはエピタキシャル表面のＳ
ｎ譲度が高くなるため、ショットキー特性を劣化させや
すくなシ、従来、セパレーション層を有しない通常のｎ
チャンネルＧａＡｓＭＥＳＦＥＴ／選択ドープヘテロ接
合型Ｆ’ＥＴでは。
ｎ型不純物としてはＳｉを用いるのが通例であった。
しかしながら、ＳｎはＳｉにくらべて、ＧａＡｓｆＡｔ
ＧａＡｓ へのドーピング最大量が一桁近く多いことが
知られている〔例えば”半導体超格子の物理と応用”９
．１２１日本物理学会偏培ｇＬ館１９８４年〕。
ＧａＡｓ へのドーピング最大量が一桁近く多いことが
知られている〔例えば”半導体超格子の物理と応用”９
．１２１日本物理学会偏培ｇＬ館１９８４年〕。
又１本発明に関係するＦＥＴの様にセパレーション層を
有する場合％Ｓｎのエピタキシャル表面への析出は問題
にならなくなる。
有する場合％Ｓｎのエピタキシャル表面への析出は問題
にならなくなる。
即ち、セパレーション１−の存在により、ゲートメタル
に直接接触するｎ型半導体層の能動層は非常におさえら
れスペーサ一層の存在のためｓｓｎがへテロ接合界面に
まで析出することはなく、移動層の劣化を起こすことは
ない。
に直接接触するｎ型半導体層の能動層は非常におさえら
れスペーサ一層の存在のためｓｓｎがへテロ接合界面に
まで析出することはなく、移動層の劣化を起こすことは
ない。
又、本発明のｎチャンネルＦＥＴ’に他のｐチャンネル
ＦＥＴと同一基板に形成し、相補正ＦＥＴを作ることも
可能である。
ＦＥＴと同一基板に形成し、相補正ＦＥＴを作ることも
可能である。
〔発明の実施例〕
以下、本発明を実施例を通して更に詳しく説明する。
実施例１
第４図（ａ）〜（ｅ）に、二次元電子ガスをチャンネル
Ｉ−に用いるいわゆる選択ドープヘテロ接合構造のＦＥ
Ｔに本発明を実施した場合の実施工程を示す。
Ｉ−に用いるいわゆる選択ドープヘテロ接合構造のＦＥ
Ｔに本発明を実施した場合の実施工程を示す。
半絶縁性Ｑ ａ Ａ Ｓ基板１０上にＭＢＥ法金用いて
。
。
ｐ −（−５Ｘ １０” ｚ−”）ＧａＡｓ層１１ｉ１
μｍ成長する。続いてｎ−型アンドープｋｔｚ Ｇ ａ
＋−ｘＡｓ（通常Ｘは０．３以上に選ばれている）層１
２を６０人成長させた。続いてｇｎｆｎ型不純物として
５ Ｘ １０” ｃｍ−”含むｎ型Ａｔ、 Ｇａｔ−、
Ａｓ （通常ｙは０．０５から０．２０の範囲で使われ
ている）層１３’に３０人成長させ、セパレーション層
としてアンドープｎ−型Ａｔｌ Ｇａ１−ｉ Ａｓ （
通常ｚ ｆ′ｉ０．３程度で用いている）層１８を６０
人成長させた。
μｍ成長する。続いてｎ−型アンドープｋｔｚ Ｇ ａ
＋−ｘＡｓ（通常Ｘは０．３以上に選ばれている）層１
２を６０人成長させた。続いてｇｎｆｎ型不純物として
５ Ｘ １０” ｃｍ−”含むｎ型Ａｔ、 Ｇａｔ−、
Ａｓ （通常ｙは０．０５から０．２０の範囲で使われ
ている）層１３’に３０人成長させ、セパレーション層
としてアンドープｎ−型Ａｔｌ Ｇａ１−ｉ Ａｓ （
通常ｚ ｆ′ｉ０．３程度で用いている）層１８を６０
人成長させた。
さらに、アンドープロー型ＧａＡｓ Ｉ脅１９ｔ−１０
０人成長させ１表面保護の目的で５ｉＯｚ４０ｅ２００
０人ＣＶＤ法？用いて形成した（第４図ａ）。
０人成長させ１表面保護の目的で５ｉＯｚ４０ｅ２００
０人ＣＶＤ法？用いて形成した（第４図ａ）。
次にメサエッチングで素子間分離を行なった後。
アンドーフ、セパレーション層１８．１９ｉエツチング
で除去し、ホトマスクを用いてソース拳ドレイン′鑞極
（ＡｕＧｅ／Ｎｉ／Ａｕ：９００人／１５０人／２００
０Ａ）３２，３３．３４を形成した（第４図ｂ）。
で除去し、ホトマスクを用いてソース拳ドレイン′鑞極
（ＡｕＧｅ／Ｎｉ／Ａｕ：９００人／１５０人／２００
０Ａ）３２，３３．３４を形成した（第４図ｂ）。
Ｅ−ＦＥＴのゲート電標全形成する目的で、アンドープ
ＧａＡｓ Ｉ’ｍ １９ ｋ ＣＣ１ｔ Ｆｘ ／Ｈｅ
混合ガスで選択的にエツチングし、セパレーション層１
８に’／ヨ７トキー＊極としてＴ ｉ ／Ｐ ｔ ／Ａ
ｕ （ＩＩ０００人１５００人／２０００人）を形成
した（第４図Ｃ）。
ＧａＡｓ Ｉ’ｍ １９ ｋ ＣＣ１ｔ Ｆｘ ／Ｈｅ
混合ガスで選択的にエツチングし、セパレーション層１
８に’／ヨ７トキー＊極としてＴ ｉ ／Ｐ ｔ ／Ａ
ｕ （ＩＩ０００人１５００人／２０００人）を形成
した（第４図Ｃ）。
続いてＤ−ＦＥＴのゲートｔｄ極？アンドープＧａＡｓ
Ｉ＊に形成する工程全行なった（第４図ｄ）。
Ｉ＊に形成する工程全行なった（第４図ｄ）。
この場合もゲート金属としてはＴｉ／Ｐｔ／Ａｕを用い
た。この様にして同一基板上にＥ−ＦＥＴ（今の場合閾
１直亀圧Ｖ１は０．１８Ｖであった）とＤ−ＦＥＴ（今
）場合１ｍ ｆｉ ［圧は−０，７２Ｖで６つた。）を
形成することができた。
た。この様にして同一基板上にＥ−ＦＥＴ（今の場合閾
１直亀圧Ｖ１は０．１８Ｖであった）とＤ−ＦＥＴ（今
）場合１ｍ ｆｉ ［圧は−０，７２Ｖで６つた。）を
形成することができた。
本発明では、従来法（従来、Ｂ／Ｄ ＦＥＴ構成は、ド
ーピングされた層の膜厚１２えることで実現されてきた
）の主要な欠点でめった高ドープ層に直接ゲート金属を
接合させることによシ生ずるゲート４極特性の劣化を克
服することができた。
ーピングされた層の膜厚１２えることで実現されてきた
）の主要な欠点でめった高ドープ層に直接ゲート金属を
接合させることによシ生ずるゲート４極特性の劣化を克
服することができた。
更に％ ８”ｋドープしたことで、従来ＡｔＧａＡｓ膜
厚が３００人程程度あったものが１５０人まで薄くする
ことができた。その結果第（２）式に示すＫの直は、ゲ
ート長１μｍレベルで従来３．５ｍＡ／■２程度でめっ
たものが７．０ｍＡ／Ｖ”まで大きくすることができた
。
厚が３００人程程度あったものが１５０人まで薄くする
ことができた。その結果第（２）式に示すＫの直は、ゲ
ート長１μｍレベルで従来３．５ｍＡ／■２程度でめっ
たものが７．０ｍＡ／Ｖ”まで大きくすることができた
。
また１本実施例ではＤ−ＦＥＴのセパレーション層１８
，１９のうち％ １９の半導体層をｎ型にドープしても
よい（第４図ｅ１９’）。ｎ型にドープすることでショ
ットキー特性は悪くなるが、Ｄ−ＦＥＴの場合、回路的
にピンチオフしないで用いる場合は問題ない。
，１９のうち％ １９の半導体層をｎ型にドープしても
よい（第４図ｅ１９’）。ｎ型にドープすることでショ
ットキー特性は悪くなるが、Ｄ−ＦＥＴの場合、回路的
にピンチオフしないで用いる場合は問題ない。
実施例２
ＧａＡｓ Ｍｇ８ＦＥＴに本発明を適用した場合の実施
例を第５図ａ −ｄに示す。
例を第５図ａ −ｄに示す。
半絶縁性ＧａＡｓ基板１０上にＭＢＥ法を用いて、アン
ドープＧａＡ３層を２μｍ成長後３ｎを４×Ｌ Ｏ”
ａｎ−”ドープしたｎ型ＧａＡｓ層１５ｉ３０人成長し
、次にＳ ｉ ｆ １０” ｃｍ−”程度ドープしたｎ
−型ＡｔＱａｌ −、Ａ ｓ （ｘ−０，３程度）層１
６を１００Ａ成長させ、さらにＳ ５ ｆＪ：１０”
ｃｍ−”程度ドープしたｎ−ＧａＡｓ 層１７′ｆ、１
００人成長させた（第５図ａ）。次に、Ｅ−ＦＥＴｅ形
成する領域ｋ ＣＣｌ２ Ｆｚ ／Ｈｅの混合ガスを用
い選択エツチング法でセパレーション層のＧａＡｓ層１
７１を除去する（同図ｂ）。さらにエツチングダメージ
を４０００５分間の加熱で除去後、全面に、高耐熱金属
でらるｖＶｓｉ５１（タングステン会シリサイド）ｉ３
０００人で形成した（第５図ｂ）。続いて。
ドープＧａＡ３層を２μｍ成長後３ｎを４×Ｌ Ｏ”
ａｎ−”ドープしたｎ型ＧａＡｓ層１５ｉ３０人成長し
、次にＳ ｉ ｆ １０” ｃｍ−”程度ドープしたｎ
−型ＡｔＱａｌ −、Ａ ｓ （ｘ−０，３程度）層１
６を１００Ａ成長させ、さらにＳ ５ ｆＪ：１０”
ｃｍ−”程度ドープしたｎ−ＧａＡｓ 層１７′ｆ、１
００人成長させた（第５図ａ）。次に、Ｅ−ＦＥＴｅ形
成する領域ｋ ＣＣｌ２ Ｆｚ ／Ｈｅの混合ガスを用
い選択エツチング法でセパレーション層のＧａＡｓ層１
７１を除去する（同図ｂ）。さらにエツチングダメージ
を４０００５分間の加熱で除去後、全面に、高耐熱金属
でらるｖＶｓｉ５１（タングステン会シリサイド）ｉ３
０００人で形成した（第５図ｂ）。続いて。
ドライエツチングとフォトリングラフイーを用いてゲー
ト１を甑部分のＷ８ｉ （５１，５１’ ）を残して、
他のＷＳｉ金除去した。その後５００人のＳ ｉｏｚ
ｋｃＶＤ法で被着ｔ＆８ ｉ ５２ｉ５０ ｋｅＶの加
速エネルギー、ドース量３Ｘ１０”□１でイオン注入し
た。注入後８５０ＣＲ５秒間のランプアニールを行ない
注入Ｓｉ原子５３ｉ活性化した（第５図Ｃ）。続いて８
ｆＯｚの必要部公金エツチングで除去し、ソース・ドレ
イン金属（、％ｕＱｅ／Ｎｉ／Ａｕ） ３２．３３．３
４ を蒸着し、４００１：”３分間のアロイ全行ないソ
ース番ドレインｔｆｆｌｅ形成した。
ト１を甑部分のＷ８ｉ （５１，５１’ ）を残して、
他のＷＳｉ金除去した。その後５００人のＳ ｉｏｚ
ｋｃＶＤ法で被着ｔ＆８ ｉ ５２ｉ５０ ｋｅＶの加
速エネルギー、ドース量３Ｘ１０”□１でイオン注入し
た。注入後８５０ＣＲ５秒間のランプアニールを行ない
注入Ｓｉ原子５３ｉ活性化した（第５図Ｃ）。続いて８
ｆＯｚの必要部公金エツチングで除去し、ソース・ドレ
イン金属（、％ｕＱｅ／Ｎｉ／Ａｕ） ３２．３３．３
４ を蒸着し、４００１：”３分間のアロイ全行ないソ
ース番ドレインｔｆｆｌｅ形成した。
この櫟にＢｎ２ドープした能動１ｍｋ用いることで１３
０人まで薄くすることができ１本発明のゲート構造を用
いることで、ゲートリーク′辺流はＥ−ＦＥＴでゲート
ｔヒ圧Ｖ ｏ −１゜ＩＶまでほとんど無視できる程度
となりＤ−ＦＥＴについてはＧａＡ３本来のンヨントキ
ーバリア高さ０．８Ｖに近い値までゲートリーク電流は
激減し、逆方向耐圧もセパレーション層がない場合の０
．８ｖかうｓ、。
０人まで薄くすることができ１本発明のゲート構造を用
いることで、ゲートリーク′辺流はＥ−ＦＥＴでゲート
ｔヒ圧Ｖ ｏ −１゜ＩＶまでほとんど無視できる程度
となりＤ−ＦＥＴについてはＧａＡ３本来のンヨントキ
ーバリア高さ０．８Ｖに近い値までゲートリーク電流は
激減し、逆方向耐圧もセパレーション層がない場合の０
．８ｖかうｓ、。
Ｖまで向上した。
本実施例では、セパレーションｒ４１６の上部に形成す
る半導体層１７にはｎ−半導体ｆ４’を用いたが、これ
は必ずしもｎ一層である必要はない。即ち１通常の１０
”’ｍ−”程度ンＣドーピング？施された半導体層でも
さしつかえない。
る半導体層１７にはｎ−半導体ｆ４’を用いたが、これ
は必ずしもｎ一層である必要はない。即ち１通常の１０
”’ｍ−”程度ンＣドーピング？施された半導体層でも
さしつかえない。
又、本発明のゲート溝造と、能動ノーにＳｎを用いるｎ
チャンネルＦＥＴは、他のｐチャンネルＦＥＴＣ２次元
正孔ガスを用いる選択ドープヘテロ接合型ＦＥＴ、実施
例２でｎ型能動層１５の代υにＪ３ｅを４Ｘ１０”ｃｍ
−’ 官有するｐ型層にかえるｐチャンネルＧａＡｓ
ＭＥＳｌｉ’ＥＴ等〕と同一基板に形成してコンプリ
メンタリＦＥＴｔ形成する場合にも有効である。又、上
記実地例では、チャンネル層の厚み、ドーピングレベル
は特定の範囲のもののみを示したが、様様な応用分野に
よってこれをかえることは無論さしつかえない。
チャンネルＦＥＴは、他のｐチャンネルＦＥＴＣ２次元
正孔ガスを用いる選択ドープヘテロ接合型ＦＥＴ、実施
例２でｎ型能動層１５の代υにＪ３ｅを４Ｘ１０”ｃｍ
−’ 官有するｐ型層にかえるｐチャンネルＧａＡｓ
ＭＥＳｌｉ’ＥＴ等〕と同一基板に形成してコンプリ
メンタリＦＥＴｔ形成する場合にも有効である。又、上
記実地例では、チャンネル層の厚み、ドーピングレベル
は特定の範囲のもののみを示したが、様様な応用分野に
よってこれをかえることは無論さしつかえない。
本発明によれば、ゲート、ｊＪ：極とＳｎ不袖物？ドー
プされたチャンネル［−の間にアンドープまたは僅かに
ドープされた半導体１ｍ （セパレーション１−）全挿
入したゲートや４造にし、セパレーション層の膜厚？変
えることで、エンハンスメント型Ｆ 、Ｅ Ｔとデブレ
ーション型ＦＥＴ１作り分けるために。
プされたチャンネル［−の間にアンドープまたは僅かに
ドープされた半導体１ｍ （セパレーション１−）全挿
入したゲートや４造にし、セパレーション層の膜厚？変
えることで、エンハンスメント型Ｆ 、Ｅ Ｔとデブレ
ーション型ＦＥＴ１作り分けるために。
（ＩＩ）能動１−（及びそれに準ずる智）ヲきわめて薄
くすることが可ｈヒとなり、従来のＦＥＴ！＋ｆ性の約
２倍もの電流？とることが可叱になった。
くすることが可ｈヒとなり、従来のＦＥＴ！＋ｆ性の約
２倍もの電流？とることが可叱になった。
（２） ゲートリークィ流の少ない、扁理振幅を大き
くとれるエンハンスメント型ＰＥＴ （Ｅ−ＦＨＴ）を
形成でき、かつ （３） ゲート耐圧の浸れたテブレーション型ＦＥＴ
（Ｄ−Ｉｉ’ＥＴ）を形成できる。
くとれるエンハンスメント型ＰＥＴ （Ｅ−ＦＨＴ）を
形成でき、かつ （３） ゲート耐圧の浸れたテブレーション型ＦＥＴ
（Ｄ−Ｉｉ’ＥＴ）を形成できる。
上記の効果によりきわめて攪れたＥ−ＦＥＴ／Ｄ−ＦＥ
Ｔを同一基板内に形成でき、Ｅ−ＦＥＴとＤ−ＦｇＴの
両方を用いる回路構成に特に優れた寄与をする。
Ｔを同一基板内に形成でき、Ｅ−ＦＥＴとＤ−ＦｇＴの
両方を用いる回路構成に特に優れた寄与をする。
第１図は、従来型選択ドープヘテロ接合型ＦＥＴのＶ？
面図、第２図、第３図は１本発明のＭＥ８ＦＥ’Ｉ’と
選択ドープヘテロ接合型ＦｇＴの断面図、第４図は、本
発明？選択ドープヘテロ接合型ＦＥＴに実施した場合の
一例を示す工程図、第５図は１本発明をＧａＡｓＭＥＳ
ＦＥＴに実施した場合の一例を示す工程図。 １０・・・半絶縁性ＧａＡｓ基板、１１・・・アンドー
グＧａＡｓＩＳ、１２−・・アンドープＡ ｔｘ Ｇ
ａ ｒ −ｔ Ａ ３層。
面図、第２図、第３図は１本発明のＭＥ８ＦＥ’Ｉ’と
選択ドープヘテロ接合型ＦｇＴの断面図、第４図は、本
発明？選択ドープヘテロ接合型ＦＥＴに実施した場合の
一例を示す工程図、第５図は１本発明をＧａＡｓＭＥＳ
ＦＥＴに実施した場合の一例を示す工程図。 １０・・・半絶縁性ＧａＡｓ基板、１１・・・アンドー
グＧａＡｓＩＳ、１２−・・アンドープＡ ｔｘ Ｇ
ａ ｒ −ｔ Ａ ３層。
Claims (1)
- 【特許請求の範囲】 １、スズ（Ｓｎ）をドーピングされたＧａＡｓ（又はＡ
ｌ＿ｘＧａ＿１＿−＿ｘＡｓ）層（能動層またはそれに
準ずる層）とその能動層中の担体或いは能動層近傍に生
じる担体を制御するゲート電極との間に不純物を故意に
はドープしないか、或いは能動層またはそれに準ずる層
のドーピングレベル以下の不純物をドープした半導体層
（セパレーシヨン層と呼ぶ）を形成する三層構造におい
て、同一基板内にセパレーシヨン層の膜厚を変えること
で異なるピンチオフ電圧または閾値電圧を有する少なく
とも二種類以上の三層構造を有してなることを特徴とす
る半導体装置。 ２、前記第１項において、電子親和力の強い不純物を故
意には含まないか、或いはわずかに不純物をドープされ
たＧａＡｓ層（ I ）上に電子親和力の弱い不純物をド
ープされたＡｌ＿ｘＧａ＿１＿−＿ｘＡｓ層（II）が形
成され、さらに、膜厚の異なる不純物を故意には含まな
いか、或いはわずかに不純物をドープした少なくとも２
つ以上の半導体層（III）（セパレーシヨン層）が同一
基板内に形成され、上記セパレーシヨン層上にゲート電
極を有することを特徴とする半導体装置。 ３、前記第２項において、一つはＡｌ＿ｙＧａ＿１＿−
＿ｙＡｓに直接ゲート電極が形成され、他方は Ａｌ＿ｙＧａ＿１＿−＿ｙＡｓ上のＧａＡｓにゲート電
極が形成されることを特徴とする半導体装置。 ４、前記第１項において、ＳｎをドーピングしたＧａＡ
ｓ層上に二層構造からなるセパレーシヨン層（Ｓ１、Ｓ
２と名づける）を有する構造において、一つはＳ１に直
接ゲート電極が形成され、他方はＳ１上のＳ２に直接ゲ
ート電極が形成されることを特徴とする半導体装置。 ５、前記第４項において、Ｓ１がＡｌＧａＡｓ、Ｓ２が
ＧａＡｓであることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212337A JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212337A JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273674A true JPS6273674A (ja) | 1987-04-04 |
| JPH0793322B2 JPH0793322B2 (ja) | 1995-10-09 |
Family
ID=16620866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212337A Expired - Lifetime JPH0793322B2 (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793322B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210747A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
| US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
| US5789767A (en) * | 1992-03-12 | 1998-08-04 | Fujitsu Limited | Compound semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119580A (ja) * | 1974-03-02 | 1975-09-19 | ||
| JPS5363985A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
-
1985
- 1985-09-27 JP JP60212337A patent/JPH0793322B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50119580A (ja) * | 1974-03-02 | 1975-09-19 | ||
| JPS5363985A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS58147158A (ja) * | 1982-02-26 | 1983-09-01 | Oki Electric Ind Co Ltd | 化合物半導体電界効果トランジスタ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210747A (ja) * | 1988-06-28 | 1990-01-16 | Nec Corp | 半導体集積装置及びその製造方法 |
| US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
| US5789767A (en) * | 1992-03-12 | 1998-08-04 | Fujitsu Limited | Compound semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793322B2 (ja) | 1995-10-09 |
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