JPH0795075A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPH0795075A JPH0795075A JP23394393A JP23394393A JPH0795075A JP H0795075 A JPH0795075 A JP H0795075A JP 23394393 A JP23394393 A JP 23394393A JP 23394393 A JP23394393 A JP 23394393A JP H0795075 A JPH0795075 A JP H0795075A
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- analog
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- analog signal
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Abstract
(57)【要約】
【目的】アナログ−デジタル変換を高速化できるととも
に、低消費電力化を図ることができるアナログ−デジタ
ル変換器を提供する。 【構成】抵抗回路１は電源ＶCC，ＧＮＤ間に接続された
複数の抵抗２からなり、複数のノード３から電圧値がス
テップ状となる複数の基準信号を出力する。電圧比較器
４は抵抗の個数より少ない個数のコンパレータ５からな
る。コンパレータ５はアナログ信号及び基準信号を比較
する。サンプルホールド回路６は、アナログ信号ＡINを
保持し、それを各コンパレータ５に出力する。複数のス
イッチ６は、複数のノード３を複数のコンパレータ５に
それぞれ接続して、連続する複数の基準信号を供給す
る。制御回路７は、比較器４の比較結果に基づいて、連
続する複数の基準信号のほぼ中心のレベルがアナログ信
号のレベルとなるように、複数のスイッチ６を制御す
る。
に、低消費電力化を図ることができるアナログ−デジタ
ル変換器を提供する。 【構成】抵抗回路１は電源ＶCC，ＧＮＤ間に接続された
複数の抵抗２からなり、複数のノード３から電圧値がス
テップ状となる複数の基準信号を出力する。電圧比較器
４は抵抗の個数より少ない個数のコンパレータ５からな
る。コンパレータ５はアナログ信号及び基準信号を比較
する。サンプルホールド回路６は、アナログ信号ＡINを
保持し、それを各コンパレータ５に出力する。複数のス
イッチ６は、複数のノード３を複数のコンパレータ５に
それぞれ接続して、連続する複数の基準信号を供給す
る。制御回路７は、比較器４の比較結果に基づいて、連
続する複数の基準信号のほぼ中心のレベルがアナログ信
号のレベルとなるように、複数のスイッチ６を制御す
る。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をデジタル
信号に変換するためのアナログ−デジタル変換器（以
下、Ａ−Ｄ変換器という）に関する。
信号に変換するためのアナログ−デジタル変換器（以
下、Ａ−Ｄ変換器という）に関する。
【０００２】近年、Ａ−Ｄ変換器は、ビデオカメラ等の
種々の機器に用いられている。Ａ−Ｄ変換器はビデオ信
号等を変換するため、高速化を要求される。また、Ａ−
Ｄ変換器は、その小型化を図るために低発熱性を必要と
されるとともに、電池駆動のために低消費電力化を要求
される。そのため、低消費電力で高速に動作するＡ−Ｄ
変換器を開発する必要がある。
種々の機器に用いられている。Ａ−Ｄ変換器はビデオ信
号等を変換するため、高速化を要求される。また、Ａ−
Ｄ変換器は、その小型化を図るために低発熱性を必要と
されるとともに、電池駆動のために低消費電力化を要求
される。そのため、低消費電力で高速に動作するＡ−Ｄ
変換器を開発する必要がある。
【０００３】
【従来の技術】従来のＡ−Ｄ変換器として、フラッシュ
型Ａ−Ｄ変換器と、逐次比較型Ａ−Ｄとが代表的であ
る。Ａ−Ｄ変換器では、例えば８ビットのデジタル信号
を出力するために、高電位及び低電位電源間に抵抗値の
等しい２５６（＝２8 ）個の抵抗を直列に接続する。そ
して、各抵抗の低電位側（または高電位側）から２５６
個の基準電圧が出力される。
型Ａ−Ｄ変換器と、逐次比較型Ａ−Ｄとが代表的であ
る。Ａ−Ｄ変換器では、例えば８ビットのデジタル信号
を出力するために、高電位及び低電位電源間に抵抗値の
等しい２５６（＝２8 ）個の抵抗を直列に接続する。そ
して、各抵抗の低電位側（または高電位側）から２５６
個の基準電圧が出力される。
【０００４】フラッシュ型Ａ−Ｄ変換器では、８ビット
のデジタル信号を出力するためには、２５６個のコンパ
レータが用いられる。各コンパレータに各基準電圧が入
力されるとともに、すべてのコンパレータには共通のア
ナログ電圧が入力される。このフラッシュ型Ａ−Ｄ変換
器では、１クロック周期でコンパレータ出力の切り換わ
る基準電圧が分かり、アナログ電圧が高速でデジタル信
号に変換される。
のデジタル信号を出力するためには、２５６個のコンパ
レータが用いられる。各コンパレータに各基準電圧が入
力されるとともに、すべてのコンパレータには共通のア
ナログ電圧が入力される。このフラッシュ型Ａ−Ｄ変換
器では、１クロック周期でコンパレータ出力の切り換わ
る基準電圧が分かり、アナログ電圧が高速でデジタル信
号に変換される。
【０００５】ところが、フラッシュ型Ａ−Ｄ変換器で
は、各コンパレータに定常的な電流が流れている。フラ
ッシュ型Ａ−Ｄ変換器の消費電力はコンパレータの個数
で決まり、消費電力が大きくなってしまうという問題が
ある。
は、各コンパレータに定常的な電流が流れている。フラ
ッシュ型Ａ−Ｄ変換器の消費電力はコンパレータの個数
で決まり、消費電力が大きくなってしまうという問題が
ある。
【０００６】また、逐次比較型Ａ−Ｄ変換器では、コン
パレータは１つのみ設けられているため、消費電力が小
さくなる。ところが、逐次比較型Ａ−Ｄ変換器では、例
えば８ビットのデジタル信号を出力するには、アナログ
電圧をデジタル変換するまでに最低８クロック周期が必
要となる。逐次比較型Ａ−Ｄ変換器の変換速度は、同一
ビット数のデジタル信号を出力するフラッシュ型Ａ−Ｄ
変換器の変換速度の約１／８と遅くなってしまうという
問題がある。
パレータは１つのみ設けられているため、消費電力が小
さくなる。ところが、逐次比較型Ａ−Ｄ変換器では、例
えば８ビットのデジタル信号を出力するには、アナログ
電圧をデジタル変換するまでに最低８クロック周期が必
要となる。逐次比較型Ａ−Ｄ変換器の変換速度は、同一
ビット数のデジタル信号を出力するフラッシュ型Ａ−Ｄ
変換器の変換速度の約１／８と遅くなってしまうという
問題がある。
【０００７】
【発明が解決しようとする課題】従って、Ａ−Ｄ変換器
は、高速でＡ−Ｄ変換すれば消費電力が増加し、消費電
力を小さくすればＡ−Ｄ変換の速度が遅くなることにな
り、いずれか一方を犠牲にしなければならなかった。
は、高速でＡ−Ｄ変換すれば消費電力が増加し、消費電
力を小さくすればＡ−Ｄ変換の速度が遅くなることにな
り、いずれか一方を犠牲にしなければならなかった。
【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、アナログ−デジタル変
換を高速化できるとともに、低消費電力化を図ることが
できるアナログ−デジタル変換器を提供することにあ
る。
れたものであって、その目的は、アナログ−デジタル変
換を高速化できるとともに、低消費電力化を図ることが
できるアナログ−デジタル変換器を提供することにあ
る。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。抵抗回路１は高電位電源ＶCCと低電位電源Ｇ
ＮＤとの間に直列に接続された複数の抵抗２からなり、
互いに隣接する抵抗２間の複数のノード３から電圧値が
ステップ状となる複数の基準信号を出力する。
図である。抵抗回路１は高電位電源ＶCCと低電位電源Ｇ
ＮＤとの間に直列に接続された複数の抵抗２からなり、
互いに隣接する抵抗２間の複数のノード３から電圧値が
ステップ状となる複数の基準信号を出力する。
【００１０】電圧比較器４は抵抗回路１における抵抗の
個数よりも少ない個数のコンパレータ５からなる。各コ
ンパレータ５はアナログ信号及び基準信号を入力し、両
者のレベルを比較してその比較結果を出力する。
個数よりも少ない個数のコンパレータ５からなる。各コ
ンパレータ５はアナログ信号及び基準信号を入力し、両
者のレベルを比較してその比較結果を出力する。
【００１１】サンプルホールド回路６は、変換すべきア
ナログ信号ＡINを保持し、そのアナログ信号ＡINを各コ
ンパレータ５に出力する。複数のスイッチ６は、複数の
ノード３を複数のコンパレータ５にそれぞれ接続して、
連続する複数の基準信号を複数のコンパレータ５にそれ
ぞれ入力するためのものである。
ナログ信号ＡINを保持し、そのアナログ信号ＡINを各コ
ンパレータ５に出力する。複数のスイッチ６は、複数の
ノード３を複数のコンパレータ５にそれぞれ接続して、
連続する複数の基準信号を複数のコンパレータ５にそれ
ぞれ入力するためのものである。
【００１２】制御回路７は、複数のコンパレータ５に対
し、任意の基準信号を基準として連続する複数の基準信
号がそれぞれ入力されるように複数のスイッチ６を制御
する。また、制御回路７は、複数のコンパレータ５の比
較結果に基づいて、連続する複数の基準信号のほぼ中心
のレベルがアナログ信号のレベルとなるように、複数の
スイッチ６を制御する。
し、任意の基準信号を基準として連続する複数の基準信
号がそれぞれ入力されるように複数のスイッチ６を制御
する。また、制御回路７は、複数のコンパレータ５の比
較結果に基づいて、連続する複数の基準信号のほぼ中心
のレベルがアナログ信号のレベルとなるように、複数の
スイッチ６を制御する。
【００１３】
【作用】電圧比較器４におけるコンパレータ５の個数が
抵抗２の個数よりも少ないため、消費電力が小さくな
る。また、アナログ信号のレベルが、連続する複数の基
準電圧のほぼ中心のレベルとなるように複数の基準電圧
が制御される。そのため、アナログ信号がデジタル変換
されると、次の変換時にアナログ信号が多少変化しても
そのレベルは前回の複数の基準電圧の範囲内に入るた
め、次のデジタル変換は１クロック周期で行われ、アナ
ログ−デジタル変換が高速化される。
抵抗２の個数よりも少ないため、消費電力が小さくな
る。また、アナログ信号のレベルが、連続する複数の基
準電圧のほぼ中心のレベルとなるように複数の基準電圧
が制御される。そのため、アナログ信号がデジタル変換
されると、次の変換時にアナログ信号が多少変化しても
そのレベルは前回の複数の基準電圧の範囲内に入るた
め、次のデジタル変換は１クロック周期で行われ、アナ
ログ−デジタル変換が高速化される。
【００１４】
【実施例】以下、本発明を具体化した一実施例を図２〜
図６に従って説明する。図２には一実施例のアナログ−
デジタル変換器１０が示されている。本実施例の変換器
１０は８ビットのデジタル信号を出力するものとする。
図６に従って説明する。図２には一実施例のアナログ−
デジタル変換器１０が示されている。本実施例の変換器
１０は８ビットのデジタル信号を出力するものとする。
【００１５】抵抗回路１１は電源ＶCCとグランドＧＮＤ
との間に接続されている。抵抗回路１１は抵抗値の等し
い２５６（＝２8 ）個の抵抗１２を直列に接続して構成
されている。互いに隣接する抵抗１２間の複数のノード
１３からは、電圧値がステップ状となる複数の基準信号
が出力される。例えば、グランドＧＮＤにつながるノー
ド１３からは０Ｖの基準信号が出力され、グランドＧＮ
Ｄから電源ＶCCに１つ上位のノード１３からはＶCC／２
５６のレベルの基準信号が出力される。以下、順次上位
のノード１３からはＶCC／２５６ずつレベルが増加した
基準信号が出力される。
との間に接続されている。抵抗回路１１は抵抗値の等し
い２５６（＝２8 ）個の抵抗１２を直列に接続して構成
されている。互いに隣接する抵抗１２間の複数のノード
１３からは、電圧値がステップ状となる複数の基準信号
が出力される。例えば、グランドＧＮＤにつながるノー
ド１３からは０Ｖの基準信号が出力され、グランドＧＮ
Ｄから電源ＶCCに１つ上位のノード１３からはＶCC／２
５６のレベルの基準信号が出力される。以下、順次上位
のノード１３からはＶCC／２５６ずつレベルが増加した
基準信号が出力される。
【００１６】サンプルホールド回路１６はアナログスイ
ッチ１７と、コンデンサ１８とを備えている。制御回路
２０からスイッチ閉鎖信号ＣＳＨが入力されると、スイ
ッチ１７が閉じられる。スイッチ１７が閉じられると、
外部から入力されるアナログ信号ＡINがコンデンサ１８
に保持される。スイッチ閉鎖信号ＣＳＨが入力されない
と、スイッチ１７は開かれる。
ッチ１７と、コンデンサ１８とを備えている。制御回路
２０からスイッチ閉鎖信号ＣＳＨが入力されると、スイ
ッチ１７が閉じられる。スイッチ１７が閉じられると、
外部から入力されるアナログ信号ＡINがコンデンサ１８
に保持される。スイッチ閉鎖信号ＣＳＨが入力されない
と、スイッチ１７は開かれる。
【００１７】電圧比較器１４は１６個のコンパレータＣ
１〜Ｃ１６を備えている。各コンパレータＣ１〜Ｃ１６
の反転入力端子はサンプルホールド回路１６に接続され
ており、アナログ信号ＡINが入力される。各コンパレー
タＣ１〜Ｃ１６の非反転入力端子には複数のアナログス
イッチ１９が接続されており、これらのスイッチを介し
て基準電圧ＶＲ１〜ＶＲ１６が入力される。コンパレー
タＣ１〜Ｃ１６の各非反転入力端子は電源ＶCC側からみ
て順次電位の低いノード１３に接続されるようになって
いる。
１〜Ｃ１６を備えている。各コンパレータＣ１〜Ｃ１６
の反転入力端子はサンプルホールド回路１６に接続され
ており、アナログ信号ＡINが入力される。各コンパレー
タＣ１〜Ｃ１６の非反転入力端子には複数のアナログス
イッチ１９が接続されており、これらのスイッチを介し
て基準電圧ＶＲ１〜ＶＲ１６が入力される。コンパレー
タＣ１〜Ｃ１６の各非反転入力端子は電源ＶCC側からみ
て順次電位の低いノード１３に接続されるようになって
いる。
【００１８】各コンパレータＣ１〜Ｃ１６は基準信号Ｖ
Ｒ１〜ＶＲ１６のレベルとアナログ信号ＡINのレベルと
を比較し、判定信号を制御回路２０に出力する。各コン
パレータＣ１〜Ｃ１６は基準信号ＶＲ１〜ＶＲ１６のレ
ベルがアナログ信号ＡINのレベル以上であると、Ｈレベ
ルの判定信号を出力する。また、各コンパレータＣ１〜
Ｃ１６は基準信号ＶＲ１〜ＶＲ１６のレベルがアナログ
信号ＡINのレベルより小さいと、Ｌレベルの判定信号を
出力する。
Ｒ１〜ＶＲ１６のレベルとアナログ信号ＡINのレベルと
を比較し、判定信号を制御回路２０に出力する。各コン
パレータＣ１〜Ｃ１６は基準信号ＶＲ１〜ＶＲ１６のレ
ベルがアナログ信号ＡINのレベル以上であると、Ｈレベ
ルの判定信号を出力する。また、各コンパレータＣ１〜
Ｃ１６は基準信号ＶＲ１〜ＶＲ１６のレベルがアナログ
信号ＡINのレベルより小さいと、Ｌレベルの判定信号を
出力する。
【００１９】以下の表１にはコンパレータＣ１〜Ｃ１６
の出力状態が示されている。なお、表１において、コン
パレータの符号は「Ｃ」を省略して示されている。ま
た、出力個数は、「０」、すなわち、Ｌレベルを出力し
ているコンパレータの個数である。
の出力状態が示されている。なお、表１において、コン
パレータの符号は「Ｃ」を省略して示されている。ま
た、出力個数は、「０」、すなわち、Ｌレベルを出力し
ているコンパレータの個数である。
【００２０】
【表１】
【００２１】制御回路２０は前記電圧比較器１４の比較
結果を入力し、その比較結果に基づいて各コンパレータ
Ｃ１〜Ｃ１６が電源ＶCC側からみて順次電位の低いノー
ド１３に接続されるように、複数のスイッチ１９を制御
する。また、制御回路２０はサンプルホールド回路１６
に保持されたアナログ信号ＡINのデジタル変換が完了す
るまでスイッチ１７を開放させ、デジタル変換が完了す
るとスイッチ１７を閉成させる。また、制御回路２０は
前記電圧比較器１４の比較結果に基づいてデジタル変換
が完了すると、８ビットのデジタル信号を出力する。
結果を入力し、その比較結果に基づいて各コンパレータ
Ｃ１〜Ｃ１６が電源ＶCC側からみて順次電位の低いノー
ド１３に接続されるように、複数のスイッチ１９を制御
する。また、制御回路２０はサンプルホールド回路１６
に保持されたアナログ信号ＡINのデジタル変換が完了す
るまでスイッチ１７を開放させ、デジタル変換が完了す
るとスイッチ１７を閉成させる。また、制御回路２０は
前記電圧比較器１４の比較結果に基づいてデジタル変換
が完了すると、８ビットのデジタル信号を出力する。
【００２２】図３には制御回路２０の詳細が示されてい
る。制御回路２０はシフトレジスタ２１、エンコーダ２
２、ラッチ回路２３〜２５、加減算回路２６、デコーダ
２７及び出力ラッチ回路２８を備えている。
る。制御回路２０はシフトレジスタ２１、エンコーダ２
２、ラッチ回路２３〜２５、加減算回路２６、デコーダ
２７及び出力ラッチ回路２８を備えている。
【００２３】エンコーダ２２は前記コンパレータＣ１〜
Ｃ１６の１６個の比較結果を入力する。エンコーダ２２
はクロック信号ＣＫに同期してそれら１６個の比較結果
を、８ビットデジタル信号の下位３ビットのコードにエ
ンコードし、ラッチ回路２３に出力する。また、エンコ
ーダ２２は３ビットのコードとともに加減算制御信号Ｃ
Ａを生成し、この信号ＣＡを加減算回路２６に出力す
る。コンパレータ出力に対するエンコーダ出力が表２に
示されている。
Ｃ１６の１６個の比較結果を入力する。エンコーダ２２
はクロック信号ＣＫに同期してそれら１６個の比較結果
を、８ビットデジタル信号の下位３ビットのコードにエ
ンコードし、ラッチ回路２３に出力する。また、エンコ
ーダ２２は３ビットのコードとともに加減算制御信号Ｃ
Ａを生成し、この信号ＣＡを加減算回路２６に出力す
る。コンパレータ出力に対するエンコーダ出力が表２に
示されている。
【００２４】
【表２】
【００２５】表２において、出力個数が０個のとき、エ
ンコーダ出力は「０００(2) 」となる。これはアナログ
信号ＡINのレベルが基準信号ＶＲ１６のレベルよりも小
さく、基準信号ＶＲ１〜ＶＲ１６のレンジからオーバー
していることを示している。出力個数が１６個のとき、
エンコーダ出力は「０００(2) 」となる。これはアナロ
グ信号ＡINのレベルが基準信号ＶＲ１のレベルよりも大
きく、基準信号ＶＲ１〜ＶＲ１６のレンジからオーバー
していることを示している。また、出力個数が１〜１５
個のときには、アナログ信号ＡINのレベルが基準信号Ｖ
Ｒ１のレベルよりも小さく基準信号ＶＲ１６のレベル以
上である、即ち、基準信号ＶＲ１〜ＶＲ１６のレンジ内
にあることを示している。
ンコーダ出力は「０００(2) 」となる。これはアナログ
信号ＡINのレベルが基準信号ＶＲ１６のレベルよりも小
さく、基準信号ＶＲ１〜ＶＲ１６のレンジからオーバー
していることを示している。出力個数が１６個のとき、
エンコーダ出力は「０００(2) 」となる。これはアナロ
グ信号ＡINのレベルが基準信号ＶＲ１のレベルよりも大
きく、基準信号ＶＲ１〜ＶＲ１６のレンジからオーバー
していることを示している。また、出力個数が１〜１５
個のときには、アナログ信号ＡINのレベルが基準信号Ｖ
Ｒ１のレベルよりも小さく基準信号ＶＲ１６のレベル以
上である、即ち、基準信号ＶＲ１〜ＶＲ１６のレンジ内
にあることを示している。
【００２６】エンコーダ２２はアナログ−デジタル変換
の開始時において、シフトレジスタ２１及びラッチ回路
２４，２５にプリセット信号ＰＲを出力する。エンコー
ダ２２はコンパレータＣ１〜Ｃ１６のＬレベルの出力個
数が０個または１６個のときには、シフトレジスタ２１
にシフトクロックＳＣＫを出力する。また、エンコーダ
２２はコンパレータＣ１〜Ｃ１６のＬレベルの出力個数
が１個〜１５個のときには、シフトレジスタ２１にリセ
ット信号ＲＳＴを出力するとともに、出力ラッチ回路２
８に対してラッチ許可信号ＬＥを出力する。また、エン
コーダ２２はコンパレータＣ１〜Ｃ１６のＬレベルの出
力個数が１個〜１５個のときには、前記アナログスイッ
チ１７にスイッチ閉鎖信号ＣＳＨを出力する。
の開始時において、シフトレジスタ２１及びラッチ回路
２４，２５にプリセット信号ＰＲを出力する。エンコー
ダ２２はコンパレータＣ１〜Ｃ１６のＬレベルの出力個
数が０個または１６個のときには、シフトレジスタ２１
にシフトクロックＳＣＫを出力する。また、エンコーダ
２２はコンパレータＣ１〜Ｃ１６のＬレベルの出力個数
が１個〜１５個のときには、シフトレジスタ２１にリセ
ット信号ＲＳＴを出力するとともに、出力ラッチ回路２
８に対してラッチ許可信号ＬＥを出力する。また、エン
コーダ２２はコンパレータＣ１〜Ｃ１６のＬレベルの出
力個数が１個〜１５個のときには、前記アナログスイッ
チ１７にスイッチ閉鎖信号ＣＳＨを出力する。
【００２７】シフトレジスタ２１は８ビットデジタル信
号の上位５ビットのコードを設定するレジスタであり、
レジスタ２１は保持している値をラッチ回路２３に出力
する。レジスタ２１はリセット信号ＲＳＴが入力される
と、その内容が上位ビットから順に「０００００」にな
る。また、レジスタ２１はプリセット信号ＰＲが入力さ
れると、その内容が上位ビットから順に、「０１００
０」となる。レジスタ２１はシフトクロックＳＣＫが入
力される毎にその内容を下位ビット側にシフトする。レ
ジスタ２１の出力が表３に示されている。
号の上位５ビットのコードを設定するレジスタであり、
レジスタ２１は保持している値をラッチ回路２３に出力
する。レジスタ２１はリセット信号ＲＳＴが入力される
と、その内容が上位ビットから順に「０００００」にな
る。また、レジスタ２１はプリセット信号ＰＲが入力さ
れると、その内容が上位ビットから順に、「０１００
０」となる。レジスタ２１はシフトクロックＳＣＫが入
力される毎にその内容を下位ビット側にシフトする。レ
ジスタ２１の出力が表３に示されている。
【００２８】
【表３】
【００２９】表３において、７ビット〜３ビットがレジ
スタ２１の出力である。２ビット〜０ビットの「ＸＸＸ
(2) 」はエンコーダ出力を示している。コード「６４
(10)」はプリセット時における内容「０１０００」に対
応している。１つ目のシフトクロックＳＣＫが入力され
ると、レジスタ２１の内容は上位ビットから順に、「０
０１００」となり、コードは「３２(10)」となる。２つ
目のシフトクロックＳＣＫが入力されると、レジスタ２
１の内容は上位ビットから順に、「０００１０」とな
り、コードは「１６(10)」となる。３つ目のシフトクロ
ックＳＣＫが入力されると、レジスタ２１の内容は上位
ビットから順に、「００００１」となり、コードは「８
(10)」となる。
スタ２１の出力である。２ビット〜０ビットの「ＸＸＸ
(2) 」はエンコーダ出力を示している。コード「６４
(10)」はプリセット時における内容「０１０００」に対
応している。１つ目のシフトクロックＳＣＫが入力され
ると、レジスタ２１の内容は上位ビットから順に、「０
０１００」となり、コードは「３２(10)」となる。２つ
目のシフトクロックＳＣＫが入力されると、レジスタ２
１の内容は上位ビットから順に、「０００１０」とな
り、コードは「１６(10)」となる。３つ目のシフトクロ
ックＳＣＫが入力されると、レジスタ２１の内容は上位
ビットから順に、「００００１」となり、コードは「８
(10)」となる。
【００３０】ラッチ回路２３はレジスタ２１の出力５ビ
ットと、エンコーダ２２の出力３ビットとを、前記表３
に示す状態で入力し加減算回路２６に出力する。ラッチ
回路２５は８ビットのデータを保持可能であり、前記エ
ンコーダ２２のプリセット信号ＰＲを入力すると、その
内容が上位ビットから順に「１０００００００」とな
る。ラッチ回路２５は保持している値を加減算回路２６
に出力する。
ットと、エンコーダ２２の出力３ビットとを、前記表３
に示す状態で入力し加減算回路２６に出力する。ラッチ
回路２５は８ビットのデータを保持可能であり、前記エ
ンコーダ２２のプリセット信号ＰＲを入力すると、その
内容が上位ビットから順に「１０００００００」とな
る。ラッチ回路２５は保持している値を加減算回路２６
に出力する。
【００３１】加減算回路２６は８ビットの加減算を行う
回路であり、前記加減算制御信号ＣＡに基づいて、ラッ
チ回路２５を経由した値とラッチ２３を経由した値との
加減算を行う。加減算回路２６はその演算結果をデコー
ダ２７，ラッチ回路２４及び出力ラッチ回路２８に出力
する。
回路であり、前記加減算制御信号ＣＡに基づいて、ラッ
チ回路２５を経由した値とラッチ２３を経由した値との
加減算を行う。加減算回路２６はその演算結果をデコー
ダ２７，ラッチ回路２４及び出力ラッチ回路２８に出力
する。
【００３２】ラッチ回路２４は８ビットのデータを保持
可能であり、加減算回路２６の演算結果を保持してラッ
チ回路２５に出力する。ラッチ回路２４は前記プリセッ
ト信号ＰＲを入力すると、その内容が上位ビットから順
に「００００００００」となる。
可能であり、加減算回路２６の演算結果を保持してラッ
チ回路２５に出力する。ラッチ回路２４は前記プリセッ
ト信号ＰＲを入力すると、その内容が上位ビットから順
に「００００００００」となる。
【００３３】出力ラッチ回路２８は８ビットのデータを
保持可能である。出力ラッチ回路２８は前記ラッチ許可
信号ＬＥに基づいて加減算回路２６の演算結果を保持
し、その保持した値をアナログ信号ＡINを変換したデジ
タル信号として出力する。
保持可能である。出力ラッチ回路２８は前記ラッチ許可
信号ＬＥに基づいて加減算回路２６の演算結果を保持
し、その保持した値をアナログ信号ＡINを変換したデジ
タル信号として出力する。
【００３４】デコーダ２７は前記加減算回路２６の演算
結果をデコードし、デコード結果を前記コンパレータＣ
８に接続する基準電圧のノードとする。デコーダ２７
は、そのノードを含む上位８つのノードと、そのノード
の下位８つのノードを、前記各コンパレータＣ１〜Ｃ１
６に接続するノードとして決定する。そして、デコーダ
２７は各コンパレータＣ１〜Ｃ１６の各１つのスイッチ
１９を閉成させ、各コンパレータＣ１〜Ｃ１６に連続す
る複数の基準電圧を入力させる。
結果をデコードし、デコード結果を前記コンパレータＣ
８に接続する基準電圧のノードとする。デコーダ２７
は、そのノードを含む上位８つのノードと、そのノード
の下位８つのノードを、前記各コンパレータＣ１〜Ｃ１
６に接続するノードとして決定する。そして、デコーダ
２７は各コンパレータＣ１〜Ｃ１６の各１つのスイッチ
１９を閉成させ、各コンパレータＣ１〜Ｃ１６に連続す
る複数の基準電圧を入力させる。
【００３５】従って、アナログ−デジタル変換の開始時
には、ラッチ回路２５の内容が「１００００００
０(2) 」となるため、加減算回路２６の出力も同じ内容
になる。そのため、デコーダ２７のデコード結果はコー
ド「１２８(10)」となり、図５に示すように、グランド
ＧＮＤから１２０番目〜１３５番目のノードがコンパレ
ータＣ１〜Ｃ１６に入力される基準電圧のレンジ域とな
る。
には、ラッチ回路２５の内容が「１００００００
０(2) 」となるため、加減算回路２６の出力も同じ内容
になる。そのため、デコーダ２７のデコード結果はコー
ド「１２８(10)」となり、図５に示すように、グランド
ＧＮＤから１２０番目〜１３５番目のノードがコンパレ
ータＣ１〜Ｃ１６に入力される基準電圧のレンジ域とな
る。
【００３６】次に上記のように構成されたアナログ−デ
ジタル変換器１０の作用を説明する。変換動作が開始さ
れたとき、オーバーレンジ域のコード「８３(10)」のア
ナログ信号ＡINが入力されたとする。このときの動作を
表４及び図６に従って説明する。
ジタル変換器１０の作用を説明する。変換動作が開始さ
れたとき、オーバーレンジ域のコード「８３(10)」のア
ナログ信号ＡINが入力されたとする。このときの動作を
表４及び図６に従って説明する。
【００３７】
【表４】
【００３８】変換動作の開始時にはコード「１２
８(10)」を中心とするレンジ域「１３５(1 0)〜１２０
(10)」にアナログ信号ＡINが入らない。そのため、エン
コーダ２２の出力は「０００(2) 」となるとともに、加
減算制御信号ＣＡは「−」となり、シフトクロックＳＣ
Ｋが出力される。ラッチ回路２３の内容は「０１０００
０００ (2) 」となり、これがラッチ回路２５の内容「１
０００００００(2) 」から引かれ、演算結果は「０１０
０００００(2) 」となる。シフトクロックＳＣＫによっ
てシフトレジスタ２１の内容は「００１００(2) 」とな
る。
８(10)」を中心とするレンジ域「１３５(1 0)〜１２０
(10)」にアナログ信号ＡINが入らない。そのため、エン
コーダ２２の出力は「０００(2) 」となるとともに、加
減算制御信号ＣＡは「−」となり、シフトクロックＳＣ
Ｋが出力される。ラッチ回路２３の内容は「０１０００
０００ (2) 」となり、これがラッチ回路２５の内容「１
０００００００(2) 」から引かれ、演算結果は「０１０
０００００(2) 」となる。シフトクロックＳＣＫによっ
てシフトレジスタ２１の内容は「００１００(2) 」とな
る。
【００３９】演算結果「０１００００００(2) 」はコー
ド「６４(10)」にデコードされる。その結果、図６に示
すように、コード「６４(10)」を中心とするレンジ域
「７１ (10)〜５６(10)」が設定される。ところが、コー
ド「８３(10)」のアナログ信号ＡINはこのレンジ域に入
らない。そのため、エンコーダ２２の出力は「０００(2
) 」となるとともに、制御信号ＣＡは「＋」となり、シ
フトクロックＳＣＫが出力される。ラッチ回路２３の内
容は「００１０００００(2) 」となり、これがラッチ回
路２５の内容「０１００００００(2) 」に足され、演算
結果は「０１１０００００(2) 」となる。シフトクロッ
クＳＣＫによってシフトレジスタ２１の内容は「０００
１０(2) 」となる。
ド「６４(10)」にデコードされる。その結果、図６に示
すように、コード「６４(10)」を中心とするレンジ域
「７１ (10)〜５６(10)」が設定される。ところが、コー
ド「８３(10)」のアナログ信号ＡINはこのレンジ域に入
らない。そのため、エンコーダ２２の出力は「０００(2
) 」となるとともに、制御信号ＣＡは「＋」となり、シ
フトクロックＳＣＫが出力される。ラッチ回路２３の内
容は「００１０００００(2) 」となり、これがラッチ回
路２５の内容「０１００００００(2) 」に足され、演算
結果は「０１１０００００(2) 」となる。シフトクロッ
クＳＣＫによってシフトレジスタ２１の内容は「０００
１０(2) 」となる。
【００４０】演算結果「０１１０００００(2) 」はコー
ド「９６(10)」にデコードされる。その結果、図６に示
すように、コード「９６(10)」を中心とするレンジ域
「１０３(10)〜８８(10)」が設定される。ところが、コ
ード「８３(10)」のアナログ信号ＡINはこのレンジ域に
入らない。そのため、エンコーダ２２の出力は「０００
(2) 」となるとともに、制御信号ＣＡは「−」となり、
シフトクロックＳＣＫが出力される。ラッチ回路２３の
内容は「０００１００００(2) 」となり、これがラッチ
回路２５の内容「０１１０００００(2) 」から引かれ、
演算結果は「０１０１００００(2) 」となる。シフトク
ロックＳＣＫによってシフトレジスタ２１の内容は「０
０００１(2) 」となる。
ド「９６(10)」にデコードされる。その結果、図６に示
すように、コード「９６(10)」を中心とするレンジ域
「１０３(10)〜８８(10)」が設定される。ところが、コ
ード「８３(10)」のアナログ信号ＡINはこのレンジ域に
入らない。そのため、エンコーダ２２の出力は「０００
(2) 」となるとともに、制御信号ＣＡは「−」となり、
シフトクロックＳＣＫが出力される。ラッチ回路２３の
内容は「０００１００００(2) 」となり、これがラッチ
回路２５の内容「０１１０００００(2) 」から引かれ、
演算結果は「０１０１００００(2) 」となる。シフトク
ロックＳＣＫによってシフトレジスタ２１の内容は「０
０００１(2) 」となる。
【００４１】演算結果「０１０１００００(2) 」はコー
ド「８０(10)」にデコードされる。その結果、図６に示
すように、コード「８０(10)」を中心とするレンジ域
「８７ (10)〜７２(10)」が設定される。コード「８３
(10)」のアナログ信号ＡINはこのレンジ域に入る。その
ため、エンコーダ２２の出力は「０１１(2) 」となると
ともに、制御信号ＣＡは「＋」となり、リセット信号Ｒ
ＳＴが出力される。シフトレジスタ２１の内容は「００
０００(2) 」にリセットされ、ラッチ回路２３の内容は
「００００００１１(2) 」となり、これがラッチ回路２
５の内容「０１１０００００(2) 」に足され、演算結果
は「０１０１００１１(2) 」となる。
ド「８０(10)」にデコードされる。その結果、図６に示
すように、コード「８０(10)」を中心とするレンジ域
「８７ (10)〜７２(10)」が設定される。コード「８３
(10)」のアナログ信号ＡINはこのレンジ域に入る。その
ため、エンコーダ２２の出力は「０１１(2) 」となると
ともに、制御信号ＣＡは「＋」となり、リセット信号Ｒ
ＳＴが出力される。シフトレジスタ２１の内容は「００
０００(2) 」にリセットされ、ラッチ回路２３の内容は
「００００００１１(2) 」となり、これがラッチ回路２
５の内容「０１１０００００(2) 」に足され、演算結果
は「０１０１００１１(2) 」となる。
【００４２】コード「８３(10)」がレンジ域「８７(10)
〜７２(10)」に入ったため、エンコーダ２２は出力ラッ
チ回路２８にラッチ許可信号ＬＥを出力するとともに、
アナログスイッチ１７にスイッチ閉鎖信号ＣＳＨを出力
する。ラッチ許可信号ＬＥに基づいて、演算結果「０１
０１００１１(2) 」が出力ラッチ回路２８にラッチされ
て出力される。すなわち、４クロック周期でデジタル変
換されたことになる。
〜７２(10)」に入ったため、エンコーダ２２は出力ラッ
チ回路２８にラッチ許可信号ＬＥを出力するとともに、
アナログスイッチ１７にスイッチ閉鎖信号ＣＳＨを出力
する。ラッチ許可信号ＬＥに基づいて、演算結果「０１
０１００１１(2) 」が出力ラッチ回路２８にラッチされ
て出力される。すなわち、４クロック周期でデジタル変
換されたことになる。
【００４３】一方、デコーダ２７のデコード結果はコー
ド「８３(10)」となり、コード「８３(10)」を中心とす
るレンジ域「９０(10)〜７５(10)」が設定される。その
結果、図４（ａ）に示すように、アナログ信号ＡINのレ
ベルは、コンパレータＣ８，Ｃ９に入力される基準電圧
ＶＲ８，ＶＲ９のほぼ中心のレベルとなる。
ド「８３(10)」となり、コード「８３(10)」を中心とす
るレンジ域「９０(10)〜７５(10)」が設定される。その
結果、図４（ａ）に示すように、アナログ信号ＡINのレ
ベルは、コンパレータＣ８，Ｃ９に入力される基準電圧
ＶＲ８，ＶＲ９のほぼ中心のレベルとなる。
【００４４】また、スイッチ閉鎖信号ＣＳＨに基づいて
スイッチ１７が閉じられ、新たなアナログ信号ＡIN１が
サンプルホールド回路１６に保持される。アナログ信号
ＡIN１は各コンパレータＣ１〜Ｃ１６によって基準信号
と比較される。このアナログ信号ＡIN１のレベルが先の
アナログ信号のレベルから多少変化しても、そのレベル
はコード「８３(10)」を中心とするレンジ域「９０(10)
〜７５(10)」に入る。従って、アナログ信号ＡIN１のデ
ジタル変換は１クロック周期で行われ、アナログ−デジ
タル変換が高速化される。
スイッチ１７が閉じられ、新たなアナログ信号ＡIN１が
サンプルホールド回路１６に保持される。アナログ信号
ＡIN１は各コンパレータＣ１〜Ｃ１６によって基準信号
と比較される。このアナログ信号ＡIN１のレベルが先の
アナログ信号のレベルから多少変化しても、そのレベル
はコード「８３(10)」を中心とするレンジ域「９０(10)
〜７５(10)」に入る。従って、アナログ信号ＡIN１のデ
ジタル変換は１クロック周期で行われ、アナログ−デジ
タル変換が高速化される。
【００４５】また、本実施例のアナログ−デジタル変換
器１０は、１６個のコンパレータＣ，１〜Ｃ１６しか用
いていないので、フラッシュ型Ａ−Ｄ変換器と比較して
消費電力を小さくすることができる。
器１０は、１６個のコンパレータＣ，１〜Ｃ１６しか用
いていないので、フラッシュ型Ａ−Ｄ変換器と比較して
消費電力を小さくすることができる。
【００４６】なお、本実施例のアナログ−デジタル変換
器１０では、図６に鎖線で示すように、コード
「７(10)」未満のアナログ信号が入力された場合でも、
最大５クロック周期あれば変換を完了することができ
る。
器１０では、図６に鎖線で示すように、コード
「７(10)」未満のアナログ信号が入力された場合でも、
最大５クロック周期あれば変換を完了することができ
る。
【００４７】また、本実施例ではコンパレータを１６個
としたが、例えば、５個〜１５個程度としてもよい。
としたが、例えば、５個〜１５個程度としてもよい。
【００４８】
【発明の効果】以上詳述したように、本発明によれば、
アナログ−デジタル変換を高速化できるとともに、低消
費電力化を図ることができる優れた効果がある。
アナログ−デジタル変換を高速化できるとともに、低消
費電力化を図ることができる優れた効果がある。
【図１】本発明の原理説明図である。
【図２】一実施例のアナログ−デジタル変換器を示す回
路図である。
路図である。
【図３】制御回路の詳細を示すブロック図である。
【図４】制御回路の作用を示す説明図である。
【図５】変換動作の開始時において電圧比較器に入力す
る基準信号の設定を示す説明図である。
る基準信号の設定を示す説明図である。
【図６】変換動作の開始時及びオーバーレンジ域の時の
基準信号の設定を示す説明図である。
基準信号の設定を示す説明図である。
１ 抵抗回路 ２ 抵抗 ３ ノード ４ 電圧比較器 ５ コンパレータ ６ サンプルホールド回路 ７ 制御回路 ＡIN アナログ信号 ＧＮＤ 低電位電源としてのグランド ＶCC 高電位電源
Claims (1)
- 【請求項１】 高電位電源（ＶCC）と低電位電源（ＧＮ
Ｄ）との間に直列に接続された複数の抵抗（２）からな
り、かつ、互いに隣接する抵抗（２）間の複数のノード
（３）から電圧値がステップ状となる複数の基準信号を
出力する抵抗回路（１）と、 前記抵抗回路（１）における抵抗の個数よりも少ない個
数のコンパレータ（５）からなり、各コンパレータ
（５）はアナログ信号及び基準信号を入力し、両者のレ
ベルを比較してその比較結果を出力するように構成され
た電圧比較器（４）と、 変換すべきアナログ信号（ＡIN）を保持し、かつ、その
アナログ信号（ＡIN）を前記各コンパレータ（５）に出
力するサンプルホールド回路（６）と、 複数のノード（３）を前記複数のコンパレータ（５）に
それぞれ接続して、連続する複数の基準信号を複数のコ
ンパレータ（５）にそれぞれ入力するための複数のスイ
ッチ（６）と、 前記複数のコンパレータ（５）に対し、任意の基準信号
を基準として連続する複数の基準信号がそれぞれ入力さ
れるように前記複数のスイッチ（６）を制御するととも
に、前記複数のコンパレータ（５）の比較結果に基づい
て、連続する複数の基準信号のほぼ中心のレベルが前記
アナログ信号のレベルとなるように、前記複数のスイッ
チ（６）を制御する制御回路（７）とを備えることを特
徴とするアナログ−デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394393A JPH0795075A (ja) | 1993-09-20 | 1993-09-20 | アナログ−デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394393A JPH0795075A (ja) | 1993-09-20 | 1993-09-20 | アナログ−デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795075A true JPH0795075A (ja) | 1995-04-07 |
Family
ID=16963053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23394393A Withdrawn JPH0795075A (ja) | 1993-09-20 | 1993-09-20 | アナログ−デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795075A (ja) |
-
1993
- 1993-09-20 JP JP23394393A patent/JPH0795075A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |