JPH0220029B2 - - Google Patents
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- Publication number
- JPH0220029B2 JPH0220029B2 JP56194296A JP19429681A JPH0220029B2 JP H0220029 B2 JPH0220029 B2 JP H0220029B2 JP 56194296 A JP56194296 A JP 56194296A JP 19429681 A JP19429681 A JP 19429681A JP H0220029 B2 JPH0220029 B2 JP H0220029B2
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- control
- switching
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/241—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for stored program controlled exchanges
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Hardware Redundancy (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明は二重系切替制御装置の中でも、特に電
子交換機の制御用として使用する第１、第２の中
央処理装置の運用・待機の切替制御を行う装置に
関し、その目的とするところは製造が容易でかつ
安定した動作が得られるものを提供することにあ
る。
子交換機の制御用として使用する第１、第２の中
央処理装置の運用・待機の切替制御を行う装置に
関し、その目的とするところは製造が容易でかつ
安定した動作が得られるものを提供することにあ
る。
従来の装置を第１図に示す。１，２は第１、第
２の中央処理装置〔以下、第１、第２のCPUと
称す〕、３，４は第１、第２のCPU１，２のそれ
ぞれのバス信号用ドライバーレシーバ、５は切替
制御装置、６は延長された第１、第２のCPU１，
２のバス、７は外部装置、８はバス６と外部装置
７の間に介装された制御インターフエース回路で
ある。９と１０はそれぞれ第１、第２のCPU１，
２の動作状態（正常／故障）を表わす信号線、１
１と１２はそれぞれ前記ドライバーレシーバ３，
４の動作許可を与える信号線、１３は制御インタ
ーフエース８と外部装置７との接続線である。
２の中央処理装置〔以下、第１、第２のCPUと
称す〕、３，４は第１、第２のCPU１，２のそれ
ぞれのバス信号用ドライバーレシーバ、５は切替
制御装置、６は延長された第１、第２のCPU１，
２のバス、７は外部装置、８はバス６と外部装置
７の間に介装された制御インターフエース回路で
ある。９と１０はそれぞれ第１、第２のCPU１，
２の動作状態（正常／故障）を表わす信号線、１
１と１２はそれぞれ前記ドライバーレシーバ３，
４の動作許可を与える信号線、１３は制御インタ
ーフエース８と外部装置７との接続線である。
従来の装置では、切替制御装置５が信号線９，
１０を監視して第１、第２のCPU１，２のうち
の運用系のCPUの故障を検出すると、今まで運
用系であつたCPUのドライバーレシーバを動作
禁止とし、それまで待機系であつたCPUのドラ
イバーレシーバに動作許可を与えて運用系に切替
えると云う方式である。しかしながら、第１、第
２のCPU１，２のバス信号は非常に高速で動作
するものであり、２台のCPU１，２と制御イン
ターフエース回路８間をケーブル等で接続するこ
とはバス信号線同志の相互干渉等、技術的に大き
な困難を伴つており、十分な安定度を得るために
は非常に高度な製造技術が要求されるものであ
る。
１０を監視して第１、第２のCPU１，２のうち
の運用系のCPUの故障を検出すると、今まで運
用系であつたCPUのドライバーレシーバを動作
禁止とし、それまで待機系であつたCPUのドラ
イバーレシーバに動作許可を与えて運用系に切替
えると云う方式である。しかしながら、第１、第
２のCPU１，２のバス信号は非常に高速で動作
するものであり、２台のCPU１，２と制御イン
ターフエース回路８間をケーブル等で接続するこ
とはバス信号線同志の相互干渉等、技術的に大き
な困難を伴つており、十分な安定度を得るために
は非常に高度な製造技術が要求されるものであ
る。
そこで本発明は、第１、第２の中央処理装置の
バスをそれぞれ制御用インターフエースを介して
運用・待機の切替手段に接続することによつて、
第１、第２の中央処理装置のバス相互間の干渉の
問題を回避したものであつて、以下本発明の一実
施例を図面に基づいて説明する。なお、第１図と
同様の作用を成すものには同一符号を付けてその
説明を省く。
バスをそれぞれ制御用インターフエースを介して
運用・待機の切替手段に接続することによつて、
第１、第２の中央処理装置のバス相互間の干渉の
問題を回避したものであつて、以下本発明の一実
施例を図面に基づいて説明する。なお、第１図と
同様の作用を成すものには同一符号を付けてその
説明を省く。
１４，１５はそれぞれ第１、第２のCPU１，
２に最短距離で接続された制御インターフエース
回路、１６，１７はそれぞれ前記制御インターフ
エース回路１４，１５の制御信号バス、１８は外
部装置７との接続線１３を制御信号バス１６また
は１７と接続する切替器、１９，２０はそれぞれ
第１、第２のCPU１，２が実装されているか否
かを表わす信号線で、実装状態では論理レベル
“Ｌ”にあり、未実装状態では論理レベル“Ｈ”
にある。２１は切替制御装置で、前記信号線９，
１０および信号線１９，２０をモニターして前記
切替器８の切替を指示する信号を切替制御線２２
を介して出力する。
２に最短距離で接続された制御インターフエース
回路、１６，１７はそれぞれ前記制御インターフ
エース回路１４，１５の制御信号バス、１８は外
部装置７との接続線１３を制御信号バス１６また
は１７と接続する切替器、１９，２０はそれぞれ
第１、第２のCPU１，２が実装されているか否
かを表わす信号線で、実装状態では論理レベル
“Ｌ”にあり、未実装状態では論理レベル“Ｈ”
にある。２１は切替制御装置で、前記信号線９，
１０および信号線１９，２０をモニターして前記
切替器８の切替を指示する信号を切替制御線２２
を介して出力する。
この構成において二重化された第１、第２の
CPU１，２の動作状態を信号線９，１０を第１
図の切替制御装置５に相当する切替制御装置２１
で監視するところまでは、第１図は従来例と同じ
であるが、全体構成が異なるので、作用と共にそ
の構成を更に詳しく説明する。
CPU１，２の動作状態を信号線９，１０を第１
図の切替制御装置５に相当する切替制御装置２１
で監視するところまでは、第１図は従来例と同じ
であるが、全体構成が異なるので、作用と共にそ
の構成を更に詳しく説明する。
切替制御装置２１の概略は、運用系のCPUの
例えば第１のCPU１が故障すると、今まで運用
系であつた第１のCPU１側の制御インターフエ
ース回路１４より出力されていた制御信号バス１
６を接続線１３に接続していた前記切替器１８
を、制御信号バス１６に代つて制御信号バス１７
を接続線１３に接続するよう切替指示するもので
あつて、この切換制御装置２１の具体例は第８図
のようになる。２３は手動切替スイツチ、２４は
単安定マルチバイブレータで、手動切替スイツチ
２３が操作される度に１個のパルスP1を出力す
る。２５は負論理NANDゲート、２６，２７，
２８は正論理ANDゲート、２９，３０は２入力
の一方を選択するセレクタ回路、３１はインバー
タ、３２はプリセツト機能とクリア機能を有する
Ｄ型フリツプフロツプ、３３は正論理NORゲー
ト、３４はパワーオンクリア回路で、電源投入時
に１個のパルスP2を発生する。なお、ここで第
１、第２のCPU１，２の動作状態に応じて前記
信号線９，１０は共に正常動作時と故障時とでそ
れぞれ論理レベル“Ｌ”と“Ｈ”に反転し、切替
制御線２２が論理レベル“Ｈ”で切替器１８は制
御信号バス１６と接続線１３を接続し、切替制御
線２２が論理レベル“Ｌ”で切替器１８は制御信
号バス１７と接続線１３を接続する。
例えば第１のCPU１が故障すると、今まで運用
系であつた第１のCPU１側の制御インターフエ
ース回路１４より出力されていた制御信号バス１
６を接続線１３に接続していた前記切替器１８
を、制御信号バス１６に代つて制御信号バス１７
を接続線１３に接続するよう切替指示するもので
あつて、この切換制御装置２１の具体例は第８図
のようになる。２３は手動切替スイツチ、２４は
単安定マルチバイブレータで、手動切替スイツチ
２３が操作される度に１個のパルスP1を出力す
る。２５は負論理NANDゲート、２６，２７，
２８は正論理ANDゲート、２９，３０は２入力
の一方を選択するセレクタ回路、３１はインバー
タ、３２はプリセツト機能とクリア機能を有する
Ｄ型フリツプフロツプ、３３は正論理NORゲー
ト、３４はパワーオンクリア回路で、電源投入時
に１個のパルスP2を発生する。なお、ここで第
１、第２のCPU１，２の動作状態に応じて前記
信号線９，１０は共に正常動作時と故障時とでそ
れぞれ論理レベル“Ｌ”と“Ｈ”に反転し、切替
制御線２２が論理レベル“Ｈ”で切替器１８は制
御信号バス１６と接続線１３を接続し、切替制御
線２２が論理レベル“Ｌ”で切替器１８は制御信
号バス１７と接続線１３を接続する。
今、信号線９，１０が共に“Ｌ”の状態で電源
が投入されると、パワーオンクリア回路３４から
パルスP2が発生する。信号線９，１０が共に
“Ｌ”であるからゲート２５の出力は“Ｈ”に反
転しており、パルスP2が発生すると、ゲート２
７がパルスP2期間だけ“Ｈ”に反転しゲート３
３を介してフリツプフロツプ３２のクリア端子
CLをたたき、フリツプフロツプ３２の出力が
“Ｈ”レベルとなつて切替制御線２２が“Ｈ”と
なるため、電源投入時に切替器１８は制御信号バ
ス１６と接続線１３を接続して第１のCPU１を
運用系に、第２のCPU２を待機系にする。両
CPU１，２が共に正常動作であれば、電源投入
時に必ず第１のCPU１が運用系になり、調整等
の場合は便利である。
が投入されると、パワーオンクリア回路３４から
パルスP2が発生する。信号線９，１０が共に
“Ｌ”であるからゲート２５の出力は“Ｈ”に反
転しており、パルスP2が発生すると、ゲート２
７がパルスP2期間だけ“Ｈ”に反転しゲート３
３を介してフリツプフロツプ３２のクリア端子
CLをたたき、フリツプフロツプ３２の出力が
“Ｈ”レベルとなつて切替制御線２２が“Ｈ”と
なるため、電源投入時に切替器１８は制御信号バ
ス１６と接続線１３を接続して第１のCPU１を
運用系に、第２のCPU２を待機系にする。両
CPU１，２が共に正常動作であれば、電源投入
時に必ず第１のCPU１が運用系になり、調整等
の場合は便利である。
この状態では、ゲート回路２８出力は“Ｌ”で
セレクタ回路２９，３０はそれぞれ信号線９，１
０をインバータ３１、ゲート３３に出力してい
る。また、第１、第２のCPU１，２が共に正常
動作中であればゲート２５出力は“Ｈ”であるか
ら、手動切替スイツチ２３の操作により単安定マ
ルチバイブレータ２４がパルスP1を発生する。
このパルスP1はゲート２６を介してフリツプフ
ロツプ３２のクロツク端子CKをたたく。すると、
フリツプフロツプ３２の出力が“Ｌ”に反転し
て、“Ｈ”にあつた切替制御線２２が“Ｌ”に反
転して、運用系と待機系が入れ替わる。このよう
に、両CPU１，２が正常動作であれば、手動切
替スイツチ３１を操作することにより、必要に応
じて切替動作を行つて制御信号線などの点検を実
施できる。
セレクタ回路２９，３０はそれぞれ信号線９，１
０をインバータ３１、ゲート３３に出力してい
る。また、第１、第２のCPU１，２が共に正常
動作中であればゲート２５出力は“Ｈ”であるか
ら、手動切替スイツチ２３の操作により単安定マ
ルチバイブレータ２４がパルスP1を発生する。
このパルスP1はゲート２６を介してフリツプフ
ロツプ３２のクロツク端子CKをたたく。すると、
フリツプフロツプ３２の出力が“Ｌ”に反転し
て、“Ｈ”にあつた切替制御線２２が“Ｌ”に反
転して、運用系と待機系が入れ替わる。このよう
に、両CPU１，２が正常動作であれば、手動切
替スイツチ３１を操作することにより、必要に応
じて切替動作を行つて制御信号線などの点検を実
施できる。
次に、運用系の第１のCPU１が故障して信号
線９が“Ｈ”となると、インバータ３１出力は
“Ｌ”となり、フリツプフロツプ３２のプリセツ
ト端子PRが常時セツトされ、フリツプフロツプ
３２の出力は“Ｌ”に固定されて第２のCPU
２が運用系になる。逆に信号線９が“Ｌ”で信号
線１０が“Ｈ”となつた場合は、ゲート３３の出
力が“Ｌ”となつてフリツプフロツプ３２のクリ
ア端子がセツトされて出力が“Ｈ”に固定され
て第１のCPU１が運用系になる。
線９が“Ｈ”となると、インバータ３１出力は
“Ｌ”となり、フリツプフロツプ３２のプリセツ
ト端子PRが常時セツトされ、フリツプフロツプ
３２の出力は“Ｌ”に固定されて第２のCPU
２が運用系になる。逆に信号線９が“Ｌ”で信号
線１０が“Ｈ”となつた場合は、ゲート３３の出
力が“Ｌ”となつてフリツプフロツプ３２のクリ
ア端子がセツトされて出力が“Ｈ”に固定され
て第１のCPU１が運用系になる。
第１、第２のCPU１，２のうちの一方が故障
した場合は修理が行われるが、例えば第１の
CPU１が修理されているものとすると、第１の
CPU１が未実装で信号線１９が“Ｈ”となる。
もしも、この状態で第２のCPU２が更に故障す
ると、信号線９は当然“Ｈ”のままで信号線１０
も“Ｈ”となる。仮にゲート２８によるセレクタ
回路２９，３０の切替が無かつたものとして動作
を説明すると、フリツプフロツプ３２のプリセツ
ト端子PRおよびクリア端子CLに共にセツト信号
が入り、出力が“Ｈ”となつて未実装側の第１
のCPU１が選択されていまう。これは大変不都
合である。
した場合は修理が行われるが、例えば第１の
CPU１が修理されているものとすると、第１の
CPU１が未実装で信号線１９が“Ｈ”となる。
もしも、この状態で第２のCPU２が更に故障す
ると、信号線９は当然“Ｈ”のままで信号線１０
も“Ｈ”となる。仮にゲート２８によるセレクタ
回路２９，３０の切替が無かつたものとして動作
を説明すると、フリツプフロツプ３２のプリセツ
ト端子PRおよびクリア端子CLに共にセツト信号
が入り、出力が“Ｈ”となつて未実装側の第１
のCPU１が選択されていまう。これは大変不都
合である。
ところで、第１、第２のCPU１，２は故障し
ても一般的には再処理を試行するもので、もし第
２のCPU２が再開を試行する際、外部装置につ
ながらなければ不都合である。そこで本実施例で
はこのような場合も想定している。
ても一般的には再処理を試行するもので、もし第
２のCPU２が再開を試行する際、外部装置につ
ながらなければ不都合である。そこで本実施例で
はこのような場合も想定している。
信号線９，１０が共に“Ｈ”の場合にはゲート
２８がそれを検出して出力が“Ｈ”とする。一
方、セレクタ回路２９，３０はそれぞれ信号線１
９，２０の入力を選択するので、信号線１９の
“Ｈ”はインバータ３１に伝えられてフリツプフ
ロツプ３２のプリセツト端子PRをセツトする。
従つて、出力は“Ｌ”となつて実装側の第２の
CPU２が選択される。その結果、第２のCPU２
が再開処理を容易に試行できるようになる。な
お、以上の説明は信号線１９と２０が入れ替つた
場合も同様である。
２８がそれを検出して出力が“Ｈ”とする。一
方、セレクタ回路２９，３０はそれぞれ信号線１
９，２０の入力を選択するので、信号線１９の
“Ｈ”はインバータ３１に伝えられてフリツプフ
ロツプ３２のプリセツト端子PRをセツトする。
従つて、出力は“Ｌ”となつて実装側の第２の
CPU２が選択される。その結果、第２のCPU２
が再開処理を容易に試行できるようになる。な
お、以上の説明は信号線１９と２０が入れ替つた
場合も同様である。
以上説明のように本発明によると、第１、第２
の中央処理装置のバスにそれぞれ制御インターフ
エース回路を接続し、各制御インターフエース回
路と外部装置とを接続する制御信号バスの間に、
運用・待機の切替手段を介装して運用側の中央処
理装置の制御インターフエース回路に前記外部装
置の制御信号バスを接続したため、第１、第２の
中央処理装置と制御インターフエース回路を接続
する動作速度が高速のバスの結線の長さを短くす
ることができ、第１の中央処理装置と制御インタ
ーフエース回路を接続するバス信号線と第２の中
央処理装置と制御インターフエース回路を接続す
るバス信号線との相互干渉が無く、安定した動作
を期待できる。切替手段で扱う信号の動作速度
は、中央処理装置と制御インターフエース回路を
接続するバス信号線のそれよりも相当低速である
ため、高度な製造技術を必要としない。
の中央処理装置のバスにそれぞれ制御インターフ
エース回路を接続し、各制御インターフエース回
路と外部装置とを接続する制御信号バスの間に、
運用・待機の切替手段を介装して運用側の中央処
理装置の制御インターフエース回路に前記外部装
置の制御信号バスを接続したため、第１、第２の
中央処理装置と制御インターフエース回路を接続
する動作速度が高速のバスの結線の長さを短くす
ることができ、第１の中央処理装置と制御インタ
ーフエース回路を接続するバス信号線と第２の中
央処理装置と制御インターフエース回路を接続す
るバス信号線との相互干渉が無く、安定した動作
を期待できる。切替手段で扱う信号の動作速度
は、中央処理装置と制御インターフエース回路を
接続するバス信号線のそれよりも相当低速である
ため、高度な製造技術を必要としない。
さらに前記切替手段の構成を、通常は第１、第
２の中央処理装置の動作状態を表す信号をセレク
タ回路に選択させてフリツプフロツプを制御し、
第１、第２の中央処理装置の一方の中央処理装置
が故障時には他方の中央処理装置を運用状態と
し、また一方の中央処理装置が未実装となり更に
他方の中央処理装置が故障した場合にセレクタ回
路を実装状態を表す信号に切替えてフリツプフロ
ツプを制御し実装中の中央処理装置を運用状態に
するよう構成したため、一方の中央処理装置が実
装されていない状態で他方の中央処理装置に故障
が発生した場合に、前記一方の中央処理装置の側
への切替手段の切り替えが禁止され、前記他方の
中央処理装置に再開処理の試行を行わせることが
でき、障害の発生を抑えることができるものであ
る。
２の中央処理装置の動作状態を表す信号をセレク
タ回路に選択させてフリツプフロツプを制御し、
第１、第２の中央処理装置の一方の中央処理装置
が故障時には他方の中央処理装置を運用状態と
し、また一方の中央処理装置が未実装となり更に
他方の中央処理装置が故障した場合にセレクタ回
路を実装状態を表す信号に切替えてフリツプフロ
ツプを制御し実装中の中央処理装置を運用状態に
するよう構成したため、一方の中央処理装置が実
装されていない状態で他方の中央処理装置に故障
が発生した場合に、前記一方の中央処理装置の側
への切替手段の切り替えが禁止され、前記他方の
中央処理装置に再開処理の試行を行わせることが
でき、障害の発生を抑えることができるものであ
る。
第１図は従来の二重系切替制御装置の構成図、
第２図は本発明の一実施例の二重系切替制御装置
の構成図、第３図は第２図の要部具体構成図であ
る。 １……第１のCPU、２……第２のCPU、７…
…外部装置、９，１０……信号線、１３……接続
線、１４，１５……制御インターフエース回路、
１６，１７……制御信号バス、１８……切替器、
１９，２０……信号線、２１……切替制御装置、
２２……切替制御線。
第２図は本発明の一実施例の二重系切替制御装置
の構成図、第３図は第２図の要部具体構成図であ
る。 １……第１のCPU、２……第２のCPU、７…
…外部装置、９，１０……信号線、１３……接続
線、１４，１５……制御インターフエース回路、
１６，１７……制御信号バス、１８……切替器、
１９，２０……信号線、２１……切替制御装置、
２２……切替制御線。
Claims (1)
- １ 第１、第２の中央処理装置のバスにそれぞれ
制御インターフエース回路を接続し、各制御イン
ターフエース回路と外部装置とを接続する制御信
号バスの間に、運用・待機の切替手段を介装して
運用側の中央処理装置の制御インターフエース回
路に前記外部装置の制御信号バスを接続し、前記
切替手段を、通常は第１、第２の中央処理装置の
動作状態を表す信号をセレクタ回路に選択させて
フリツプフロツプを制御し、第１、第２の中央処
理装置の一方の中央処理装置が故障時には他方の
中央処理装置を運用状態とし、また一方の中央処
理装置が未実装となり更に他方の中央処理装置が
故障した場合にセレクタ回路を実装状態を表す信
号に切替えてフリツプフリツプを制御し実装中の
中央処理装置を運用状態にするよう構成した二重
系切替制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194296A JPS5895457A (ja) | 1981-12-02 | 1981-12-02 | 二重系切替制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56194296A JPS5895457A (ja) | 1981-12-02 | 1981-12-02 | 二重系切替制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5895457A JPS5895457A (ja) | 1983-06-07 |
| JPH0220029B2 true JPH0220029B2 (ja) | 1990-05-07 |
Family
ID=16322229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56194296A Granted JPS5895457A (ja) | 1981-12-02 | 1981-12-02 | 二重系切替制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895457A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3929837A1 (en) | 2020-06-22 | 2021-12-29 | Denso Corporation | Work content analyzing apparatus, work content analyzing method, program, and sensor |
| WO2022014339A1 (ja) | 2020-07-16 | 2022-01-20 | 株式会社 東芝 | 判定装置、判定方法、およびプログラム |
| WO2022034751A1 (ja) | 2020-08-14 | 2022-02-17 | 東芝デジタルソリューションズ株式会社 | 作業内容分析装置、作業内容分析方法、およびプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834510B2 (ja) * | 1985-09-02 | 1996-03-29 | 株式会社東芝 | 電子交換機の二重化方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49114843A (ja) * | 1973-02-28 | 1974-11-01 | ||
| JPS5829541B2 (ja) * | 1977-09-14 | 1983-06-23 | 株式会社日立製作所 | 切替制御装置 |
| JPS55146528A (en) * | 1979-05-04 | 1980-11-14 | Hitachi Ltd | Multiplexing electronic unit |
-
1981
- 1981-12-02 JP JP56194296A patent/JPS5895457A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3929837A1 (en) | 2020-06-22 | 2021-12-29 | Denso Corporation | Work content analyzing apparatus, work content analyzing method, program, and sensor |
| WO2022014339A1 (ja) | 2020-07-16 | 2022-01-20 | 株式会社 東芝 | 判定装置、判定方法、およびプログラム |
| WO2022034751A1 (ja) | 2020-08-14 | 2022-02-17 | 東芝デジタルソリューションズ株式会社 | 作業内容分析装置、作業内容分析方法、およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5895457A (ja) | 1983-06-07 |
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