JPH0797335B2 - コンピユータの暴走検知装置 - Google Patents
コンピユータの暴走検知装置Info
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- JPH0797335B2 JPH0797335B2 JP61071165A JP7116586A JPH0797335B2 JP H0797335 B2 JPH0797335 B2 JP H0797335B2 JP 61071165 A JP61071165 A JP 61071165A JP 7116586 A JP7116586 A JP 7116586A JP H0797335 B2 JPH0797335 B2 JP H0797335B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータの異常動作を検知する暴走検知
装置の改良に関する。
装置の改良に関する。
マイクロコンピュータを利用した装置の基本的な構成
は、第３図に示すように中央演算処理ユニット１（以
下、CPUと指称する）から出力されるアドレスバス２お
よびデータバス３にROM（リード・オンリー・メモリ）
４およびRAM（ランダム・アクセス・メモリ）５が接続
され、このCPU1によりROM4またはRAM5に記憶されたプロ
グラムデータを読出し、そのデータに基づいて必要な処
理が行われている。
は、第３図に示すように中央演算処理ユニット１（以
下、CPUと指称する）から出力されるアドレスバス２お
よびデータバス３にROM（リード・オンリー・メモリ）
４およびRAM（ランダム・アクセス・メモリ）５が接続
され、このCPU1によりROM4またはRAM5に記憶されたプロ
グラムデータを読出し、そのデータに基づいて必要な処
理が行われている。
ところで、以上のようなマイクロコンピュータの利用装
置においてはCPU1が外的ノイズやプログラムの不良等に
より異常動作を行うことがよく見受けられる。通常、こ
れをCPU1の暴走と読んでいる。
置においてはCPU1が外的ノイズやプログラムの不良等に
より異常動作を行うことがよく見受けられる。通常、こ
れをCPU1の暴走と読んでいる。
従来、かかるCPUの暴走検知には種々の検知方式が開発
されているが、その中でもウオッチドッグタイマ（WD
T）を用いた方式がよく用いられている。これは第４図
に示すように予めプログラムで一定時間T1以内であるエ
リアを図示イの如くアクセスする形式とし、一定時間T1
を越えて例えば時間T2（T1＜T2）になってもアクセスが
無いときにはCPU1が暴走していると判断する方式であ
る。
されているが、その中でもウオッチドッグタイマ（WD
T）を用いた方式がよく用いられている。これは第４図
に示すように予めプログラムで一定時間T1以内であるエ
リアを図示イの如くアクセスする形式とし、一定時間T1
を越えて例えば時間T2（T1＜T2）になってもアクセスが
無いときにはCPU1が暴走していると判断する方式であ
る。
しかし、以上のような暴走検知方式を用いた場合、CPU1
の異常を迅速に検知できない問題がある。すなわち、ウ
オッチドッグタイマ（WDT）を用いた場合にはCPU1の異
常にも拘らず最低限T2の時間後でないと異常を検知でき
ないことである。従って、この間、CPU1の異常によって
プログラムデータ等を破損し、このCPU1で制御される他
の装置および制御対象に重大な事故を発生させる危険が
ある。そこで、CPU1の暴走を迅速に検知する必要があ
り、このために例えば時間T1を小さくすることが考えら
れるが、この場合には第４図のロに示す如くプログラム
の処理時間が短くなり、処理能力の低下をきたす問題が
出てくる。一方、時間T2を時間T1に近づけることも考え
られるが、一寸としたタイミングの遅れによって正常で
あるにも拘らず異常であると判断する恐れがあり、コン
ピュータ利用装置としては非常に信頼性の低いものとな
らざるを得ない。
の異常を迅速に検知できない問題がある。すなわち、ウ
オッチドッグタイマ（WDT）を用いた場合にはCPU1の異
常にも拘らず最低限T2の時間後でないと異常を検知でき
ないことである。従って、この間、CPU1の異常によって
プログラムデータ等を破損し、このCPU1で制御される他
の装置および制御対象に重大な事故を発生させる危険が
ある。そこで、CPU1の暴走を迅速に検知する必要があ
り、このために例えば時間T1を小さくすることが考えら
れるが、この場合には第４図のロに示す如くプログラム
の処理時間が短くなり、処理能力の低下をきたす問題が
出てくる。一方、時間T2を時間T1に近づけることも考え
られるが、一寸としたタイミングの遅れによって正常で
あるにも拘らず異常であると判断する恐れがあり、コン
ピュータ利用装置としては非常に信頼性の低いものとな
らざるを得ない。
本発明は上記実情に鑑みてなされたもので、CPUの暴走
を迅速に検知してその弊害を最少限に抑え、速やかに正
常動作に復帰させ得るコンピュータの暴走検知装置を提
供することを目的とする。
を迅速に検知してその弊害を最少限に抑え、速やかに正
常動作に復帰させ得るコンピュータの暴走検知装置を提
供することを目的とする。
本発明は以上のような目的を達成するために、CPUがプ
ログラムデータを読み出すタイミングで前記プログラム
データをデータラッチ手段でラッチし、またデータ記憶
部に予めプログラムエリア以外の部分に書き込まれる固
定データまたはプログラムエリア以外を読み出したとき
に読出される固定データを記憶し、前記データ記憶部の
データと前記データラッチ手段でラッチされたデータと
を比較し、その一致回数が所定回数になったとき前記CP
Uへ異常である旨の割込信号を送出するようにしたもの
である。
ログラムデータを読み出すタイミングで前記プログラム
データをデータラッチ手段でラッチし、またデータ記憶
部に予めプログラムエリア以外の部分に書き込まれる固
定データまたはプログラムエリア以外を読み出したとき
に読出される固定データを記憶し、前記データ記憶部の
データと前記データラッチ手段でラッチされたデータと
を比較し、その一致回数が所定回数になったとき前記CP
Uへ異常である旨の割込信号を送出するようにしたもの
である。
従って、以上のような手段とすることにより、CPUの異
常によって前記ラッチ手段でラッチされたデータと固定
データが連続して所定回数一致したとき、CPUが異常で
あると検知するためにCPUの暴走を迅速に検知でき、そ
の弊害を最少限にとどめて正常な動作に復帰できるもの
である。
常によって前記ラッチ手段でラッチされたデータと固定
データが連続して所定回数一致したとき、CPUが異常で
あると検知するためにCPUの暴走を迅速に検知でき、そ
の弊害を最少限にとどめて正常な動作に復帰できるもの
である。
以下、本発明の一実施例について第１図を参照して説明
する。同図においてCPU11からはアドレスバス12および
データバス13が導出され、これらのバス12,13にはROM14
およびRAM15が接続されている。これらのROM14およびRA
M15の何れか一方または両方にプログラムデータが少な
くとも一部分のエリアを専有して記憶されている。
する。同図においてCPU11からはアドレスバス12および
データバス13が導出され、これらのバス12,13にはROM14
およびRAM15が接続されている。これらのROM14およびRA
M15の何れか一方または両方にプログラムデータが少な
くとも一部分のエリアを専有して記憶されている。
16はプログラムデータをラッチするデータラッチ手段で
あって、これはCPU11から命令語フェッチサイクルの信
号つまりプログラムデータを読み出すタイミング信号Ｍ
を取り出す信号線17と、前記データバス13上のプログラ
ムデータＫをラッチするデータラッチ回路18とを有し、
CPU11から信号線17を通して入力されるタイミング信号
Ｍを受けてラッチ回路18がデータバス13上のプログラム
データＫをラッチする構成となっている。19は固定デー
タ記憶部であって、これはCPU11がROM14またはRAM15の
通常アクセスする以外の番地つまりプログラムデータエ
リア以外のエリアに記憶されるべき固定データを記憶す
るものである。その理由は、例えば対応命令語の先取り
機能をもつCPU、その他のCPUでは、CPUの異常時にプロ
グラムデータエリア以外のエリアをリードする可能性が
あるためである。従って、固定データ記憶部19に記憶さ
れるデータはCPU11が正常時に数回続けて命令語として
読出すことのないデータであり、かつ前記プログラムデ
ータエリア以外のエリアに書き込まれ、或いはプログラ
ムデータエリア以外を読出したときに読出されるデータ
を用いるものとする。20はプログラムデータ出力タイミ
ング信号Ｍでラッチされるラッチ回路18のラッチデータ
と固定データ記憶部19の固定データとを比較し、一致し
たとき一致信号Ｓを出力する比較部である。21は比較部
20から出力される一致信号S2をタイミング信号Ｍにより
カウントし、予め定めた回数に達した時に外的ノイズや
プログラムの不良等による異常動作つまり暴走であると
判断してCPU11へ割込信号Ｉを送出する計数部である。
つまり、CPU11は、プログラムなしエリアをリードする
が、これは必ずしも異常ではないが、CPU11に何らかの
異常が発生したときに毎回続けてプログラムなしエリア
を読む可能性があるので、予め計数部21に所定の値を設
定している。
あって、これはCPU11から命令語フェッチサイクルの信
号つまりプログラムデータを読み出すタイミング信号Ｍ
を取り出す信号線17と、前記データバス13上のプログラ
ムデータＫをラッチするデータラッチ回路18とを有し、
CPU11から信号線17を通して入力されるタイミング信号
Ｍを受けてラッチ回路18がデータバス13上のプログラム
データＫをラッチする構成となっている。19は固定デー
タ記憶部であって、これはCPU11がROM14またはRAM15の
通常アクセスする以外の番地つまりプログラムデータエ
リア以外のエリアに記憶されるべき固定データを記憶す
るものである。その理由は、例えば対応命令語の先取り
機能をもつCPU、その他のCPUでは、CPUの異常時にプロ
グラムデータエリア以外のエリアをリードする可能性が
あるためである。従って、固定データ記憶部19に記憶さ
れるデータはCPU11が正常時に数回続けて命令語として
読出すことのないデータであり、かつ前記プログラムデ
ータエリア以外のエリアに書き込まれ、或いはプログラ
ムデータエリア以外を読出したときに読出されるデータ
を用いるものとする。20はプログラムデータ出力タイミ
ング信号Ｍでラッチされるラッチ回路18のラッチデータ
と固定データ記憶部19の固定データとを比較し、一致し
たとき一致信号Ｓを出力する比較部である。21は比較部
20から出力される一致信号S2をタイミング信号Ｍにより
カウントし、予め定めた回数に達した時に外的ノイズや
プログラムの不良等による異常動作つまり暴走であると
判断してCPU11へ割込信号Ｉを送出する計数部である。
つまり、CPU11は、プログラムなしエリアをリードする
が、これは必ずしも異常ではないが、CPU11に何らかの
異常が発生したときに毎回続けてプログラムなしエリア
を読む可能性があるので、予め計数部21に所定の値を設
定している。
次に、以上のように構成された装置の動作について第２
図を参照して説明する。CPU11がアドレスを指定してROM
14またはRAM15からプログラムデータを読み出してデー
タバス13に送出すると、このプログラムデータ読み出し
タイミング信号Ｍがラッチ回路18および計数部21に入力
され、これによりラッチ回路18がデータバス13上のプロ
グラムデータＫをラッチする。そして、このラッチ回路
18のラッチデータＫは比較部20に送られる。ここで、比
較部20はタイミング信号Ｍでラッチされるラッチ回路18
のラッチデータＫと固定データ記憶部19の固定データと
を比較し、この比較結果により一致したときに一致信号
Ｓを出力する。この一致信号Ｓは計数部21により計数さ
れ、これがタイミング信号Ｍが入力されるごとに連続し
て所定回数計数されると、計数部21から割込み信号Ｉが
COPU11へ送出される。この割込信号Ｉは、通常、緊急用
割込としてCPU11に入るが、ここでCPU11は異常処理のル
ーチンへプログラムをジャンプさせる。なお、第２図に
示すラッチデータＫの×印はラッチデータＫと固定デー
タとが一致していることを示す。
図を参照して説明する。CPU11がアドレスを指定してROM
14またはRAM15からプログラムデータを読み出してデー
タバス13に送出すると、このプログラムデータ読み出し
タイミング信号Ｍがラッチ回路18および計数部21に入力
され、これによりラッチ回路18がデータバス13上のプロ
グラムデータＫをラッチする。そして、このラッチ回路
18のラッチデータＫは比較部20に送られる。ここで、比
較部20はタイミング信号Ｍでラッチされるラッチ回路18
のラッチデータＫと固定データ記憶部19の固定データと
を比較し、この比較結果により一致したときに一致信号
Ｓを出力する。この一致信号Ｓは計数部21により計数さ
れ、これがタイミング信号Ｍが入力されるごとに連続し
て所定回数計数されると、計数部21から割込み信号Ｉが
COPU11へ送出される。この割込信号Ｉは、通常、緊急用
割込としてCPU11に入るが、ここでCPU11は異常処理のル
ーチンへプログラムをジャンプさせる。なお、第２図に
示すラッチデータＫの×印はラッチデータＫと固定デー
タとが一致していることを示す。
従って、以上のような実施例の構成によれば、プログラ
ムデータの送出タイミングによりデータバス13上のプロ
グラムデータをラッチし、このラッチデータとプログラ
ムエリア以外のエリアの固定データとを比較し、一致が
連続して所定回数となったときにCPU11へ割込信号Ｉを
送出するようにしたので、CPU11がプログラム実行中に
何らかの不具合が発生して暴走した時にプログラムエリ
ア以外を命令フェッチしたら直ちに検知することが可能
である。よって、異常発生を迅速に検知でき、この異常
発生後の処理が迅速かつ適確に行え、他の装置や制御対
象への影響を最少限に抑えることができる。また、プロ
グラムデータの読出しタイミング信号を用い、かつ通常
一般的に用いるデータ比較手段を用いて暴走を検知する
ようにしたので、非常に簡単な構成で実現できる。ま
た、通常、ROMデータを用いてCPU11を動作させる時、例
えば固定データを16個の“1"……“1"よりなるFFに設定
しておけば、書込み前のROM14のデータが“FF"であるこ
とから固定データを作成しやすく、また暴走してROM14
のプログラムデータの書込みエリア以外を読み出したい
時に非常に有効である。
ムデータの送出タイミングによりデータバス13上のプロ
グラムデータをラッチし、このラッチデータとプログラ
ムエリア以外のエリアの固定データとを比較し、一致が
連続して所定回数となったときにCPU11へ割込信号Ｉを
送出するようにしたので、CPU11がプログラム実行中に
何らかの不具合が発生して暴走した時にプログラムエリ
ア以外を命令フェッチしたら直ちに検知することが可能
である。よって、異常発生を迅速に検知でき、この異常
発生後の処理が迅速かつ適確に行え、他の装置や制御対
象への影響を最少限に抑えることができる。また、プロ
グラムデータの読出しタイミング信号を用い、かつ通常
一般的に用いるデータ比較手段を用いて暴走を検知する
ようにしたので、非常に簡単な構成で実現できる。ま
た、通常、ROMデータを用いてCPU11を動作させる時、例
えば固定データを16個の“1"……“1"よりなるFFに設定
しておけば、書込み前のROM14のデータが“FF"であるこ
とから固定データを作成しやすく、また暴走してROM14
のプログラムデータの書込みエリア以外を読み出したい
時に非常に有効である。
なお、上記実施例はメモリから命令語を読み出して実行
するコンピュータ利用装置のすべてに適用できるもので
ある。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
するコンピュータ利用装置のすべてに適用できるもので
ある。その他、本発明はその要旨を逸脱しない範囲で種
々変形して実施できる。
以上詳記したように本発明によれば、CPUがプログラム
実行中に何らかの異常が発生して暴走した時に直ちにそ
の異常を検知でき、その弊害を最少限に抑えて正常な動
作に復帰させ得るコンピュータの暴走検知装置を提供で
きる。
実行中に何らかの異常が発生して暴走した時に直ちにそ
の異常を検知でき、その弊害を最少限に抑えて正常な動
作に復帰させ得るコンピュータの暴走検知装置を提供で
きる。
第１図および第２図は本発明の一実施例を説明するため
に示したもので、第１図は要部構成図、第２図は本発明
装置の動作を説明する動作タイミング図、第３図は従来
の一般的なコンピュータ利用装置の概略構成図、第４図
はウオッチドッグタイマを用いた方式の動作タイミング
図である。 11……CPU、13……データバス、14……ROM、15……RA
M、16……データラッチ手段、18……ラッチ回路、19…
…固定データ記憶部、20……比較部、21……計数部。
に示したもので、第１図は要部構成図、第２図は本発明
装置の動作を説明する動作タイミング図、第３図は従来
の一般的なコンピュータ利用装置の概略構成図、第４図
はウオッチドッグタイマを用いた方式の動作タイミング
図である。 11……CPU、13……データバス、14……ROM、15……RA
M、16……データラッチ手段、18……ラッチ回路、19…
…固定データ記憶部、20……比較部、21……計数部。
Claims (1)
- 【請求項１】CPUがメモリから読み出したプログラムデ
ータに基づいてそのプログラム命令を実行するコンピュ
ータ利用装置において、 前記プログラムデータの読出しタイミング信号を用いて
データバスに送出されるデータをラッチするデータラッ
チ手段と、予めプログラムデータエリア以外のエリアに
書き込まれる固定データまたはプログラムデータエリア
以外のエリアを読み出したときに読出される固定データ
を記憶する固定データ記憶部と、この固定データ記憶部
のデータと前記データラッチ手段でラッチされたデータ
とを比較し、一致回数が所定回数になったとき前記コン
ピュータへ割込信号を送出する暴走検知手段とを備えた
ことを特徴とするコンピュータの暴走検知装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071165A JPH0797335B2 (ja) | 1986-03-31 | 1986-03-31 | コンピユータの暴走検知装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071165A JPH0797335B2 (ja) | 1986-03-31 | 1986-03-31 | コンピユータの暴走検知装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324331A JPS6324331A (ja) | 1988-02-01 |
| JPH0797335B2 true JPH0797335B2 (ja) | 1995-10-18 |
Family
ID=13452758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071165A Expired - Fee Related JPH0797335B2 (ja) | 1986-03-31 | 1986-03-31 | コンピユータの暴走検知装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797335B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115633A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS54139443A (en) * | 1978-04-21 | 1979-10-29 | Hitachi Ltd | Information processor |
| JPS5783860A (en) * | 1980-11-14 | 1982-05-25 | Yokogawa Hokushin Electric Corp | Working monitor circuit of processor |
-
1986
- 1986-03-31 JP JP61071165A patent/JPH0797335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324331A (ja) | 1988-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |