JPH0797340B2 - トレーサメモリ制御回路 - Google Patents
トレーサメモリ制御回路Info
- Publication number
- JPH0797340B2 JPH0797340B2 JP63310902A JP31090288A JPH0797340B2 JP H0797340 B2 JPH0797340 B2 JP H0797340B2 JP 63310902 A JP63310902 A JP 63310902A JP 31090288 A JP31090288 A JP 31090288A JP H0797340 B2 JPH0797340 B2 JP H0797340B2
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- JP
- Japan
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- tracer memory
- tracer
- control circuit
- memory control
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- 239000000700 radioactive tracer Substances 0.000 title claims description 34
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はトレーサメモリ制御回路に関し、特にCPUの動
作履歴を記憶するトレーサメモリの制御回路に関するも
のである。
作履歴を記憶するトレーサメモリの制御回路に関するも
のである。
従来技術 CPUの動作履歴を記憶するトレーサメモリは、通常のシ
ステム動作中においては、システムクロックに同期して
アドレスカウンタを歩進させつつ毎クロックCPUの動作
履歴を記憶するように制御されている。
ステム動作中においては、システムクロックに同期して
アドレスカウンタを歩進させつつ毎クロックCPUの動作
履歴を記憶するように制御されている。
この様なトレーサメモリの制御方式では、システムがス
トール状態あるいはマイクロ命令の実行抑止状態となっ
て、その状態が長い間続いた場合、アドレスカウンタは
その間もクロックにより歩進され続けているので、トレ
ーサメモリに記憶されるトレースデータの内容が同一の
内容となってしまい、トレーサメモリがこの同一の内容
で埋ってしまうことになる。よって、以降の解析に必要
な有効なトレースデータが得られないという欠点があ
る。
トール状態あるいはマイクロ命令の実行抑止状態となっ
て、その状態が長い間続いた場合、アドレスカウンタは
その間もクロックにより歩進され続けているので、トレ
ーサメモリに記憶されるトレースデータの内容が同一の
内容となってしまい、トレーサメモリがこの同一の内容
で埋ってしまうことになる。よって、以降の解析に必要
な有効なトレースデータが得られないという欠点があ
る。
発明の目的 そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とするところは、有効な
トレースデータのみを記憶することができるトレーサメ
モリ制御回路を提供することにある。
されたものであって、その目的とするところは、有効な
トレースデータのみを記憶することができるトレーサメ
モリ制御回路を提供することにある。
発明の構成 本発明によれば、所定のタイミングでアドレスカウンタ
を歩進せしてトレースデータをトレーサメモリへ格納す
るようにしたトレーサメモリ制御回路であって、前記所
定のタイミングとしてシステムクロックに同期するモー
ドとマイクロ命令の実行に同期するモードとのいずれか
一方を選択する手段と、前記マイクロ命令の実行が抑止
されている間のクロック数をカウントするカウント手段
とを有し、前記トレースデータとともに前記カウント手
段の出力を前記トレーサメモリに記憶することを特徴と
するトレーサメモリ制御回路が得られる。
を歩進せしてトレースデータをトレーサメモリへ格納す
るようにしたトレーサメモリ制御回路であって、前記所
定のタイミングとしてシステムクロックに同期するモー
ドとマイクロ命令の実行に同期するモードとのいずれか
一方を選択する手段と、前記マイクロ命令の実行が抑止
されている間のクロック数をカウントするカウント手段
とを有し、前記トレースデータとともに前記カウント手
段の出力を前記トレーサメモリに記憶することを特徴と
するトレーサメモリ制御回路が得られる。
実施例 次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のトレーサメモリとトレーサメ
モリの制御回路のブロックを示す。図において、１はフ
リップフロップ５に対するセット条件となるマイクロ命
令のデコード信号、２はフリップフロップ５に対するセ
ット条件とな電子計算機の操作盤による入力信号、３は
マイクロ命令の実行が抑止されるとき出力されるWAIT信
号、４はトレーサメモリに格納されるトレースデータ、
５はマイクロ命令または電子計算機の操作盤からセット
リセットが可能であるフリップフロップ、６はフリップ
フロップ５の状態値が１であり、WAIT信号３が出力され
ている間有効となるフリップフロップ、７はトレーサメ
モリのアドレスカウンタ、８はトレーサメモリに格納す
るトレースデータを格納するレジスタ、９はマイクロ命
令の実行が抑止されるとき出力されるWAIT信号が何クロ
ックの間出力されたのかをカウントするカウンタ、10は
トレーサメモリである。尚、11はオアゲート、12はアン
ドゲートを示す。
モリの制御回路のブロックを示す。図において、１はフ
リップフロップ５に対するセット条件となるマイクロ命
令のデコード信号、２はフリップフロップ５に対するセ
ット条件とな電子計算機の操作盤による入力信号、３は
マイクロ命令の実行が抑止されるとき出力されるWAIT信
号、４はトレーサメモリに格納されるトレースデータ、
５はマイクロ命令または電子計算機の操作盤からセット
リセットが可能であるフリップフロップ、６はフリップ
フロップ５の状態値が１であり、WAIT信号３が出力され
ている間有効となるフリップフロップ、７はトレーサメ
モリのアドレスカウンタ、８はトレーサメモリに格納す
るトレースデータを格納するレジスタ、９はマイクロ命
令の実行が抑止されるとき出力されるWAIT信号が何クロ
ックの間出力されたのかをカウントするカウンタ、10は
トレーサメモリである。尚、11はオアゲート、12はアン
ドゲートを示す。
フリップフロップ５はトレーサメモリ10のトレース条件
を示すフリップフロップであり、このフリップフロップ
５の状態値が０のとき、トレーサメモリ10がシステムク
ロックに同期して毎クロックデータを格納することを示
し、状態値が１のとき、トレーサメモリ10がマイクロ命
令実行時のみデータの格納を行うことを示す。このフリ
ップフロップ５はマイクロ命令または電子計算機の操作
盤からのセットリセットが可能である。
を示すフリップフロップであり、このフリップフロップ
５の状態値が０のとき、トレーサメモリ10がシステムク
ロックに同期して毎クロックデータを格納することを示
し、状態値が１のとき、トレーサメモリ10がマイクロ命
令実行時のみデータの格納を行うことを示す。このフリ
ップフロップ５はマイクロ命令または電子計算機の操作
盤からのセットリセットが可能である。
フリップフロップ６はフリップフロップ５の状態値が１
であり、トレーサメモリ10のトレース条件がマイクロ命
令実行時のみデータの格納を行うモードとなっている
時、マイクロ命令の実行が抑止されるときに出力される
WAIT信号３が出力されると状態値１を示す。このフリッ
プフロップ６の状態値が１のとき、トレーサメモリ10の
アドレスカウンタ７はカウンタの更新が抑止される。つ
まり、アドレスカウンタ７はフリップフロップ６の状態
値が０であるとき、システムクロックに同期してインク
リメントされるが、状態値が１のときマイクロ命令が実
行されたときのみカウントはインクリメントされ、それ
以外はホールド状態となり、トレーサメモリ10の同一の
アドレスを示したままとなり、トレースデータ４はトレ
ーサメモリ10にうわ書きされる。
であり、トレーサメモリ10のトレース条件がマイクロ命
令実行時のみデータの格納を行うモードとなっている
時、マイクロ命令の実行が抑止されるときに出力される
WAIT信号３が出力されると状態値１を示す。このフリッ
プフロップ６の状態値が１のとき、トレーサメモリ10の
アドレスカウンタ７はカウンタの更新が抑止される。つ
まり、アドレスカウンタ７はフリップフロップ６の状態
値が０であるとき、システムクロックに同期してインク
リメントされるが、状態値が１のときマイクロ命令が実
行されたときのみカウントはインクリメントされ、それ
以外はホールド状態となり、トレーサメモリ10の同一の
アドレスを示したままとなり、トレースデータ４はトレ
ーサメモリ10にうわ書きされる。
カウンタ９はマイクロ命令の実行が抑止されている間、
出力されるWAIT信号３が何クロック間出力されたかをカ
ウントするカウンタであり、WAIT信号３の状態値が１で
ある間は、システムクロックに同期してインクリメント
され、状態値が０になったときにリセットされる。この
カウンタ９をトレーサメモリ10のトレース情報に加えて
おくことにより、マイクロ命令が実行される以前に何ク
ロックの間WAIT信号３が出力されたのかを知ることが可
能になる。
出力されるWAIT信号３が何クロック間出力されたかをカ
ウントするカウンタであり、WAIT信号３の状態値が１で
ある間は、システムクロックに同期してインクリメント
され、状態値が０になったときにリセットされる。この
カウンタ９をトレーサメモリ10のトレース情報に加えて
おくことにより、マイクロ命令が実行される以前に何ク
ロックの間WAIT信号３が出力されたのかを知ることが可
能になる。
発明の効果 以上説明したように、本発明によれば、通常はトレーサ
メモリのトレース条件をシステムクロックに同期して毎
クロックデータを格納するモードにして使用し、システ
ムのストール時のデバッグには、マイクロ命令が実行さ
れた時のみデータを格納するモードに切替えることによ
り、マイクロ命令が実行された時のデータのみをトレー
サメモリに格納し、さらにWAIT信号のカウント数をトレ
ーサメモリに格納することにより、マイクロ命令の実行
前に何クロック間、WAIT信号が出力されたのかを知るこ
とが可能となり、トレーサメモリの容量が小さくても解
析に有効なデータをメモリに格納することができるとい
う効果がある。
メモリのトレース条件をシステムクロックに同期して毎
クロックデータを格納するモードにして使用し、システ
ムのストール時のデバッグには、マイクロ命令が実行さ
れた時のみデータを格納するモードに切替えることによ
り、マイクロ命令が実行された時のデータのみをトレー
サメモリに格納し、さらにWAIT信号のカウント数をトレ
ーサメモリに格納することにより、マイクロ命令の実行
前に何クロック間、WAIT信号が出力されたのかを知るこ
とが可能となり、トレーサメモリの容量が小さくても解
析に有効なデータをメモリに格納することができるとい
う効果がある。
第１図は本発明の実施例のブロック図である。 主要部分の符号の説明 5,6……フリップフロップ ７……アドレスカウンタ ９……カウンタ 10……トレーサメモリ
Claims (1)
- 【請求項１】所定のタイミングでアドレスカウンタを歩
進せしめてトレースデータをトレーサメモリへ格納する
ようにしたトレーサメモリ制御回路であって、前記所定
のタイミングとしてシステムクロックに同期するモード
とマイクロ命令の実行に同期するモードとのいずれか一
方を選択する手段と、前記マイクロ命令の実行が抑止さ
れている間のクロック数をカウントするカウント手段と
を有し、前記トレースデータとともに前記カウント手段
の出力を前記トレーサメモリに記憶することを特徴とす
るトレーサメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310902A JPH0797340B2 (ja) | 1988-12-08 | 1988-12-08 | トレーサメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310902A JPH0797340B2 (ja) | 1988-12-08 | 1988-12-08 | トレーサメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02156343A JPH02156343A (ja) | 1990-06-15 |
| JPH0797340B2 true JPH0797340B2 (ja) | 1995-10-18 |
Family
ID=18010758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310902A Expired - Fee Related JPH0797340B2 (ja) | 1988-12-08 | 1988-12-08 | トレーサメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797340B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222359A (ja) * | 1982-06-18 | 1983-12-24 | Mitsubishi Electric Corp | 処理時間測定装置 |
| JPS6315342A (ja) * | 1986-07-05 | 1988-01-22 | Nec Corp | 状態履歴情報記憶装置 |
-
1988
- 1988-12-08 JP JP63310902A patent/JPH0797340B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02156343A (ja) | 1990-06-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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