JPH0346362A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタで構成したメモリセル
を有する半導体記憶装置に関し、特に読出し、書込み時
間の短縮と高集積化を図った半導体記憶装置に関する。

〔従来の技術〕

従来、ＰＮＰ負荷型メモリセルはＪ第６図に示すように
ＮＰＮ　）ランジスタＱ１と、ＰＮＰ　）ランジスタＱ
２とで対を威して一単位のセルが構成される。第７図（
ａ）及び（ｂ）は、第６図の破線で囲まれる領域の具体
的な構成を示す平面図とそのＣ−Ｃ線断面図である。図
示のように、Ｐ形シリコン基板１上にＮ°形埋込層２を
形成し、さらにこの上にＮ形エピタキシャル層３を成長
する。

そして、このＮ形エピタキシャル層３を半導体基体とし
て選択的にＰ形不純物を拡散してＰ形拡散層を形成し、
このＰ形拡散層を縦型ＮＰＮ）ランジスタＱ１のベース
領域６、及び横型ＰＮＰ　）ランジスタＱ２のエミッタ
領域５としている。

更に、ＮＰＮ）ランジスタＱ１のベース領域６にはＮ形
エミッタ領域７と、Ｐ形ベースコンタクト領域８を形成
する。また、ＰＮＰトランジスタＱ２のエミッタ領域５
にはエミッタコンタクト領域１０を形成する。更に、前
記Ｎ形エピタキシャル層３の一部にＮ゛形コレクタコン
タクト領域９を形成する。

このようなメモリセルにおいて、読出し、書込みを高速
で行うために、ＮＰＮＩ−ランジスタＱｌのベース領域
６とＰＮＰ　）ランジスタＱ２のエミッタ領域５とをＮ
゛形埋込層２近くまで深く形成し、Ｎ影領域を少なくし
て電荷蓄積量を低減している。

また、反転書込み時にＰＮＰ　ｌ−ランジスタＱ２の状
態反転をし易くするためには、ＰＮＰ　）ランジスタＱ
２の電流増幅率ｈｙｉを高電流時に小さくする必要があ
る。また、読出し時についてもＮＰＮトランジスタＱ１
の工ξツタ電流を多くして読出し電流を多くするために
は、ＰＮＰ　ｌ−ランジスタＱ２のベース電流を多くす
る必要があり、このためには、ＰＮＰトランジスタＱ２
のｈｒｔが高電流時に小さいことが有効である。

このため、従来では、エミッタ面積を大きくし、或いは
電極部をＰＮＰエミッタ領域の端に配置することにより
、低電流時では幅Ｗ、で決まるＰＮＰトランジスタのベ
ース幅を、高電流時には第８図に示すようにＮ゛形埋込
Ｎ２中へのまわり込みが生ずることによって、実効的な
ベース幅が広がることを利用してｈＦ！を低くする構成
が取られている。

〔発明が解決しようとする課題〕

上述した従来のＰＮＰ負荷型メモリセルにおいて、読出
し、書込み電流を多く流すためには、ＰＮＰトランジス
タのエミッタ面積を大きくする必要があり。しかしなが
ら、このエミッタ面積の増大に伴って容量が増加し、ま
たメモリセルの専有面積が大きくなり、高速化、高集積
化の妨げになるという問題がある。

本発明は高速化、高集積化を実現する半導体記憶装置を
提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、半導体層に形成した縦型バ
イポーラトランジスタと、この縦型バイポーラトランジ
スタのベース領域をコレクタ領域とした横型バイポーラ
トランジスタとでトランジスタ負荷型メモリセルを構成
し、かつ横型バイポーラトランジスタのエミッタ領域内
に、半導体層の下側に設けた埋込層よりも深く形成して
エミッタ領域の形状を規制する絶縁領域を選択的に形成
している。

また、この絶縁領域は、素子領域を画成する素子間分離
絶縁膜の一部として構成している。

〔作用〕

この構成では、エミッタ領域内に設けた絶縁領域によっ
てバイポーラトランジスタの実効的なエミッタ領域を長
くでき、エミッタ領域の面積を大きくすることなく高電
流時における実効的なベース幅を広げ、ｈｌ、を低くす
る。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の第１実施例のＰＮＰ負荷型メモリセル
を示しており、同図（ａ・ｙ・は平面図、同図（ｂ）は
そのＡ−Ａ線に沿う断面図である。これらの図において
、Ｐ形シリコン基板ｌ上にＮ′″形埋込層２を形成し、
かつこの上にＮ形エピタキシャル層３を成長する。また
、このＮ形エピタキシャル層３を半導体基体とし、ここ
に素子分離領域４を形成してメモリセル領域を両底した
上で、Ｐ形不純物を選択的に拡散してＰ形拡散層を形成
し、その一部を縦型ＮＰＮトランジスタＱ１のベース領
域６とし、他部を横型ＰＮＰトランジスタＱ２のエミッ
タ領域５として構成している。

前記横型ＰＮＰ　Ｉ−ランジスタＱ２のＰ形エミッタ領
域５には、素子分離領域４に連続される２つの溝を平面
方向に交互配置している。そして、この溝は前記Ｎ゛形
埋込層２より深く形成され、かつ絶縁材を埋設すること
でエミッタ形状規制領域４Ａ、４Ｂを構成し、Ｐ形エミ
ッタ領域５の平面形状を異形状に形成している。

前記ＮＰＮ　）ランジスタＱ１のベース領域６にはＮ％
エミッタ領域７と、Ｐ形ベースコンタクト領域８を形成
する。また、前記ＰＮＰ　）ランジスタＱ２のエミッタ
領域５にはエミッタコンタクト領域１０を形成する。更
に、前記Ｎ形エピタキシャル層３の一部にＮ゛形コレク
タコンタクト領域９を形成する。そして、全面に絶縁膜
１１を形成し、コンタクトホールを開設した上で、前記
各領域に接続されるアルミニウム電極１２を形成する。

この構成によれば、Ｐ’ＮＰＩ−ランジスタＱ２では、
Ｐ形エミッタ領域５に交互配置した規制領域４Ａ、４Ｂ
により、Ｐ形エミッタ領域５における電流経路は直線的
でなくなり、規制領域４Ａ、４Ｂがない場合よりＰ形エ
ミッタ領域５の電気的な実効長は長くなる。これにより
、高電流時の回り込みによる電流経路も長くなって電流
増幅率ｈＦＥは小さくなり、メモリセルの読出し、書込
み時間の短縮が実現できる。また、Ｐ形エミッタ領域５
の長さを長くしなくとも実効長が長くできるため、エミ
ッタ領域の面積増大を生じることはなく、高集積化が実
現できる。

次に、第１図に示したメモリセルの、主要部分の製造工
程を第２図を用いて説明する。

先ず、第２図（ａ）のように、Ｐ形シリコン基板１上の
所定領域にＮ゛形埋込層２を形成し、更にこの上にＮ形
エピタキシャル層３を成長する。

次に、第２図（ｂ）のように、素子分離領域４の一部と
して、ＰＮＰエミッタ領域中に配置するようにＮ゛形埋
込層２よりも深く溝を形成する。そして、溝を多結晶シ
リコン又は誘電体で埋設し、エミッタ形状規制領域４Ａ
（４Ｂ）を形成する。

次いで、第２図（Ｃ）で示すように酸化膜１３をマスク
として選択的にＰ形不純物をイオン注入し、ＰＮＰ　ト
ランジスタＱ２のＰ形エミッタ領域５とＮＰＮ　Ｉ−ラ
ンジスタＱ１のＰ形ベース領域６を形成する。

その後、ＮＰＮトランジスタのエミッタ領域７゜コレク
タコンタクト領域９、ＰＮＰ　ｌ−ランジスタＱ２のエ
ミッタコンタクト領域１０を形成し、絶縁膜１１及びア
ルミニウム電極１２を形成することで第１図のメモリセ
ルを製造する。

第３図は第１実施例のＰＮＰ負荷型メモリセル内の横型
ＰＮＰトランジスタの電流増幅率をコレクタ電流に対し
てシミュレーション計算した結果を示す図である。この
結果、第１実施例のメモリセルでは、低電流時での電流
増幅率の低下は若干小さいものの、高電流時では電流増
幅率を大幅に低下でき、高速動作に有効であることがわ
かる。

次に本発明の第２実施例を図面を参照して説明する。

第４図は本発明の第２実施例のＰＮＰ負荷型メモリセル
を示し、同図（ａ）は平面図、同図（ｂ）はそのＢ−Ｂ
線に沿う断面図である。Ｐ形シリコン基板１、Ｎ４形埋
込層２、Ｎ形エピタキシャル層３、縦型ＮＰＮトランジ
スタＱ１のＰ形ベース領域６、横型ＰＮＰ　）ランジス
タＱ２のＰ形エミッタ領域５を有する点は第１実施例と
同じである。

ここで、第１実施例と異なるのは、Ｐ形工果ンタ領域５
中に素子分離領域４の一部として形成するエミッタ形状
規制領域４Ｃを渦状に配置している。また、エミッタ領
域５に対して略全面に多結晶シリコンからなる電極１２
Ａを形成している。

この構成では、規制領域４ＣがＮ゛形埋込Ｎ２より深く
形成されているため、Ｐ形エミンタ領域５中の電流経路
は渦状になり、実効的なＰＮＰ工旦ツタ領域は長くなる
。これにより、第１実施例と同様に高電流時の回り込み
により、電流増幅率り、えは小さくなり、続出し、書込
み時間の短縮に有効となる。また、多結晶シリコン電極
１２ＡとＰ形工ξツタ領域５とのコンタクト面積を広く
することにより、目ずれによるコンタクト不良を少なく
している。これにより実効的なエミッタの長さは若干短
くなるが、歩留りを向上することができる。

次に、第２実施例のメモリセルの主要部分の製造工程を
第５図を参照して説明する。

先ず、第５図（ａ）のように、Ｐ形シリコン基板１．Ｎ
゛形埋込Ｎ２．Ｎ形エピタキシャルＮ３からなる半導体
基体に、素子分離領域４の一部としてＰＮＰエミッタ領
域中に配置するように溝を形成し、絶縁材等を埋設して
エミッタ形状規制領域４Ｃを形成する。次に、ＮＰＮ　
）ランジスタＱ１のベース領域６をイオン注入によって
形成後、二酸化シリコン１４を戒長し、ＰＮＰ工ξツタ
領域の形状にパターニングする。

次いで、第５図（ｂ）のように、多結晶シリコン１２Ａ
戒長後、その上からＰ形不純物をイオン注入し、エミッ
タ領域７．コレクタ領域９を形成し、各部の電極をつけ
、第２実施例のメモリセルが製造される。

〔発明の効果〕

以上説明したように本発明は、縦型バイポーラトランジ
スタとともにメモリセルを構成する横型バイポーラトラ
ンジスタのエミッタ領域内に、素子間分離絶縁膜に繋が
る絶縁領域を選択的に形成しているので、エミッタ領域
の面積を大きくすることなく、バイポーラトランジスタ
の実効的なエミッタ領域を長くして高電流時における実
効的なベース幅を広げ、ｈＦＥを低くすることができる
。

これにより、ベース電流を増加させて読出し、書込み電
流を大きくしてメモリ動作の高速化を図り、かつメモリ
セルの高集積化を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示し、同図（ａ）は平面
図、同図（ｂ）はそのＡ−Ａ線に沿う断面図、第２図（
ａ）乃至（Ｃ）は第１実施例の主要部を製造する方法を
工程順に示す断面図、第３図は電流増幅率特性を示す図
、第４図は本発明の第２実施例を示し、同図（ａ）は平
面図、同図（ｂ）はそのＢ−Ｂ線に沿う断面図、第５図
（ａ）及び（ｂ）は第２実施例の主要部を製造する方法
を工程順に示す断面図、第６図はＰＮＰ負荷型メモリセ
ルの回路図、第７図は従来のメモリセルの構造を示し、
同図（ａ）は平面図、同図（ｂ）はそのＣ−Ｃ線に沿う
断面図、第８図は実効的なベース幅を説明するための一
部の断面図である。 ｌ・・・Ｐ形シリコン基板、２・・・Ｎ゛形埋込層、３
・・・Ｎ形エピタキシャル層、４・・・素子分離領域、
４Ａ、４Ｂ、４Ｃ・・・エミッタ形状規制領域、５・・
・エミッタ領域、６・・・ベース領域、７・・・エミッ
タ領域、８・・・ベースコンタクト、９・・・コレクタ
コンタクト、１０・・・工≧ツタコンタクト、１１・・
・絶縁膜、１２・・・アルミニウム電極、１２Ａ・・・
多結晶シリコン電極、 １３゜ ■ ４・・・酸化膜。 （ａ） 第１ 図 ４Ａ、、４Ｂ：エミ、２＠七５学υ１ンケｋＥ第２ 図 Ａ １３紋に晩 Ａ 第３ 図 １０−８１０’　１０”’　１０゛５１σ４１σ３コレ
クク竜；虹 第６ 図 （ａ） 第７ 図 第８ 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成した一導電型の埋込層の上に同一
   導電型の半導体層を形成し、この半導体層に縦型バイポ
   ーラトランジスタと、この縦型バイポーラトランジスタ
   のベース領域をコレクタ領域とした横型バイポーラトラ
   ンジスタとを設けたトランジスタ負荷型メモリセルにお
   いて、前記横型バイポーラトランジスタのエミッタ領域
   内に、前記埋込層よりも深く形成してエミッタ領域の形
   状を規制する絶縁領域を選択的に形成したことを特徴と
   する半導体記憶装置。 ２、前記エミッタ領域に形成した絶縁領域を、素子領域
   を画成する素子間分離絶縁膜の一部で構成してなる特許
   請求の範囲第１項記載の半導体記憶装置。