JPH0799760B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0799760B2
JPH0799760B2 JP61168988A JP16898886A JPH0799760B2 JP H0799760 B2 JPH0799760 B2 JP H0799760B2 JP 61168988 A JP61168988 A JP 61168988A JP 16898886 A JP16898886 A JP 16898886A JP H0799760 B2 JPH0799760 B2 JP H0799760B2
Authority
JP
Japan
Prior art keywords
semiconductor region
transistor
semiconductor
region
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP61168988A
Other languages
English (en)
Other versions
JPS62159466A (ja
Inventor
ロリマー・ケイ・ヒル
Original Assignee
シリコニツクス・インコ−ポレイテツド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シリコニツクス・インコ−ポレイテツド filed Critical シリコニツクス・インコ−ポレイテツド
Publication of JPS62159466A publication Critical patent/JPS62159466A/ja
Publication of JPH0799760B2 publication Critical patent/JPH0799760B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/121—BJTs having built-in components

Landscapes

  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はツェナーダイオードに関し、より詳細に言え
ば、温度補償装置に連結された表面下降伏領域を有する
ツェナーダイオードに関する。
〈従来の技術と解決すべき問題点〉 表面下降伏領域を有するツェナーダイオードは公知であ
る。このようなツェナーダイオードは、例えばツアン
（Tsang）による米国特許第4,136,349号明細書、ダンク
レイ（Dunkley）などによる米国特許第4,079,402号明細
書、ビーソム（Beasom）による米国特許第4,398,142号
及び第4,319,257号両明細書などに開示されている。
ツェナー降伏を表面下領域に限定する理由は、時間に伴
うツェナー降伏電圧のドリフトを回避するためである。
周知のように、表面降伏を生じるツェナーダイオードで
は、一般に降伏が発生するシリコン表面付近に不動態化
または絶縁二酸化ケイ素層が存在するので、降伏電圧の
ドリフトを生じ易い。この効果については上述の各特許
明細書に詳細に記載されている。従って、表面下領域に
於てツェナー降伏を生じさせることにより、降伏電圧の
ドリフトを回避することができる。
また、ツェナー降伏電圧が温度によって変化することは
周知である。従って、ツェナーダイオードを温度補償装
置と連結させることにより、グラウンドに関する該ツェ
ナーダイオードのカソードに於ける電圧が温度に関して
比較的一定に維持されることは周知である。米国特許第
4,398,142号明細書には、ツェナーダイオードのカソー
ドに於ける電圧を一定に維持するためにツェナーダイオ
ードに連結されたNPNトランジスタを備える回路が開示
されている。米国特許第4,319,257号明細書には、温度
の変化に対応して変化するツェナー降伏を補償するため
に、ツェナーダイオードをNPNトランジスタに連結した
別の装置が開示されている。
〈問題点を解決するための手段〉 本発明によれば、表面下降伏を生じるツェナーダイオー
ドのカソードは縦形PNPバイポーラトランジスタのエミ
ッタ内に形成される。前記ツェナーダイオードは表面下
降伏を生じるので、時間に伴ってツェナー降伏電圧のド
リフトを生ぜしめる表面効果が回避される。前記縦形PN
Pトランジスタは温度変化により生じるツェナー降伏電
圧の変化を補償する。
PNPトランジスタはツェナーダイオードの直下に形成さ
れるので、該ツェナーダイオードと同一の温度であり、
該PNPトランジスタがツェナーダイオードから離れた位
置に配置されている場合よりも正確に温度補償をするこ
とができる。更に、ツェナーダイオードはPNPトランジ
スタのエミッタ内に形成されるので、エミッタ接点また
はアノード接点を設ける必要がなく、かつエミッタ接点
及びアノード接点が必要とされる場合よりも小さい面積
のトランジスタを構成することができる。
カソードが直接にエミッタ内に形成されるので、PNPエ
ミッタを通過する横方向の電流が発生せず、そのために
PNPトランジスタのエミッタ内に於ける横方向の電流に
よる抵抗電圧降下が発生しない。本発明による上述の効
果及びその他の利点については、添附図面を参照しつつ
以下の説明より明らかになると思う。
〈実施例〉 本発明によりツェナーダイオード及び温度補償PNPトラ
ンジスタを形成する方法は、最初に第１図に示すように
半導体ウエハ10をフォトレジスト層12で被覆する。以下
の説明に於いては、符号11は半導体基板であり、かつ符
号10はウエハ、即ち基板11及び該基板上に直接または間
接に形成される膜層のすべてを指す。本発明による実施
例に於ては、半導体ウエハ10は結晶配向が［100］のＰ
型シリコンからなり、かつ比抵抗が約30〜50Ω−cmであ
るが、別の半導体材料、結晶配向または比抵抗を使用す
ることもできる。
第１図に関して、後に形成されるPNPトランジスタのベ
ースを郭定するために、窓14が従来技術によりフォトレ
ジスト層12内に形成される。次にＮ型ベース16が窓14に
より郭定される領域内に形成される。本実施例に於て
は、これは例えば燐イオンのようなＮ型イオンを使用す
るイオン注入法をウエハ10に用いることにより行なわれ
る。
第２図に関して、次にフォトレジスト層12を除去し、ウ
エハ10をフォトレジスト層18で被覆する。フォトレジス
ト層18を選択的に露光しかつ露光部分を除去することに
よりパターン形成することによって、窓20a、20b、20c
を形成する。窓20a、20cは基板11への電気接点が形成さ
れる領域と一致し、窓20bは組合せツェナーダイオード
アノード及びPNPトランジスタエミッタの部分を郭定す
る。次に、例えば硼素イオンのようなＰ型イオンを使用
してウエハ10にイオン注入法を用いることにより、Ｐ＋
領域22を形成する。以下に説明するように、Ｐ＋領域22
が、それぞれ後に形成されるPNPトランジスタ及びツェ
ナーダイオードについての組合せエミッタ及びアノード
の部分を形成する。イオン注入を行なう際に、Ｐ＋領域
21a、21bが形成される。これは、以下に説明するよう
に、後に行なわれる基板11への電気接点の形成を容易に
するためである。
第３図に関して、フォトレジスト層18が除去され、かつ
ウエハ10にフォトレジスト層24が被覆される。フォトレ
ジスト層24を選択的に露光しかつ該露光部分を除去する
ことによりパターン形成することによって、窓領域26を
形成する。
窓領域26は後に形成されるＰ領域28を郭定する。Ｐ領域
28は以下に詳述するように、ツェナーダイオードの表面
下部分にツェナー降伏を制限するために使用される。
次に、ウエハ10にイオン注入を行ない、硼素イオンのよ
うなＰ型イオンを窓26より露出されたウエハ10の部分に
注入することにより、Ｐ領域28を形成する。第３図に於
ては、Ｐ領域28について２個の領域が図示されている
が、Ｐ領域28はＰ領域21を横方向に包囲するように隣接
する１個の領域からなる。重要なことは、Ｐ領域28に於
けるドーピングエージェント濃度がＰ領域22に於けるド
ーピングエージェント濃度よりも低いことである。以下
の説明から明らかになるように、これによってツェナー
降伏を後に形成されるツェナーダイオードの表面下領域
に制限することが容易になる。
本発明の方法によれば、この段階に於て、ウエハ10がPN
PトランジスタのエミッタであるＰ領域22、28と、PNPト
ランジスタのコレクタであるＰ基板11に形成されるPNP
トランジスタのベースであるＮ領域16とを備えている。
第４図に関して、次にフォトレジスト層24を除去し、か
つウエハ10をフォトレジスト層30で被覆する。更にフォ
トレジスト層30を選択的に露光しかつ該露光部分を除去
することによってパターン形成することにより、窓32
a、32b、32cを形成する。窓32a、32cは後に形成される
ベース領域16への電気接点と一致する。Ｎ型カソード36
が窓32bにより郭定される領域内に形成される。実施例
に於ては、これを例えば砒素イオンを使用するＮ型イオ
ン注入法をウエハ10に用いることにより行なう。
重要なことは、Ｐ領域22がＰ領域28よりも高いドーピン
グエージェント濃度を有するので、領域36と領域22との
間のPN接合23に於けるツェナー降伏電圧が領域36と領域
28との間のPN接合29に於けるツェナー降伏電圧よりも低
いことである。ツェナー降伏は、低い方の降伏電圧を有
する接合、即ち全体的にウエハ10の表面下に形成される
接合23に於て発生する。このようにしてツェナーダイオ
ードが表面下降伏を生じるように形成される。
カソード36が形成される際に、窓32a、32cによりそれぞ
れ郭定されるＮ＋領域37a、37bが形成される。これによ
りPNPトランジスタのベース領域16への電気接続が容易
になる。
第５図に関して、次にフォトレジスト層30を除去し、か
つ二酸化硅素層40をウエハ10上に形成する。他の実施例
に於ては、二酸化硅素層40はウエハ10内に形成されるさ
まざまな領域と関連するさまざまな拡散過程に於て形成
される。次にフォトレジスト層42をウエハ10上に形成
し、かつ従来技術を用いてパターン形成して窓領域44a
〜44eを形成する。以下の説明から明らかになるよう
に、窓領域44a、44eがPNPトランジスタのコレクタであ
るＰ型基板11への電気接点を郭定し、窓領域44b、44dが
Ｎ型ベース領域16への電気接点を郭定し、かつ窓領域44
cがカソード36への電気接点を郭定する。次に窓領域44a
〜44eの下の二酸化硅素層40の部分を従来のエッチング
技術を用いて、即ちウエハ10を緩衝フッ化水素（HF）溶
液内に配置することにより除去する。
その後に、フォトレジスト層42を除去し、かつウエハ10
を第６図に示すように導電材料層46で被覆する。本実施
例に於ては、導電材料層46はアルミニウムまたはアルミ
ニウム合金のような金属からなるが、多結晶シリコンの
ような他の導電材料を使用することもできる。
導電材料層46に従来技術を用いてパターンを形成する。
即ちウエハ10に図示していないフォトレジスト層を被覆
し、該フォトレジスト層にパターンを形成することによ
り前記導電材料層の部分を露出し、該露出部分を除去し
かつ残存フォトレジスト層を除去する。
第７図に最終的な構造の概略図を示す。第７図からわか
るように、Ｎ＋カソード36とＰ＋アノード22との接合が
ツェナーダイオードＤのPN接合を形成する。Ｐ＋領域22
とＰ領域28とがPNPトランジスタＱのエミッタＥを形成
する。Ｎ領域16がトランジスタＱのベースＢを形成し、
かつ基板11がトランジスタＱのコレクタＣを形成する。
ベースＢ及びコレクタＣは、それぞれＮ領域16及び基板
11の横抵抗に適合する抵抗RB、RCを介して接地されてい
る。
第１図乃至第６図に示すツェナーダイオード及びトラン
ジスタは、Ｐ型基板11がコレクタとして機能するが、他
の実施例に於ては、Ｎ型基板またはエピタキシャル層内
に於けるＰウエルがPNPコレクタとして機能する。
以上本発明について特定の実施例に基づいて説明した
が、本発明の技術的範囲内に於て上述の実施例にさまざ
まな変形または変更を加えて実施し得ることは当業者に
とって明らかである。
【図面の簡単な説明】
第１図乃至第６図は、本発明により形成されるツェナー
ダイオード及び温度補償トランジスタの各過程に於ける
断面図である。 第７図は、第６図示のツェナーダイオード及び温度補償
トランジスタの構造を示す概略図である。 10……ウエハ、11……半導体基板 12……フォトレジスト層 14……窓、16……Ｎ型ベース 18……フォトレジスト層 20a、20b、20c……窓 21a、21b、22……Ｐ＋領域 23……PN接合、24……フォトレジスト層 26……窓領域、28……Ｐ領域 29……PN接合、30……フォトレジスト層 32a、32b、32c……窓 36……Ｎ型カソード、37a、37b……Ｎ＋領域 40……二酸化硅素層、42……フォトレジスト層 44a〜44e……窓領域 46……導電材料層、Ｂ……ベース Ｃ……コレクタ、Ｄ……ツェナーダイオード Ｅ……エミッタ、Ｑ……PNPトランジスタ RB、RC……抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/866 Ｈ０１Ｌ 29/72

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】第１、第２及び第３の半導体領域を有する
    トランジスタと、ツェナーダイオードとを有し、 前記第１の半導体領域が、第１の導電形式からなり、か
    つ前記第２の半導体領域に接しており、前記第１の半導
    体領域が前記トランジスタのコレクタとして機能し、前
    記第２の半導体領域が第２の導電形式からなり、かつ前
    記第３の半導体領域に接しており、前記第２の半導体領
    域が前記トランジスタのベースとして機能し、前記第３
    の半導体領域が、前記第１の導電形式からなり、かつ前
    記トランジスタのエミッタとして機能し、 前記ツェナーダイオードのカソードが、前記第３の半導
    体領域内に形成された前記第２の導電形式を有する第４
    の半導体領域を有し、前記第３の半導体領域が前記ツェ
    ナーダイオードのアノードとして機能することを特徴と
    する半導体装置。
  2. 【請求項２】前記トランジスタが縦形トランジスタであ
    ることを特徴とする特許請求の範囲第１項に記載の半導
    体装置。
  3. 【請求項３】前記トランジスタがPNPトランジスタであ
    ることを特徴とする特許請求の範囲第２項に記載の半導
    体装置。
  4. 【請求項４】前記トランジスタのコレクタ及びベースが
    接地されていることを特徴とする特許請求の範囲第１項
    に記載の半導体装置。
  5. 【請求項５】前記トランジスタのベース及びコレクタが
    抵抗を介して接地されていることを特徴とする特許請求
    の範囲第１項に記載の半導体装置。
  6. 【請求項６】前記コレクタが半導体ウエハの基板からな
    ることを特徴とする特許請求の範囲第１項に記載の半導
    体装置。
  7. 【請求項７】前記ツェナーダイオードが表面下降伏を生
    じることを特徴とする特許請求の範囲第１項に記載の半
    導体装置。
  8. 【請求項８】主表面を有する半導体装置であって、 第１導電形式を有し、トランジスタのコレクタとして機
    能する第１半導体領域と、 前記第１半導体領域に接し、前記第１導電形式とは反対
    の第２導電形式を有し、かつ前記トランジスタのベース
    として機能する第２半導体領域と、 前記第１導電形式を有し、前記第２半導体領域内に形成
    され、ツェナーダイオードのアノードとして機能し、か
    つ前記トランジスタのエミッタの少なくとも部分として
    機能する第３半導体領域と、 前記第３半導体領域の上方に隣接して形成され、前記第
    ２導電形式を有し、前記ツェナーダイオードのカソード
    として機能し、かつ前記主表面の下方に前記第３半導体
    領域との接合を有する第４半導体領域とからなることを
    特徴とする半導体装置。
  9. 【請求項９】前記第１導電形式を有する第５半導体領域
    を備えており、前記第５半導体領域が第４半導体領域を
    横方向に包囲し、かつ前記トランジスタのエミッタの部
    分として機能すると共に、前記第５半導体領域と第４半
    導体領域とのPN接合の降伏電圧が第３半導体領域と前記
    第４半導体領域との間のPN接合の降伏電圧よりも大きい
    ことによりツェナーダイオードが表面下降伏を生じるこ
    とを特徴とする特許請求の範囲第８項に記載の半導体装
    置。
  10. 【請求項１０】前記第２半導体領域が前記第１半導体領
    域内に形成されることを特徴とする特許請求の範囲第９
    項に記載の半導体装置。
  11. 【請求項１１】前記ツェナーダイオードのカソードが、
    前記トランジスタのエミッタ内に形成されていることを
    特徴とする特許請求の範囲第８項に記載の半導体装置。
  12. 【請求項１２】主表面を有する半導体装置であって、 第１導電形式を有し、トランジスタのコレクタとして機
    能する第１半導体領域と、 前記第１半導体領域に接し、前記第１導電形式とは反対
    の第２導電形式を有し、かつ前記トランジスタのベース
    として機能する第２半導体領域と、 前記第１導電形式を有し、前記第２半導体領域内に形成
    され、かつ前記トランジスタのエミッタの少なくとも部
    分として機能する第３半導体領域と、 前記第３半導体領域の上方に隣接して形成され、前記第
    ２導電形式を有する第４半導体領域とを有し、 前記第３半導体領域、第４半導体領域及びこれら両領域
    間の接合がツェナーダイオードとして機能し、かつこれ
    ら両領域間の接合が前記主表面の下方に位置することを
    特徴とする半導体装置。
  13. 【請求項１３】前記第２半導体領域が前記第１半導体領
    域内に形成されることを特徴とする特許請求の範囲第12
    項に記載の半導体装置。
  14. 【請求項１４】第１、第２及び第３の半導体領域を有す
    るトランジスタを有し、 前記第１の半導体領域が、第１の導電形式からなり、か
    つ前記第２の半導体領域に接しており、前記第１の半導
    体領域が前記トランジスタのコレクタとして機能し、前
    記第２の半導体領域が第２の導電形式からなり、かつ前
    記第３の半導体領域に接しており、前記第２の半導体領
    域が前記トランジスタのベースとして機能し、前記第３
    の半導体領域が、前記第１の導電形式からなり、かつ前
    記トランジスタのエミッタとして機能し、 更に、前記第３の半導体領域内に形成された前記第２の
    導電形式の第４の半導体領域を有し、前記第３の半導体
    領域、第４の半導体領域及びこれらの両領域間の接合が
    ツェナーダイオードとして機能することを特徴とする半
    導体装置。
JP61168988A 1986-01-06 1986-07-17 半導体装置 Expired - Fee Related JPH0799760B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US816593 1986-01-06
US06/816,593 US4766469A (en) 1986-01-06 1986-01-06 Integrated buried zener diode and temperature compensation transistor

Publications (2)

Publication Number Publication Date
JPS62159466A JPS62159466A (ja) 1987-07-15
JPH0799760B2 true JPH0799760B2 (ja) 1995-10-25

Family

ID=25221063

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61168988A Expired - Fee Related JPH0799760B2 (ja) 1986-01-06 1986-07-17 半導体装置

Country Status (5)

Country Link
US (1) US4766469A (ja)
EP (1) EP0232589B1 (ja)
JP (1) JPH0799760B2 (ja)
DE (1) DE3689705T2 (ja)
HK (1) HK1008116A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02185069A (ja) * 1988-12-02 1990-07-19 Motorola Inc 高エネルギー阻止能力及び温度補償された阻止電圧を具備する半導体デバイス
US5107309A (en) * 1989-12-18 1992-04-21 Honeywell Inc. Double diffused leadout for a semiconductor device
US5027165A (en) * 1990-05-22 1991-06-25 Maxim Integrated Products Buried zener diode
US5179030A (en) * 1991-04-26 1993-01-12 Unitrode Corporation Method of fabricating a buried zener diode simultaneously with other semiconductor devices
FR2678430B1 (fr) * 1991-06-28 1993-10-29 Sgs Thomson Microelectronics Sa Diode a avalanche dans un circuit integre bipolaire.
FR2702308B1 (fr) * 1993-03-01 1995-05-24 Sgs Thomson Microelectronics Diode à avalanche dans un circuit intégré bipolaire.
DE19526902A1 (de) * 1995-07-22 1997-01-23 Bosch Gmbh Robert Monolithisch integrierte planare Halbleiteranordnung
US5701071A (en) * 1995-08-21 1997-12-23 Fujitsu Limited Systems for controlling power consumption in integrated circuits
IT1289513B1 (it) * 1996-12-23 1998-10-15 Sgs Thomson Microelectronics Struttura integrata con dispositivo a soglia di conduzione inversa prestabilita
KR100800252B1 (ko) * 2002-03-05 2008-02-01 매그나칩 반도체 유한회사 씨모스 공정을 이용한 다이오드 소자의 제조 방법
US7973386B1 (en) * 2007-01-12 2011-07-05 National Semiconductor Corporation ESD protection bipolar device with internal avalanche diode
US9093567B2 (en) 2013-11-05 2015-07-28 Freescale Semiconductor, Inc. Diodes with multiple junctions and fabrication methods therefor

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4398142A (en) 1981-10-09 1983-08-09 Harris Corporation Kelvin-connected buried zener voltage reference circuit

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3300655A (en) * 1963-11-15 1967-01-24 Hazeltine Research Inc Linear sweep signal generator
US3335358A (en) * 1964-04-06 1967-08-08 Robert T Schultz Regulated power supply with current overload protection using magnetic field responsive error signal producing means
US4079402A (en) * 1973-07-09 1978-03-14 National Semiconductor Corporation Zener diode incorporating an ion implanted layer establishing the breakdown point below the surface
GB1502165A (en) * 1974-04-10 1978-02-22 Sony Corp Semiconductor devices
US4051504A (en) * 1975-10-14 1977-09-27 General Motors Corporation Ion implanted zener diode
US4099998A (en) * 1975-11-03 1978-07-11 General Electric Company Method of making zener diodes with selectively variable breakdown voltages
US4496963A (en) * 1976-08-20 1985-01-29 National Semiconductor Corporation Semiconductor device with an ion implanted stabilization layer
US4127859A (en) * 1977-02-25 1978-11-28 National Semiconductor Corporation Integrated circuit subsurface zener diode
US4136349A (en) * 1977-05-27 1979-01-23 Analog Devices, Inc. Ic chip with buried zener diode
US4153904A (en) * 1977-10-03 1979-05-08 Texas Instruments Incorporated Semiconductor device having a high breakdown voltage junction characteristic
JPS6048765B2 (ja) * 1977-12-19 1985-10-29 日本電気株式会社 定電圧半導体集積回路
JPS5632995A (en) * 1979-08-28 1981-04-02 Ajinomoto Co Inc Preparation of l-lysine by fermentation
US4319257A (en) * 1980-01-16 1982-03-09 Harris Corporation Low thermal coefficient semiconductor device
DE3151437A1 (de) * 1981-12-24 1983-07-07 Deutsche Itt Industries Gmbh, 7800 Freiburg "verfahren zum herstellen einer vergrabenen zenerdiode"
JPS5988871A (ja) * 1982-11-12 1984-05-22 バ−・ブラウン・コ−ポレ−ション 高安定低電圧集積回路表面下降状ダイオ−ド構造体及びその製造方法
IT1212767B (it) * 1983-07-29 1989-11-30 Ates Componenti Elettron Soppressore di sovratensioni a semiconduttore con tensione d'innesco predeterminabile con precisione.
US4672403A (en) * 1985-09-23 1987-06-09 National Semiconductor Corporation Lateral subsurface zener diode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4398142A (en) 1981-10-09 1983-08-09 Harris Corporation Kelvin-connected buried zener voltage reference circuit

Also Published As

Publication number Publication date
DE3689705D1 (de) 1994-04-14
DE3689705T2 (de) 1994-06-23
HK1008116A1 (en) 1999-04-30
US4766469A (en) 1988-08-23
EP0232589A3 (en) 1989-07-26
EP0232589B1 (en) 1994-03-09
EP0232589A2 (en) 1987-08-19
JPS62159466A (ja) 1987-07-15

Similar Documents

Publication Publication Date Title
US4910160A (en) High voltage complementary NPN/PNP process
US6573146B2 (en) Methods of manufacturing complementary bipolar transistors
JPS5811107B2 (ja) 半導体ダイオ−ドを有するプログラム可能メモリセル
JPH0799760B2 (ja) 半導体装置
US4110782A (en) Monolithic integrated circuit transistor having very low collector resistance
JPH11330084A (ja) バイポ―ラトランジスタ―の製造方法及びその構造
US5198692A (en) Semiconductor device including bipolar transistor with step impurity profile having low and high concentration emitter regions
US4046605A (en) Method of electrically isolating individual semiconductor circuits in a wafer
US5218227A (en) Semiconductor device and method of manufacturing same
HK1008116B (en) Zener diode
JPS63200568A (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
JP2628988B2 (ja) 半導体装置及びその製造方法
JPH0135505B2 (ja)
JPH0254662B2 (ja)
JPH03190139A (ja) 半導体集積回路装置
JP2661153B2 (ja) 半導体装置の製造方法
JPH0437581B2 (ja)
JP2527049B2 (ja) 半導体装置の製造方法
JPH0585054U (ja) モノリシック半導体集積回路デバイス用複数導体層構造
KR910009740B1 (ko) 산화막을 이용하여 자기 정합된 바이폴라 트랜지스터의 제조방법
JPH0582985B2 (ja)
JPS6239538B2 (ja)
JPH0620072B2 (ja) 半導体装置の製造方法
JPH0330305B2 (ja)
JPS6152575B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees