JPH0810923B2 - ビデオ再生記憶装置 - Google Patents
ビデオ再生記憶装置Info
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- JPH0810923B2 JPH0810923B2 JP61264647A JP26464786A JPH0810923B2 JP H0810923 B2 JPH0810923 B2 JP H0810923B2 JP 61264647 A JP61264647 A JP 61264647A JP 26464786 A JP26464786 A JP 26464786A JP H0810923 B2 JPH0810923 B2 JP H0810923B2
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- channel
- pulse
- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/937—Regeneration of the television signal or of selected parts thereof by assembling picture element blocks in an intermediate store
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/917—Television signal processing therefor for bandwidth reduction
- H04N5/919—Television signal processing therefor for bandwidth reduction by dividing samples or signal segments, e.g. television lines, among a plurality of recording channels
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マルチチャンネルビデオテープレコーダ
に関する。
に関する。
ディジタルビデオテープレコーダ（以下、DVTRと称す
る）は必ずビデオ再生記憶装置を必要とし、これはオフ
テープ非同期データを供給するDVTRと例えば625ライン5
0フィールド／秒または525ライン60フィールド／秒のテ
レビジョンシステムに同期したテレビジョン装置の間の
インターフェースを形成する。ビデオ再生記憶装置の主
たる機能は画像の組立てであるが、通常他の機能例えば
データ デ・シャフリング，時間軸補正，画像同期化及
びエラーフラッグ管理を含む。
る）は必ずビデオ再生記憶装置を必要とし、これはオフ
テープ非同期データを供給するDVTRと例えば625ライン5
0フィールド／秒または525ライン60フィールド／秒のテ
レビジョンシステムに同期したテレビジョン装置の間の
インターフェースを形成する。ビデオ再生記憶装置の主
たる機能は画像の組立てであるが、通常他の機能例えば
データ デ・シャフリング，時間軸補正，画像同期化及
びエラーフラッグ管理を含む。
特にマルチチャンネルDVTRの場合、そのハードウエア
はフィールドメモリを多数必要とする為多少複雑であ
り、DVTRをいわゆるスタントモードすなわちノーマル再
生速度と異なるフォワード及びリバース速度でスチルモ
ード含むモードで動作しようとする場合には更に複雑さ
は増大する。このようなDVTRでは再生記憶装置で幾つか
の問題が起きる。
はフィールドメモリを多数必要とする為多少複雑であ
り、DVTRをいわゆるスタントモードすなわちノーマル再
生速度と異なるフォワード及びリバース速度でスチルモ
ード含むモードで動作しようとする場合には更に複雑さ
は増大する。このようなDVTRでは再生記憶装置で幾つか
の問題が起きる。
第１に、DVTRのヘッドドラムでは各チャンネルが同じ
時間に正確にデータを読出すようにヘッドを配列するこ
とは物理的に不可能である。たとえそれが可能だとして
も異なるチャンネルのデータ間の正確な関係は、例えば
機械的不安定により維持できない。従って、各チャンネ
ルは他のチャンネルと無関係にビデオ再生記憶装置に１
フィールドのデータの書込みを完了するものと仮定しな
ければならない。この点でチャンネルは次に制御器から
メモリ変更の要求をする。全てのチャンネルが非同期で
メモリ変更を請求した場合、全てのチャンネルの記憶装
置は共に変化しなければならないから、結局全てのチャ
ンネルは単一の出力を形成するように結合するので、こ
れ等のメモリ変更要求を結合する或る手段が必要であ
る。
時間に正確にデータを読出すようにヘッドを配列するこ
とは物理的に不可能である。たとえそれが可能だとして
も異なるチャンネルのデータ間の正確な関係は、例えば
機械的不安定により維持できない。従って、各チャンネ
ルは他のチャンネルと無関係にビデオ再生記憶装置に１
フィールドのデータの書込みを完了するものと仮定しな
ければならない。この点でチャンネルは次に制御器から
メモリ変更の要求をする。全てのチャンネルが非同期で
メモリ変更を請求した場合、全てのチャンネルの記憶装
置は共に変化しなければならないから、結局全てのチャ
ンネルは単一の出力を形成するように結合するので、こ
れ等のメモリ変更要求を結合する或る手段が必要であ
る。
第２に、ノーマル動作状態においてさえ、１以上のチ
ャンネルが欠落することが完全に可能であると云うこと
である。これはヘッドクロッグ，ドロップアウト，ヘッ
ド損傷，高いエラーレートまたは回路の故障により生じ
る。これ等の状態では、１チャンネルのみが極端な動作
状態になっても、残りのチャンネルは正確に動作し続け
る必要がある。要するに、これは記憶装置からの信号特
にどれか１つの記憶装置からのメモリ変更の要求が信頼
できず、そして１つの記憶装置が正確に動作している限
りメモリ変更が持続すべきであることを意味する。
ャンネルが欠落することが完全に可能であると云うこと
である。これはヘッドクロッグ，ドロップアウト，ヘッ
ド損傷，高いエラーレートまたは回路の故障により生じ
る。これ等の状態では、１チャンネルのみが極端な動作
状態になっても、残りのチャンネルは正確に動作し続け
る必要がある。要するに、これは記憶装置からの信号特
にどれか１つの記憶装置からのメモリ変更の要求が信頼
できず、そして１つの記憶装置が正確に動作している限
りメモリ変更が持続すべきであることを意味する。
第３に、所定の記憶装置からの読出し又はそれへの書
込みの要求は、メモリ暴走を防ぐために、記憶装置の動
作すなわちメモリ制御信号と正確に同期していなければ
ならない。同期化は通常、読出しイネーブルを記憶装置
の読出し回路と同期化し、書込みイネーブルを記憶装置
の書込み回路と同期化することにより達成される。結果
として例えば書込みイネーブルが同期化することは可能
であり、故に読出しイネーブルが同期化して記憶装置の
読出しを停止する前に記憶装置に書込みを開始するのを
要求する。従って、記憶装置の読出しと書込みの間には
競合（contention）が存在する。
込みの要求は、メモリ暴走を防ぐために、記憶装置の動
作すなわちメモリ制御信号と正確に同期していなければ
ならない。同期化は通常、読出しイネーブルを記憶装置
の読出し回路と同期化し、書込みイネーブルを記憶装置
の書込み回路と同期化することにより達成される。結果
として例えば書込みイネーブルが同期化することは可能
であり、故に読出しイネーブルが同期化して記憶装置の
読出しを停止する前に記憶装置に書込みを開始するのを
要求する。従って、記憶装置の読出しと書込みの間には
競合（contention）が存在する。
この発明の目的は、夫々複数のフィールドメモリから
成る複数のチャンネル記憶装置を備え且つ非同期フィー
ルドメモリ変更要求を結合する手段を有するマルチチャ
ンネルビデオテープレコーダを提供するものである。
成る複数のチャンネル記憶装置を備え且つ非同期フィー
ルドメモリ変更要求を結合する手段を有するマルチチャ
ンネルビデオテープレコーダを提供するものである。
この発明の他の目的は、夫々複数のフィールドメモリ
から成る複数のチャンネル記憶装置を備え且つ１以上の
チャンネルが欠落してもフィールドメモリ変更の連続性
を維持する手段を有するマルチチャンネルビデオテープ
レコーダを提供するものである。
から成る複数のチャンネル記憶装置を備え且つ１以上の
チャンネルが欠落してもフィールドメモリ変更の連続性
を維持する手段を有するマルチチャンネルビデオテープ
レコーダを提供するものである。
この発明の更に他の目的は、夫々複数のフィールドメ
モリから成る複数のチャンネル記憶装置を備え且つフィ
ールドメモリの読出しと書込みの間の競合を防ぐ手段を
有するマルチチャンネルビデオテープレコーダを提供す
るものである。
モリから成る複数のチャンネル記憶装置を備え且つフィ
ールドメモリの読出しと書込みの間の競合を防ぐ手段を
有するマルチチャンネルビデオテープレコーダを提供す
るものである。
この発明では、各チャンネルに対して設けられ、夫々
周期的に書込み・読出しを行う複数のフィールドメモリ
からなる複数のチャンネル記憶装置と、各チャンネルに
対し設けられ、夫々各チャンネルのオフデータで奇フィ
ールドが偶フィールドに変化する各フィールド境界に応
答して第１パルスを発生し、偶フィールドが奇フィール
ドに変化する各フィールド境界に応答して第１パルスを
発生する複数のフィールド境界検出器と、上記チャンネ
ル記憶装置の全てに所定のシーケンスで書込み要求及び
読出し要求を供給し、上記第２パネルに続く上記第１パ
ルスの各第１番目及び上記第１パルスに続く上記第２パ
ルスの各第１番目により形成されたステッピングパルス
に応答して所定のシーケンスで次の状態に進む再生記憶
装置制御器とを備えたマルチチャンネルビデオテープレ
コーダが提供される。
周期的に書込み・読出しを行う複数のフィールドメモリ
からなる複数のチャンネル記憶装置と、各チャンネルに
対し設けられ、夫々各チャンネルのオフデータで奇フィ
ールドが偶フィールドに変化する各フィールド境界に応
答して第１パルスを発生し、偶フィールドが奇フィール
ドに変化する各フィールド境界に応答して第１パルスを
発生する複数のフィールド境界検出器と、上記チャンネ
ル記憶装置の全てに所定のシーケンスで書込み要求及び
読出し要求を供給し、上記第２パネルに続く上記第１パ
ルスの各第１番目及び上記第１パルスに続く上記第２パ
ルスの各第１番目により形成されたステッピングパルス
に応答して所定のシーケンスで次の状態に進む再生記憶
装置制御器とを備えたマルチチャンネルビデオテープレ
コーダが提供される。
好ましくは各チャンネル記憶装置は、再生記憶装置制
御器から受信した各書込み要求を再生記憶装置制御器か
ら受信した読出し要求でゲートして書込みイネーブルを
形成するのに使用される第１出力信号を発生する第１ゲ
ート回路と、再生記憶装置制御器から受信した各読出し
要求を上記第１出力信号でゲートして読出しイネーブル
を形成するのに使用される第２出力信号を発生する第２
ゲート回路を含む制御回路を備え、それによって制御回
路は書込みイネーブル及び読出しイネーブルをフィール
ドメモリに供給し、競合の場合には読出しイネーブルが
書込みイネーブルを支配する。
御器から受信した各書込み要求を再生記憶装置制御器か
ら受信した読出し要求でゲートして書込みイネーブルを
形成するのに使用される第１出力信号を発生する第１ゲ
ート回路と、再生記憶装置制御器から受信した各読出し
要求を上記第１出力信号でゲートして読出しイネーブル
を形成するのに使用される第２出力信号を発生する第２
ゲート回路を含む制御回路を備え、それによって制御回
路は書込みイネーブル及び読出しイネーブルをフィール
ドメモリに供給し、競合の場合には読出しイネーブルが
書込みイネーブルを支配する。
この発明の上述した目的，その他の目的，特徴及び利
点は添付図面を参照して以下に述べる実施例の詳細な説
明から明らかになろう。
点は添付図面を参照して以下に述べる実施例の詳細な説
明から明らかになろう。
説明するビデオ再生記憶装置の実施例は、４チャンネ
ルDVTRを使用しており、４チャンネルには夫々A,B,C及
びＤを付してある。記録の前にリードソロモンチェック
コードの如き外部訂正コードがビデオデータワードと関
連付けされ、次にデータワード及びコードチェックワー
ドの順番がシャッフルされる。次にシャッフルされたワ
ードはワードのブロックに形成され、その各々に対して
各ブロックアドレス及びエラー検出及び訂正用の１以上
のチェックワードから成る内部エラー訂正コードが関連
付けられる。次に記録のため、データと外部及び内部コ
ードは４つのチャンネルA,B,C及びＤにデマルチプレク
スされ、各内部コードを有する完全なブロックがチャン
ネルA,B,C及びＤの夫々に配分される。DVTRからの再生
中、チャンネルA,B,C及びＤからの各再生された信号は
ビデオ再生記憶装置に供給される。
ルDVTRを使用しており、４チャンネルには夫々A,B,C及
びＤを付してある。記録の前にリードソロモンチェック
コードの如き外部訂正コードがビデオデータワードと関
連付けされ、次にデータワード及びコードチェックワー
ドの順番がシャッフルされる。次にシャッフルされたワ
ードはワードのブロックに形成され、その各々に対して
各ブロックアドレス及びエラー検出及び訂正用の１以上
のチェックワードから成る内部エラー訂正コードが関連
付けられる。次に記録のため、データと外部及び内部コ
ードは４つのチャンネルA,B,C及びＤにデマルチプレク
スされ、各内部コードを有する完全なブロックがチャン
ネルA,B,C及びＤの夫々に配分される。DVTRからの再生
中、チャンネルA,B,C及びＤからの各再生された信号は
ビデオ再生記憶装置に供給される。
第１図に示すようにビデオ再生記憶装置はA,B,C及び
Ｄチャンネル内部コードデコーダ（１），（２），
（３）及び（４）と関連しており、これ等に各チャンネ
ルからの再生信号が供給され、そこでクロック信号が再
生され、内部コードを使用してデータワードのエラーを
検出し、出来れば訂正する。また、内部コードデコーダ
（１），（２），（３）及び（４）は各データワードに
ビットを更に付加してエラーフラッグを形成し、このエ
ラーフラッグはデータワードが正しいかまたは訂正され
ていないエラーを含むかもしれないことを示す。
Ｄチャンネル内部コードデコーダ（１），（２），
（３）及び（４）と関連しており、これ等に各チャンネ
ルからの再生信号が供給され、そこでクロック信号が再
生され、内部コードを使用してデータワードのエラーを
検出し、出来れば訂正する。また、内部コードデコーダ
（１），（２），（３）及び（４）は各データワードに
ビットを更に付加してエラーフラッグを形成し、このエ
ラーフラッグはデータワードが正しいかまたは訂正され
ていないエラーを含むかもしれないことを示す。
内部コードデコーダ（１），（２），（３）及び
（４）は出力クロック信号，ブロック開始信号，データ
ワード及びエラーフラッグを夫々A,B,C及びＤチャンネ
ル記憶装置（５），（６），（７）及び（８）に供給
し、チャンネル記憶装置（５），（６），（７）及び
（８）の各々は以下に詳細に述べるように３個のフィー
ルドメモリから成る。また、第１図に示す交差接続、例
えばＡチャンネル内部コードデコーダ（１）からＣチャ
ンネル記憶装置（７）への接続は、アジマスロス記録及
び再生が使用されるため存在し、ヘッドギャップ角はチ
ャンネルＡ及びＣで同じでまたはチャンネルＢ及びＤで
同じあるので、スタントモード再生中１チャンネルのオ
フテープデータが同じヘッドギャップ角の他のチャンネ
ルに属することは可能である。しかし、このことはこの
発明とは関係はなく、従って更に説明はしない。
（４）は出力クロック信号，ブロック開始信号，データ
ワード及びエラーフラッグを夫々A,B,C及びＤチャンネ
ル記憶装置（５），（６），（７）及び（８）に供給
し、チャンネル記憶装置（５），（６），（７）及び
（８）の各々は以下に詳細に述べるように３個のフィー
ルドメモリから成る。また、第１図に示す交差接続、例
えばＡチャンネル内部コードデコーダ（１）からＣチャ
ンネル記憶装置（７）への接続は、アジマスロス記録及
び再生が使用されるため存在し、ヘッドギャップ角はチ
ャンネルＡ及びＣで同じでまたはチャンネルＢ及びＤで
同じあるので、スタントモード再生中１チャンネルのオ
フテープデータが同じヘッドギャップ角の他のチャンネ
ルに属することは可能である。しかし、このことはこの
発明とは関係はなく、従って更に説明はしない。
チャンネル記憶装置（５），（６），（７）及び
（８）は全て共通の再生記憶装置制御器（９）により制
御され、この再生記憶装置制御器（９）はシステム発振
器（図示せず）から夫々端子（10）及び（11）を介して
ライン及びフレーム同期化パルスを受けると共にチャン
ネル記憶装置（５），（６），（７）及び（８）の各々
から独立してフィールド極性パルスを含むステータス情
報を受ける。また、再生記憶装置制御器（９）は特にチ
ャンネル記憶装置（５），（６），（７）及び（８）に
独立して読出し及び書込み要求を供給し且つチャンネル
記憶装置（５），（６），（７）及び（８）に独立して
読出しアドレスを供給することによりフレームメモリを
制御して読出し，書込み及び遊休の動作を巡回する。チ
ャンネル記憶装置（５），（６），（７）及び（８）か
ら読出されたクロック信号，データワード及びエラーフ
ラッグは関連する外部コードデコーダ（12）に供給さ
れ、こゝで各チャンネルがマルチプレクスされ、エラー
があるとしてフラッグのたったこれ等のデータワード
は、できれば外部コードを用いて訂正される。この処理
後多分訂正されてないエラーを含むようななおフラッグ
のたったこれ等のデータワードは連続して修整される。
（８）は全て共通の再生記憶装置制御器（９）により制
御され、この再生記憶装置制御器（９）はシステム発振
器（図示せず）から夫々端子（10）及び（11）を介して
ライン及びフレーム同期化パルスを受けると共にチャン
ネル記憶装置（５），（６），（７）及び（８）の各々
から独立してフィールド極性パルスを含むステータス情
報を受ける。また、再生記憶装置制御器（９）は特にチ
ャンネル記憶装置（５），（６），（７）及び（８）に
独立して読出し及び書込み要求を供給し且つチャンネル
記憶装置（５），（６），（７）及び（８）に独立して
読出しアドレスを供給することによりフレームメモリを
制御して読出し，書込み及び遊休の動作を巡回する。チ
ャンネル記憶装置（５），（６），（７）及び（８）か
ら読出されたクロック信号，データワード及びエラーフ
ラッグは関連する外部コードデコーダ（12）に供給さ
れ、こゝで各チャンネルがマルチプレクスされ、エラー
があるとしてフラッグのたったこれ等のデータワード
は、できれば外部コードを用いて訂正される。この処理
後多分訂正されてないエラーを含むようななおフラッグ
のたったこれ等のデータワードは連続して修整される。
第２図は第１図の実施例の部分を詳細に示す。第１図
の各チャンネル記憶装置（５），（６），（７）及び
（８）の各々は夫々フィールド極性検出器（21），（2
2），（23）又は（24）を含み、これ等は、再生したデ
ータワードのブロックのアドレスヘッダを用いて、デー
タのフィールド間の境界を決定する。フィールド極性検
出器（21），（22），（23）及び（24）の各々は２つの
出力すなわちフィールド０からフィールド１への転移と
して決められる正境界の１つと、フィールド１からフィ
ールド０への転移として決められる負境界の１つであ
る。各境界において、フィールド極性検出器（21），
（22），（23）及び（24）は各出力を介して負パルスを
再生記憶装置制御器（９）に供給する。再生記憶装置制
御器（９）は読出し要求（RDRQ）及び書込み要求（WRR
Q）を各フィールドメモリへ供給する。
の各チャンネル記憶装置（５），（６），（７）及び
（８）の各々は夫々フィールド極性検出器（21），（2
2），（23）又は（24）を含み、これ等は、再生したデ
ータワードのブロックのアドレスヘッダを用いて、デー
タのフィールド間の境界を決定する。フィールド極性検
出器（21），（22），（23）及び（24）の各々は２つの
出力すなわちフィールド０からフィールド１への転移と
して決められる正境界の１つと、フィールド１からフィ
ールド０への転移として決められる負境界の１つであ
る。各境界において、フィールド極性検出器（21），
（22），（23）及び（24）は各出力を介して負パルスを
再生記憶装置制御器（９）に供給する。再生記憶装置制
御器（９）は読出し要求（RDRQ）及び書込み要求（WRR
Q）を各フィールドメモリへ供給する。
上述の如く、チャンネル記憶装置（５），（６），
（７）及び（８）（第１図）の各々は３つのフィールド
メモリを有する。各フィールドメモリと関連して夫々フ
ィールドメモリ制御回路があり、これ等は第２図の右側
に示されている。フィールドメモリ制御回路A1,A2及びA
3は夫々チャンネル記憶装置（５）の３つのフィールド
メモリと関連し、フィールドメモリ制御回路B1,B2及びB
3は夫々チャンネル記憶装置（６）の３つのフィールド
メモリと関連し、フィールドメモリ制御回路C1,C2及びC
3は夫々チャンネル記憶装置（７）の３つのフィールド
メモリに関連し、フィールドメモリ制御回路D1,D2及びD
3は夫々チャンネル記憶装置（８）の３つのフィールド
メモリに関連している。再生記憶装置制御器（９）は読
出し要求RDRQ1,RDRQ2及びRDRQ3を各フィールドメモリ制
御回路A1〜D3に供給し、同様に書込み要求WRRQ1,WRRQ2
及びWRRQ3を各フィールドメモリ制御回路A1〜D3に供給
する。再生記憶装置制御器（９）から受けた各読出し及
び書込み要求に応じて各フィールドメモリ制御回路A1〜
D3は読出しイネーブルRE及び書込みイネーブルWEを関連
したフィールドメモリに供給する。例えば、フィールド
メモリ制御回路A1は読出しイネーブルREA1及び書込みイ
ネーブルREA1を供給し、それで関連したフィールドメモ
リを制御し、読出し，書込みまたは遊休とする。
（７）及び（８）（第１図）の各々は３つのフィールド
メモリを有する。各フィールドメモリと関連して夫々フ
ィールドメモリ制御回路があり、これ等は第２図の右側
に示されている。フィールドメモリ制御回路A1,A2及びA
3は夫々チャンネル記憶装置（５）の３つのフィールド
メモリと関連し、フィールドメモリ制御回路B1,B2及びB
3は夫々チャンネル記憶装置（６）の３つのフィールド
メモリと関連し、フィールドメモリ制御回路C1,C2及びC
3は夫々チャンネル記憶装置（７）の３つのフィールド
メモリに関連し、フィールドメモリ制御回路D1,D2及びD
3は夫々チャンネル記憶装置（８）の３つのフィールド
メモリに関連している。再生記憶装置制御器（９）は読
出し要求RDRQ1,RDRQ2及びRDRQ3を各フィールドメモリ制
御回路A1〜D3に供給し、同様に書込み要求WRRQ1,WRRQ2
及びWRRQ3を各フィールドメモリ制御回路A1〜D3に供給
する。再生記憶装置制御器（９）から受けた各読出し及
び書込み要求に応じて各フィールドメモリ制御回路A1〜
D3は読出しイネーブルRE及び書込みイネーブルWEを関連
したフィールドメモリに供給する。例えば、フィールド
メモリ制御回路A1は読出しイネーブルREA1及び書込みイ
ネーブルREA1を供給し、それで関連したフィールドメモ
リを制御し、読出し，書込みまたは遊休とする。
再生記憶装置制御器（９）は第３図に詳細に示す。こ
の再生記憶装置制御器（９）は２つの４入力ナンドゲー
ト（30）及び（31）を有し、これ等に夫々フィールド極
性検出器（21）〜（24）（第２図）から４つの正フィー
ルド境界パルス及び４つの負フィールド境界パルスが供
給される。ナンドゲート（30）及び（31）の出力側は極
性選択器（23）を形成する2:1選択器の各入力端子に接
続され、そのＱ出力端子は２分割ラッチ回路（33）のク
ロック入力端子に接続される。ラッチ回路（33）のＱ出
力端子は極性選択器（32）の切換入力端子に接続され、
一方出力端子はラッチ回路（33）のＤ入力端子に帰還
接続される。
の再生記憶装置制御器（９）は２つの４入力ナンドゲー
ト（30）及び（31）を有し、これ等に夫々フィールド極
性検出器（21）〜（24）（第２図）から４つの正フィー
ルド境界パルス及び４つの負フィールド境界パルスが供
給される。ナンドゲート（30）及び（31）の出力側は極
性選択器（23）を形成する2:1選択器の各入力端子に接
続され、そのＱ出力端子は２分割ラッチ回路（33）のク
ロック入力端子に接続される。ラッチ回路（33）のＱ出
力端子は極性選択器（32）の切換入力端子に接続され、
一方出力端子はラッチ回路（33）のＤ入力端子に帰還
接続される。
また、極性選択器（32）のＱ出力端子は双安定回路
（34）のセット端子に接続されると共にラッチ回路（3
6）のクロック端子に接続される。双安定回路（34）の
Ｑ出力はイレーザブルプログラマブルリードオンリイメ
モリ（以下、EPROMと称する）（35）に供給され、その
各書込み及び読出し出力はラッチ回路（37）及び（36）
を介して出力端子（38）に供給され、ラッチ回路（39）
を介して出力端子（40）に供給される。また、EPROM（3
5）はラッチ回路（37）及び（39）の出力から書込み及
び読出し帰還信号を供給され且つ端子（41）からフォワ
ード／リバース再生信号を供給される。ラッチ回路（3
7）及び（39）は端子（42）に供給される出力フィール
ド同期化信号によって制御される。また、書込み帰還信
号はパルス発生器（43）に供給され、このパルス発生器
（43）はクリアパルスをゲート（44）を介して双安定回
路（34）に供給する。
（34）のセット端子に接続されると共にラッチ回路（3
6）のクロック端子に接続される。双安定回路（34）の
Ｑ出力はイレーザブルプログラマブルリードオンリイメ
モリ（以下、EPROMと称する）（35）に供給され、その
各書込み及び読出し出力はラッチ回路（37）及び（36）
を介して出力端子（38）に供給され、ラッチ回路（39）
を介して出力端子（40）に供給される。また、EPROM（3
5）はラッチ回路（37）及び（39）の出力から書込み及
び読出し帰還信号を供給され且つ端子（41）からフォワ
ード／リバース再生信号を供給される。ラッチ回路（3
7）及び（39）は端子（42）に供給される出力フィール
ド同期化信号によって制御される。また、書込み帰還信
号はパルス発生器（43）に供給され、このパルス発生器
（43）はクリアパルスをゲート（44）を介して双安定回
路（34）に供給する。
次に再生記憶装置制御器（９）の動作を第５図のタイ
ムチャートを参照して説明する。チャンネル記憶装置
（５）〜（８）（第１図）の各々の３個のフィールドメ
モリが巡回する順番はEPROM（35）により決定され、メ
モリ１（すなわち各チャンネルのフィールドメモリA1,B
1,C1及びD1），メモリ2,メモリ3,メモリ１・・・である
ものとする。次にメモリ制御シーケンスが如何様にイン
クリメントされるかの一例を説明する。いま、フィール
ドＤがオフテープを受けており、メモリ１（A1,B1,C1及
びD1）に書込まれ、メモリ３（A3,B3,C3及びD3）が読出
され、その結果得られた出力が外部コードデコーダ（1
2）（第１図）に供給され、メモリ２（A2,B2,C2及びD
2）が遊休にあるものとする。
ムチャートを参照して説明する。チャンネル記憶装置
（５）〜（８）（第１図）の各々の３個のフィールドメ
モリが巡回する順番はEPROM（35）により決定され、メ
モリ１（すなわち各チャンネルのフィールドメモリA1,B
1,C1及びD1），メモリ2,メモリ3,メモリ１・・・である
ものとする。次にメモリ制御シーケンスが如何様にイン
クリメントされるかの一例を説明する。いま、フィール
ドＤがオフテープを受けており、メモリ１（A1,B1,C1及
びD1）に書込まれ、メモリ３（A3,B3,C3及びD3）が読出
され、その結果得られた出力が外部コードデコーダ（1
2）（第１図）に供給され、メモリ２（A2,B2,C2及びD
2）が遊休にあるものとする。
次のフィールドすなわちフィールド１がオフテープを
受けるので、各フィールドメモリA1,B1,C1及びD1は書込
みを終了する。全てのチャンネルが働いており、チャン
ネルＡが先ず書込みを終了し、チャンネルＤが最後に書
込みを終了するものとする。第５図の上部のタイムチャ
ートに示すように、フィールド境界が各チャンネルで各
フィールド極性検出器（21），（22），（23）又は（2
4）（第２図）で検出されると、正フィールド極性パル
スが再生記憶装置制御器（９）（第３図）ナンドゲート
（30）に供給される。これ等の正のフィールド極性パル
スはナンドゲート（30）で結合されて信号Ａ（第５図）
を形成し、その第１パルスは入力Ａを選択するように事
前にセットされている極性選択器（32）によりそのＱ出
力端子に通過して信号Ｂ（第５図）を形成する。信号Ｂ
はラッチ回路（33）をクロックして、その結果極性選択
器（32）は入力Ｂを選択するようにリセットされる。こ
の結果信号Ａの３つの残りのパルスが無視される。この
動作を生ずるために、１チャンネルで１つのフィールド
境界を検出することが必要なだけであることを理解すべ
きである。例えばヘッドクロッグ又はドロップアウトの
ためにオフテープ信号が４チャンネルの全てで同時に失
われ、フィールド極性検出器（21）〜（24）のいずれも
正のフィールド極性パルスを供給しないときだけ誤りが
起こる。
受けるので、各フィールドメモリA1,B1,C1及びD1は書込
みを終了する。全てのチャンネルが働いており、チャン
ネルＡが先ず書込みを終了し、チャンネルＤが最後に書
込みを終了するものとする。第５図の上部のタイムチャ
ートに示すように、フィールド境界が各チャンネルで各
フィールド極性検出器（21），（22），（23）又は（2
4）（第２図）で検出されると、正フィールド極性パル
スが再生記憶装置制御器（９）（第３図）ナンドゲート
（30）に供給される。これ等の正のフィールド極性パル
スはナンドゲート（30）で結合されて信号Ａ（第５図）
を形成し、その第１パルスは入力Ａを選択するように事
前にセットされている極性選択器（32）によりそのＱ出
力端子に通過して信号Ｂ（第５図）を形成する。信号Ｂ
はラッチ回路（33）をクロックして、その結果極性選択
器（32）は入力Ｂを選択するようにリセットされる。こ
の結果信号Ａの３つの残りのパルスが無視される。この
動作を生ずるために、１チャンネルで１つのフィールド
境界を検出することが必要なだけであることを理解すべ
きである。例えばヘッドクロッグ又はドロップアウトの
ためにオフテープ信号が４チャンネルの全てで同時に失
われ、フィールド極性検出器（21）〜（24）のいずれも
正のフィールド極性パルスを供給しないときだけ誤りが
起こる。
また、信号Ｂはラッチ回路（36）に供給される。この
直前に端子（38）に供給される信号Ｃ（第５図）はWRRQ
1であり、端子（40）に供給される信号Ｄ（第５図）はR
DRQ3である。次の状態では、信号ＤはRDRQ1であり、信
号ＣはWRRQ2である。この後の転移が直ちに生じて信号
Ｂがラッチ回路（36）をクロックし、WRRQ2である信号
Ｅ（第５図）を信号Ｃにさせる。信号Ｄの転移は直ちに
生じない。換言すれば、書込み要求は読出し要求の前に
変化する。新しい書込み要求WRRQ2は適当なフィールド
メモリ制御回路（第２図）の各々に供給される。
直前に端子（38）に供給される信号Ｃ（第５図）はWRRQ
1であり、端子（40）に供給される信号Ｄ（第５図）はR
DRQ3である。次の状態では、信号ＤはRDRQ1であり、信
号ＣはWRRQ2である。この後の転移が直ちに生じて信号
Ｂがラッチ回路（36）をクロックし、WRRQ2である信号
Ｅ（第５図）を信号Ｃにさせる。信号Ｄの転移は直ちに
生じない。換言すれば、書込み要求は読出し要求の前に
変化する。新しい書込み要求WRRQ2は適当なフィールド
メモリ制御回路（第２図）の各々に供給される。
最後に信号ＢがEPROM（35）に次の状態の間出力信号
を供給させる。これは予めクリアされた双安定回路（3
4）を設定する信号Ｂによってなされ、この結果得られ
た出力はEPROM（35）に所要の出力信号を供給させ、こ
れはわずかに遅れて次の出力フィールド同期化信号すな
わちラッチか回路（37）及び（39）に供給される信号Ｇ
（第５図）によってラッチされる。その結果新しい読出
し要求RDRQ1が直ちにラッチ回路（39）から端子（40）
を介して適当なフィールドメモリ制御回路（第２図）に
供給される。しかし、たとえば信号Ｅが新しい書込み要
求WRRQ3になっても、それはラッチ回路（36）にラッチ
されず、信号Ｂに次のフィールド境界が検出されるまで
現れない。信号Ｅが新しい状態になるとパルス発生器
（43）がゲート（44）にパルスを供給させ、その結果ゲ
ート（44）は双安定回路（34）にパルスすなわち信号Ｈ
（第５図）を供給してこれをクリアする。
を供給させる。これは予めクリアされた双安定回路（3
4）を設定する信号Ｂによってなされ、この結果得られ
た出力はEPROM（35）に所要の出力信号を供給させ、こ
れはわずかに遅れて次の出力フィールド同期化信号すな
わちラッチか回路（37）及び（39）に供給される信号Ｇ
（第５図）によってラッチされる。その結果新しい読出
し要求RDRQ1が直ちにラッチ回路（39）から端子（40）
を介して適当なフィールドメモリ制御回路（第２図）に
供給される。しかし、たとえば信号Ｅが新しい書込み要
求WRRQ3になっても、それはラッチ回路（36）にラッチ
されず、信号Ｂに次のフィールド境界が検出されるまで
現れない。信号Ｅが新しい状態になるとパルス発生器
（43）がゲート（44）にパルスを供給させ、その結果ゲ
ート（44）は双安定回路（34）にパルスすなわち信号Ｈ
（第５図）を供給してこれをクリアする。
次に再生記憶装置制御器（９）は次のオフテープフィ
ールド転移に対して準備され、これは負の転移すなわち
フィールド１からフィールド０への転移を期待してい
る。この転移で、信号Ｊ（第５図）が生じ、その結果信
号Ｂの他のパルスが得られ、それで上述したことと同じ
方法で次の読出し及び書込み要求の供給を制御する。
ールド転移に対して準備され、これは負の転移すなわち
フィールド１からフィールド０への転移を期待してい
る。この転移で、信号Ｊ（第５図）が生じ、その結果信
号Ｂの他のパルスが得られ、それで上述したことと同じ
方法で次の読出し及び書込み要求の供給を制御する。
読出し及び書込み要求は上述の如く端子（40）及び
（38）を介して適当なフィールドメモリ制御回路に供給
され、それ等の各々は読出し及び書込み要求間の競合を
防ぐように働く。このような競合を防ぐフィールドメモ
リ制御回路の部分を次に第４図を参照して説明する。
（38）を介して適当なフィールドメモリ制御回路に供給
され、それ等の各々は読出し及び書込み要求間の競合を
防ぐように働く。このような競合を防ぐフィールドメモ
リ制御回路の部分を次に第４図を参照して説明する。
各フィールドメモリ制御回路のこの部分では端子（4
0）がラッチ回路（51），インバータ（52）,2入力ナン
ドゲート（53）及びラッチ回路（54）を介して出力端子
（55）に接続される。端子（38）は新しいフィールド検
出回路（56），インバータ（57）,2入力ナンドゲート
（58）及びラッチ回路（59）を介して出力端子（60）に
接続される。またラッチ回路（51）の出力側はナンドゲ
ート（58）の他方の入力端に接続され、またラッチ回路
（59）の出力側はナンドゲート（53）の他方の入力端に
接続される。ラッチ回路（51）及び（54）は読出しクロ
ック信号を夫々端子（61）及び（62）を介して受け、新
しいフィールド検出回路（56）は端子（63）を介してオ
フテープデータを受けると共に端子（64）を介してフォ
ワード／リバース再生信号を受け、ラッチ回路（59）は
端子（65）を介して書込みクロック信号を受ける。
0）がラッチ回路（51），インバータ（52）,2入力ナン
ドゲート（53）及びラッチ回路（54）を介して出力端子
（55）に接続される。端子（38）は新しいフィールド検
出回路（56），インバータ（57）,2入力ナンドゲート
（58）及びラッチ回路（59）を介して出力端子（60）に
接続される。またラッチ回路（51）の出力側はナンドゲ
ート（58）の他方の入力端に接続され、またラッチ回路
（59）の出力側はナンドゲート（53）の他方の入力端に
接続される。ラッチ回路（51）及び（54）は読出しクロ
ック信号を夫々端子（61）及び（62）を介して受け、新
しいフィールド検出回路（56）は端子（63）を介してオ
フテープデータを受けると共に端子（64）を介してフォ
ワード／リバース再生信号を受け、ラッチ回路（59）は
端子（65）を介して書込みクロック信号を受ける。
次に動作を述べる。上述の如く各フィールドメモリ制
御回路は再生記憶装置制御器（９）（第３図）から読出
し及び書込み要求を受ける。各書込み要求は新しいフィ
ールド検出回路（56）をイネーブルするが、この回路
は、もし全てのチャンネルが正常に動作していれば、チ
ャンネルＡが新しいオフテープフィールドを解った後、
新しい書込要求が数クロックサイクル受信されるという
理由で設けられている。しかし、このときに、他のチャ
ンネルB,C及びＤは未だ新しいフィールドをわかってい
ない。従って新しいフィールド検出回路（56）は新しい
フィールドが特定のフィールドで生ずるまで待ち、次に
遅延した形の書込み要求の信号Ｋ（第５図）を供給す
る。従って、端子（38）からの信号書込み要求は４つの
分離した書込い要求すなわち各チャンネルに対して１つ
の信号Ka,Kb,Kc及びKd（第５図）となる。
御回路は再生記憶装置制御器（９）（第３図）から読出
し及び書込み要求を受ける。各書込み要求は新しいフィ
ールド検出回路（56）をイネーブルするが、この回路
は、もし全てのチャンネルが正常に動作していれば、チ
ャンネルＡが新しいオフテープフィールドを解った後、
新しい書込要求が数クロックサイクル受信されるという
理由で設けられている。しかし、このときに、他のチャ
ンネルB,C及びＤは未だ新しいフィールドをわかってい
ない。従って新しいフィールド検出回路（56）は新しい
フィールドが特定のフィールドで生ずるまで待ち、次に
遅延した形の書込み要求の信号Ｋ（第５図）を供給す
る。従って、端子（38）からの信号書込み要求は４つの
分離した書込い要求すなわち各チャンネルに対して１つ
の信号Ka,Kb,Kc及びKd（第５図）となる。
信号Ｋはインバータ（57）で反転され、それから読出
し要求でナンドゲート（58）にゲートされる。これはフ
ィールドメモリが読出し中であればその読出しが終了す
るまで端子（60）の書込みイネーブルは動作出来ないこ
とを意味する。フィールドメモリが読出し中でなけれ
ば、通常あることであるが、反転された信号Ｋはラッチ
回路（59）で書込み、クロック信号によってクロックさ
れて端子（60）に供給され、それからフィールドメモリ
に供給される。
し要求でナンドゲート（58）にゲートされる。これはフ
ィールドメモリが読出し中であればその読出しが終了す
るまで端子（60）の書込みイネーブルは動作出来ないこ
とを意味する。フィールドメモリが読出し中でなけれ
ば、通常あることであるが、反転された信号Ｋはラッチ
回路（59）で書込み、クロック信号によってクロックさ
れて端子（60）に供給され、それからフィールドメモリ
に供給される。
同様に読出し要求を受けると、それはラッチ回路（5
1）で読出しクロック信号によりクロックされ、インバ
ータ（52）で反転され、それから書込みイネーブルでナ
ンドゲート（53）にゲートされる。従って、フィールド
メモリが現在書込み中であれば、読出し要求は実行され
ない。フィールドメモリが現在書込み中でなければ、読
出し要求は再びラッチ回路（54）の読出しクロック信号
によってラッチされ端子（55）に読出しイネーブルとし
て供給される。
1）で読出しクロック信号によりクロックされ、インバ
ータ（52）で反転され、それから書込みイネーブルでナ
ンドゲート（53）にゲートされる。従って、フィールド
メモリが現在書込み中であれば、読出し要求は実行され
ない。フィールドメモリが現在書込み中でなければ、読
出し要求は再びラッチ回路（54）の読出しクロック信号
によってラッチされ端子（55）に読出しイネーブルとし
て供給される。
上述した従来技術の説明では、３つの問題が指摘され
た。この発明の実施例がこれ等の問題を克服できる方法
を次に簡単に述べる。先ず、非同期メモリ変更の問題で
ある。上述した実施例では、各チャンネルA,B,C及びＤ
はフィールド境界の間連続的にチェックされ、オフテー
プデータ中の新しいフィールドの状態を示す。フィール
ド境界がわかると、関連するチャンネルA,B,CまたはＤ
は再生記憶装置制御器（９）に連絡する。それから再生
記憶装置制御器（９）は必要な動作を行ってメモリ変更
を制御し、一方同時に他のチャンネルA,B,C及びＤから
受けた同じ極性の更に“新しいフィールド”パルスを無
視する。従って、常に制御シーケンスを始めるのは最初
の新しいフィールド極性パルスである。
た。この発明の実施例がこれ等の問題を克服できる方法
を次に簡単に述べる。先ず、非同期メモリ変更の問題で
ある。上述した実施例では、各チャンネルA,B,C及びＤ
はフィールド境界の間連続的にチェックされ、オフテー
プデータ中の新しいフィールドの状態を示す。フィール
ド境界がわかると、関連するチャンネルA,B,CまたはＤ
は再生記憶装置制御器（９）に連絡する。それから再生
記憶装置制御器（９）は必要な動作を行ってメモリ変更
を制御し、一方同時に他のチャンネルA,B,C及びＤから
受けた同じ極性の更に“新しいフィールド”パルスを無
視する。従って、常に制御シーケンスを始めるのは最初
の新しいフィールド極性パルスである。
第２にチャンネル欠落の問題である。これは多分最も
重大な問題である。何故なら、チャンネル欠落の結果、
任意の１以上のチャンネルが例えばヘッドクロッグやド
ロップアウトによりオフテープデータを生じそこなうか
もしれないので、チャンネルＡが制御シーケンスを常に
開始し、チャンネルＤが新しいフィールドに応答するよ
うに常に最終チャンネルであることを保証できないから
である。これはチャンネルA,B,C及びＤが欠落するなら
ば制御信号が不確定の状態になり、従って再生記憶装置
制御器（９）により誤解されるので、新しいフィールド
を指示するフィールド境界に付いての情報はアクチブハ
イ（active high）手段の如き静的制御信号を使用して
新しいフィールドを通過できないことを意味する。従っ
て、上述の実施例ではフィールド転移が使用され、関連
するチャンネルA,B,CまたはＤのオフテープデータが現
われないならばこれ等の転移も現われないことは確かで
ある。
重大な問題である。何故なら、チャンネル欠落の結果、
任意の１以上のチャンネルが例えばヘッドクロッグやド
ロップアウトによりオフテープデータを生じそこなうか
もしれないので、チャンネルＡが制御シーケンスを常に
開始し、チャンネルＤが新しいフィールドに応答するよ
うに常に最終チャンネルであることを保証できないから
である。これはチャンネルA,B,C及びＤが欠落するなら
ば制御信号が不確定の状態になり、従って再生記憶装置
制御器（９）により誤解されるので、新しいフィールド
を指示するフィールド境界に付いての情報はアクチブハ
イ（active high）手段の如き静的制御信号を使用して
新しいフィールドを通過できないことを意味する。従っ
て、上述の実施例ではフィールド転移が使用され、関連
するチャンネルA,B,CまたはＤのオフテープデータが現
われないならばこれ等の転移も現われないことは確かで
ある。
再生記憶装置制御器（９）はフィールド境界パルスの
先にセットに対して反転極性の第１フィールド境界パル
スに応じて動作する。このことは、チャンネルA,B,Cま
たはＤのどれか１つのみが再生記憶装置制御器（９）を
動作するのにオフテープデータを供給することが必要で
あることを意味する。例えば、チャンネルA,B及びＣが
欠落すれば、次に再生記憶装置制御器（９）を最初に動
作させるのはチャンネルＤである。これに反してチャン
ネルB,C及びＤが欠落すれば、再生記憶装置制御器
（９）は受信した第１のフィールド境界パルスにより動
作し、４つのパルス全部が受信されるのを待たないの
で、次に再生記憶装置制御器（９）はチャンネルＡから
のフィールド境界パルスにより動作される。当然のこと
ながら、再生記憶装置制御器（９）は、それが起動され
ためには反対極性のフィールド境界パルスを必要とす
る。
先にセットに対して反転極性の第１フィールド境界パル
スに応じて動作する。このことは、チャンネルA,B,Cま
たはＤのどれか１つのみが再生記憶装置制御器（９）を
動作するのにオフテープデータを供給することが必要で
あることを意味する。例えば、チャンネルA,B及びＣが
欠落すれば、次に再生記憶装置制御器（９）を最初に動
作させるのはチャンネルＤである。これに反してチャン
ネルB,C及びＤが欠落すれば、再生記憶装置制御器
（９）は受信した第１のフィールド境界パルスにより動
作し、４つのパルス全部が受信されるのを待たないの
で、次に再生記憶装置制御器（９）はチャンネルＡから
のフィールド境界パルスにより動作される。当然のこと
ながら、再生記憶装置制御器（９）は、それが起動され
ためには反対極性のフィールド境界パルスを必要とす
る。
最後に記憶装置競合の問題は、上述の実施例では、読
出し及び書込み要求相互でゲートすることにより解決さ
れる。従って、不安定な状態は各書込み要求を先ず読出
し要求によりゲートすることによって防止される。それ
からその結果得られた信号は読出し要求をゲートするの
に使用され、この読出し要求は読出しイネーブルを形成
するのに使用される。従って読出し要求は状態を支配
し、さもなければ競合が存在した。
出し及び書込み要求相互でゲートすることにより解決さ
れる。従って、不安定な状態は各書込み要求を先ず読出
し要求によりゲートすることによって防止される。それ
からその結果得られた信号は読出し要求をゲートするの
に使用され、この読出し要求は読出しイネーブルを形成
するのに使用される。従って読出し要求は状態を支配
し、さもなければ競合が存在した。
このように上述の実施例は上記３つの問題の全てを解
決でき、更に関連するDVTRが動作するモードとは無関係
な方法でそれを行うことができる。すなわちDVTRのモー
ドの変化、特に再生速度の変化でビデオ再生記憶装置の
動作の基本的方法に何も変化はない。
決でき、更に関連するDVTRが動作するモードとは無関係
な方法でそれを行うことができる。すなわちDVTRのモー
ドの変化、特に再生速度の変化でビデオ再生記憶装置の
動作の基本的方法に何も変化はない。
種々の変更がこの発明を逸脱することなく可能であ
る。特にこの発明は４以外の複数チャンネルのマルチチ
ャンネルCVTR例えば２チャンネルDVTRに適用できる。
る。特にこの発明は４以外の複数チャンネルのマルチチ
ャンネルCVTR例えば２チャンネルDVTRに適用できる。
またこの発明は各チャンネル記憶装置が３以外の複数の
フィールドメモリ、例えばチャンネル記憶装置当り４個
のフィールドメモリを有し、フィールドメモリは周期的
に書込み，読出しができる構成に適用できる。４つのフ
ィールドメモリが使用されるとき、２つは書込みに、１
つは読出しに、そしてもう１つは遊休にあるように使用
される。このような構成はスローモーションモードで有
益であり、再生ヘッドは鋭角に斜めのトラックを横切
り、従って、各通過毎に２つの異なるフィールドからは
データをピックアップしてもよい。正しいフィールドに
配分されるべきブロックアドレスを含むこのような任意
の再生データは次にそのフィールドに適当なフィールド
メモリに記憶でき、フィールドメモリの書込みは、それ
に書込まれるフィールドのデータの全てが再生されたと
きのみ終了する。
フィールドメモリ、例えばチャンネル記憶装置当り４個
のフィールドメモリを有し、フィールドメモリは周期的
に書込み，読出しができる構成に適用できる。４つのフ
ィールドメモリが使用されるとき、２つは書込みに、１
つは読出しに、そしてもう１つは遊休にあるように使用
される。このような構成はスローモーションモードで有
益であり、再生ヘッドは鋭角に斜めのトラックを横切
り、従って、各通過毎に２つの異なるフィールドからは
データをピックアップしてもよい。正しいフィールドに
配分されるべきブロックアドレスを含むこのような任意
の再生データは次にそのフィールドに適当なフィールド
メモリに記憶でき、フィールドメモリの書込みは、それ
に書込まれるフィールドのデータの全てが再生されたと
きのみ終了する。
更に、この発明は第１図に示し、これを参照して述べ
たものと反対にノンアジマスの記録・再生を使用する構
成にも適用できる。このような場合には第１図の構成は
内部コードデコーダ（１），（２），（３）及び（４）
の各々をチャンネル記憶装置（５），（６），（７）及
び（８）の各々に接続するように変形できる。
たものと反対にノンアジマスの記録・再生を使用する構
成にも適用できる。このような場合には第１図の構成は
内部コードデコーダ（１），（２），（３）及び（４）
の各々をチャンネル記憶装置（５），（６），（７）及
び（８）の各々に接続するように変形できる。
夫々複数のフィールドメモリから成る複数のチャンネ
ル記憶装置を備え、非同期のフィールドメモリ変更を結
合し、１以上のチャンネルが欠落してもフィールドメモ
リの連続性を維持し、フィールドメモリの読出しと書込
みの間の競合を防ぐことができる。
ル記憶装置を備え、非同期のフィールドメモリ変更を結
合し、１以上のチャンネルが欠落してもフィールドメモ
リの連続性を維持し、フィールドメモリの読出しと書込
みの間の競合を防ぐことができる。
第１図はこの発明によるマルチチャンネルビデオテープ
レコーダの実施例を関連する内部及び外部コードデコー
ダと共に示すブロック図、第２図は第１図の実施例の部
分を更に詳細に示すブロック図、第３図は第２図の再生
記憶装置制御器を更に詳細に示すブロック図、第４図は
記憶装置競合を防ぐ回路を示すブロック図、第５図は実
施例の動作説明に使用されるタイムチャートである。 （１），（２），（３）及び（４）はチャンネル内部コ
ードデコーダ、（５），（６），（７）及び（８）はチ
ャンネル記憶装置、（９）は再生記憶装置制御器、（1
2）は外部コードデコーダである。
レコーダの実施例を関連する内部及び外部コードデコー
ダと共に示すブロック図、第２図は第１図の実施例の部
分を更に詳細に示すブロック図、第３図は第２図の再生
記憶装置制御器を更に詳細に示すブロック図、第４図は
記憶装置競合を防ぐ回路を示すブロック図、第５図は実
施例の動作説明に使用されるタイムチャートである。 （１），（２），（３）及び（４）はチャンネル内部コ
ードデコーダ、（５），（６），（７）及び（８）はチ
ャンネル記憶装置、（９）は再生記憶装置制御器、（1
2）は外部コードデコーダである。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/92 Ｈ
Claims (1)
- 【請求項１】循環的に書込まれ読出される複数のフィー
ルドメモリを備えた、各チャンネルに対する夫々のチャ
ンネル記憶装置と、 各チャンネルに対する夫々のフィールド境界検出器であ
って、夫々のチャンネルにおけるオフテープデータにお
いて、奇数フィールドが偶数フィールドに換わる各フィ
ールド境界に応じて第１パルスを供給し、偶数フィール
ドが奇数フィールドに換わる各フィールド境界に応じて
第２パルスを供給するフィールド境界検出器と、 前記チャンネル記憶装置の全てに対して、予め定められ
た順序で、書込要求及び読出要求を供給する再生記憶装
置制御器であって、前記第２パルスに続く各最初の第１
パルス及び前記第１パルスに続く各最初の第２パルスに
よって形成されたステッピングパルスに応じて、前記予
め定められた順序で次の状態に移る再生記憶装置制御器
と、を備え、 前記チャンネル記憶装置の各々が、書込可能信号を形成
するために使われる第１出力信号を導出するため、前記
再生記憶装置制御器から受け取った読出要求で各書込要
求をゲートするための第１ゲート回路と、読出可能信号
を形成するために使われる第２出力信号を導出するた
め、前記第１出力信号で前記再生記憶装置制御器から受
け取った読出要求をゲートするための第２ゲート回路
と、を含み前記制御回路が書込可能信号及び読出可能信
号を、もし競合した場合は読出可能信号が書込可能信号
に優先するように、前記フィールドメモリに供給するよ
うにし、 前記再生記憶装置が、前記予め定められた順序を記憶し
前記ステッピングパルスに応答して前記予め定められた
順序で次の状態に歩進し、前記予め定められた順序で次
の書込要求及び読出要求を供給するメモリと、前記次の
書込要求及び読出要求が夫々出力フィールド同期信号に
応答してラッチされる第１及び第２ラッチ回路であっ
て、第１ラッチ回路の出力が前記再生記憶装置制御器の
出力読出要求を形成するラッチ回路と、前記ステッピン
グパルスの中の次のパルスに応答して前記第２ラッチ回
路の出力がラッチされる第３ラッチ回路であって、その
出力が前記再生記憶装置制御器の出力書込要求を形成す
る第３ラッチ回路を備えた、マルチチャンネル・ディジ
タル・ビデオテープレコーダのためのビデオ再生記憶装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8527321 | 1985-11-06 | ||
| GB8527321A GB2182817B (en) | 1985-11-06 | 1985-11-06 | Video replay stores |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115980A JPS62115980A (ja) | 1987-05-27 |
| JPH0810923B2 true JPH0810923B2 (ja) | 1996-01-31 |
Family
ID=10587794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264647A Expired - Fee Related JPH0810923B2 (ja) | 1985-11-06 | 1986-11-06 | ビデオ再生記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4803567A (ja) |
| EP (1) | EP0228784B1 (ja) |
| JP (1) | JPH0810923B2 (ja) |
| DE (1) | DE3682494D1 (ja) |
| GB (1) | GB2182817B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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