JPH0810925B2 - 時間軸補正装置 - Google Patents
時間軸補正装置Info
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- JPH0810925B2 JPH0810925B2 JP62016963A JP1696387A JPH0810925B2 JP H0810925 B2 JPH0810925 B2 JP H0810925B2 JP 62016963 A JP62016963 A JP 62016963A JP 1696387 A JP1696387 A JP 1696387A JP H0810925 B2 JPH0810925 B2 JP H0810925B2
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- Japan
- Prior art keywords
- signal
- time
- time axis
- clock
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- Prior art date
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はビデオテープレコーダ（VTR）などの信号再
生装置における、再生信号の時間軸変動を補正する時間
軸補正装置に関するものである。
生装置における、再生信号の時間軸変動を補正する時間
軸補正装置に関するものである。
従来の技術 近年、放送用VTRなどの信号再生装置において、再生
信号の時間軸変動を補正するため、ディジタル式の時間
軸補正装置が広く用いられている。
信号の時間軸変動を補正するため、ディジタル式の時間
軸補正装置が広く用いられている。
以下に図面を参照しながら、上述した従来の時間軸補
正装置の一例について説明する。
正装置の一例について説明する。
第６図は従来の時間軸補正装置の概略的な構成図であ
る。入力端子１から時間軸変動を含む再生信号が入力さ
れる。書込みクロック発生回路２では入力信号の時間軸
変動に同期したクロックを発生し、AD変換器３、メモリ
制御回路５などに供給する。AD変換器３では、入力端子
１からの入力信号を書込みクロック発生回路２で発生さ
れた入力信号の時間軸変動に同期したクロックで標本化
し、ディジタル信号に変換してメモリ４に一端記憶す
る。一方、読み出しクロック発生回路７では時間軸変動
のない固定クロックを発生し、この固定クロックに同期
してメモリ４に記憶した信号を読み出し、DA変換器６に
て再びアナログ信号に変換し、出力端子８より出力す
る。なおメモリ制御回路５は、書込みクロックと読出し
クロックの２つの非同期クロック信号で、見掛け上書込
みと読出しが独立し、かつ並行して行われるようメモリ
を制御する。
る。入力端子１から時間軸変動を含む再生信号が入力さ
れる。書込みクロック発生回路２では入力信号の時間軸
変動に同期したクロックを発生し、AD変換器３、メモリ
制御回路５などに供給する。AD変換器３では、入力端子
１からの入力信号を書込みクロック発生回路２で発生さ
れた入力信号の時間軸変動に同期したクロックで標本化
し、ディジタル信号に変換してメモリ４に一端記憶す
る。一方、読み出しクロック発生回路７では時間軸変動
のない固定クロックを発生し、この固定クロックに同期
してメモリ４に記憶した信号を読み出し、DA変換器６に
て再びアナログ信号に変換し、出力端子８より出力す
る。なおメモリ制御回路５は、書込みクロックと読出し
クロックの２つの非同期クロック信号で、見掛け上書込
みと読出しが独立し、かつ並行して行われるようメモリ
を制御する。
つぎに、第７図を用いて時間軸変動が補正される原理
を時間軸上で説明する。第７図（ａ）は時間軸変動のな
い原信号であり、この信号が記録・再生された信号は同
図（ｂ）のように時間軸変動を有し、これが第６図の入
力端子１に入力される。AD変換器３では時間軸変動に同
期したクロックで第７図（ｂ）の標本点10A〜10M（●で
示す）を標本化し、メモリに一端記憶したのち、これを
時間軸変動のない固定クロックで読み出すことにより、
第７図（ｃ）のように、時間軸変動の補正された信号を
得ることができる。（例えば、日本放送協会編「VTR技
術」，（昭和57.10.20），日本放送出版協会,p.118） 発明が解決しようとする問題点 しかしながら上記のような構成では、書込みクロック
と読出しクロックの２つの非同期のクロック信号で、見
掛け上書込みと読出しが独立し、かつ並行して行われる
ようメモリを制御する必要があり、メモリ構成、メモリ
制御が複雑になり、回路が大規模になる。また入力信号
の時間軸変動に同期したクロックは、その周期が時間軸
変動に応じて変化するため、このクロックで動作するデ
ィジタル回路部分の構成が複雑になる。さらに、入力信
号の時間軸変動に同期したクロックを発生するためのア
ナログ回路が必要なため、装置全体を半導体化すること
が困難であるなどの問題点を有していた。
を時間軸上で説明する。第７図（ａ）は時間軸変動のな
い原信号であり、この信号が記録・再生された信号は同
図（ｂ）のように時間軸変動を有し、これが第６図の入
力端子１に入力される。AD変換器３では時間軸変動に同
期したクロックで第７図（ｂ）の標本点10A〜10M（●で
示す）を標本化し、メモリに一端記憶したのち、これを
時間軸変動のない固定クロックで読み出すことにより、
第７図（ｃ）のように、時間軸変動の補正された信号を
得ることができる。（例えば、日本放送協会編「VTR技
術」，（昭和57.10.20），日本放送出版協会,p.118） 発明が解決しようとする問題点 しかしながら上記のような構成では、書込みクロック
と読出しクロックの２つの非同期のクロック信号で、見
掛け上書込みと読出しが独立し、かつ並行して行われる
ようメモリを制御する必要があり、メモリ構成、メモリ
制御が複雑になり、回路が大規模になる。また入力信号
の時間軸変動に同期したクロックは、その周期が時間軸
変動に応じて変化するため、このクロックで動作するデ
ィジタル回路部分の構成が複雑になる。さらに、入力信
号の時間軸変動に同期したクロックを発生するためのア
ナログ回路が必要なため、装置全体を半導体化すること
が困難であるなどの問題点を有していた。
本発明は上記問題点に着目し、時間軸変動を持たない
１系統のクロックのみで動作し、装置全体を半導体化す
ることができる時間軸補正装置を提供することを目的と
する。
１系統のクロックのみで動作し、装置全体を半導体化す
ることができる時間軸補正装置を提供することを目的と
する。
問題点を解決するための手段 上記問題点を解決するために、本発明の時間軸補正装
置は、一定周期のクロック信号を発生するクロック発生
手段と、入力信号を前記一定周期のクロック信号で標本
化したディジタル信号に変換するAD変換器と、前記AD変
換器によって得たディジタル信号から時間誤差情報にも
とづいて信号振幅を補間して得る補間手段と、前記補間
手段によって得た信号に含まれる同期信号の位相と前記
一定周期のクロック信号から得られる基準位相とから、
前記補間手段によって得た信号の時間軸誤差を検出して
前記補間手段に前記時間誤差情報を帰還する時間軸誤差
検出手段と、前記補間手段の出力信号をアナログ信号に
変換するDA変換器とを備えたものである。
置は、一定周期のクロック信号を発生するクロック発生
手段と、入力信号を前記一定周期のクロック信号で標本
化したディジタル信号に変換するAD変換器と、前記AD変
換器によって得たディジタル信号から時間誤差情報にも
とづいて信号振幅を補間して得る補間手段と、前記補間
手段によって得た信号に含まれる同期信号の位相と前記
一定周期のクロック信号から得られる基準位相とから、
前記補間手段によって得た信号の時間軸誤差を検出して
前記補間手段に前記時間誤差情報を帰還する時間軸誤差
検出手段と、前記補間手段の出力信号をアナログ信号に
変換するDA変換器とを備えたものである。
作用 本発明は上記した構成によって、時間軸変動を持たな
いクロックで標本化した信号から、時間軸変動を補正し
た信号を補間して得る構成となっているため、入力信号
の時間軸変動に同期したクロックは必要とせず、装置全
体が時間軸変動を持たない一系統のクロックのみで動作
する。
いクロックで標本化した信号から、時間軸変動を補正し
た信号を補間して得る構成となっているため、入力信号
の時間軸変動に同期したクロックは必要とせず、装置全
体が時間軸変動を持たない一系統のクロックのみで動作
する。
実施例 以下に本発明の時間軸補正装置の一実施例について説
明する。
明する。
第１図は本発明の時間軸補正装置の一実施例を示す構
成図である。第１図において、入力端子１から時間軸変
動を含む再生信号が入力される。クロック発生回路107
では時間軸変動を持たない一定周期のクロックが発生さ
れ、AD変換器103、DA変換器106、時間誤差検出回路102
などに供給される。AD変換器10では、入力端子１からの
入力信号をクロック発生回路107で発生された一定周期
のクロックで標本化し、ディジタル信号に変換する。補
間回路104では、時間誤差検出回路102において同期信号
などから得た時間誤差情報をもとに、AD変換器103でデ
ィジタル化された信号から時間誤差の補正された信号を
補間して得る。時間誤差を補正された信号は、一方では
時間誤差検出回路102に導かれ、再び時間誤差が検出さ
れて誤差情報が補間回路104に帰還されるとともに、も
う一方ではDA変換器106に供給されてアナログ信号に変
換され、出力端子８から出力される。なお、時間誤差検
出回路102は周知の回路構成で実現でき、本実施例にお
いては、クロック発生回路107から供給される時間軸変
動を持たないクロック信号から得られる基準位相と、補
間回路104の出力信号に含まれる再生信号の同期信号の
位相とを比較して時間誤差情報を得る。
成図である。第１図において、入力端子１から時間軸変
動を含む再生信号が入力される。クロック発生回路107
では時間軸変動を持たない一定周期のクロックが発生さ
れ、AD変換器103、DA変換器106、時間誤差検出回路102
などに供給される。AD変換器10では、入力端子１からの
入力信号をクロック発生回路107で発生された一定周期
のクロックで標本化し、ディジタル信号に変換する。補
間回路104では、時間誤差検出回路102において同期信号
などから得た時間誤差情報をもとに、AD変換器103でデ
ィジタル化された信号から時間誤差の補正された信号を
補間して得る。時間誤差を補正された信号は、一方では
時間誤差検出回路102に導かれ、再び時間誤差が検出さ
れて誤差情報が補間回路104に帰還されるとともに、も
う一方ではDA変換器106に供給されてアナログ信号に変
換され、出力端子８から出力される。なお、時間誤差検
出回路102は周知の回路構成で実現でき、本実施例にお
いては、クロック発生回路107から供給される時間軸変
動を持たないクロック信号から得られる基準位相と、補
間回路104の出力信号に含まれる再生信号の同期信号の
位相とを比較して時間誤差情報を得る。
つぎに、先の従来例の場合と同様に第７図を用いて時
間軸変動が補正される原理を時間軸上で説明する。第７
図（ａ）の時間軸変動のない原信号に対し、再生された
信号は同図（ｂ）のように時間軸変動を有し、これが第
１図の入力端子１に入力される。AD変換器103では時間
軸変動のない一定周期のクロックで第７図（ｂ）の標本
点20A〜20N（□で示す）を標本化する。標本化された信
号から、補間回路104において入力信号の時間軸変動に
同期した標本位置の標本値、すなわち第７図（ｂ）の従
来例における標本化点と同じ標本点10A〜10M（●で示
す）の標本値を補間して求める。その結果、第７図
（ｃ）のように、時間軸変動の補正された信号を得るこ
とができる。なお、時間軸変動に同期した標本位置は、
時間誤差検出回路102によって得られた誤差情報と補間
回路104との間の帰還ループにより安定に求めることが
できる。
間軸変動が補正される原理を時間軸上で説明する。第７
図（ａ）の時間軸変動のない原信号に対し、再生された
信号は同図（ｂ）のように時間軸変動を有し、これが第
１図の入力端子１に入力される。AD変換器103では時間
軸変動のない一定周期のクロックで第７図（ｂ）の標本
点20A〜20N（□で示す）を標本化する。標本化された信
号から、補間回路104において入力信号の時間軸変動に
同期した標本位置の標本値、すなわち第７図（ｂ）の従
来例における標本化点と同じ標本点10A〜10M（●で示
す）の標本値を補間して求める。その結果、第７図
（ｃ）のように、時間軸変動の補正された信号を得るこ
とができる。なお、時間軸変動に同期した標本位置は、
時間誤差検出回路102によって得られた誤差情報と補間
回路104との間の帰還ループにより安定に求めることが
できる。
ここで、補間回路104における補間原理について説明
する。いま、入力端子１に入力される信号をｖ（ｔ）、
標本化周期をＴとしたとき、AD変換器103において標本
化された信号はｖ（kT）（ｋは整数）で表される。ｖ
（ｔ）は標本化定理を満たすよう標本化周波数の1/2以
下の周波数に帯域制限されているため、標本化定理によ
り任意の時刻τにおける信号ｖ（τ）を標本化した信号
から次の式により求めることができる。
する。いま、入力端子１に入力される信号をｖ（ｔ）、
標本化周期をＴとしたとき、AD変換器103において標本
化された信号はｖ（kT）（ｋは整数）で表される。ｖ
（ｔ）は標本化定理を満たすよう標本化周波数の1/2以
下の周波数に帯域制限されているため、標本化定理によ
り任意の時刻τにおける信号ｖ（τ）を標本化した信号
から次の式により求めることができる。
ここでｓ（ｔ）は補間関数であって、入力信号ｖ（ｔ）
の最大周波数をｆm、標本化周波数をｆs＝1/Tとしたと
き、その伝達関数Ｓ（ｆ）（ｆは周波数）が少なくと
も、 を満たすフィルタのインパルス応答に等しい。例えば、
Ｓ（ｆ）として周波数特性が第２図に示す理想低域フィ
ルタとしたとき、そのインパルス応答である補間関数ｓ
（ｔ）は、次式で表される。
の最大周波数をｆm、標本化周波数をｆs＝1/Tとしたと
き、その伝達関数Ｓ（ｆ）（ｆは周波数）が少なくと
も、 を満たすフィルタのインパルス応答に等しい。例えば、
Ｓ（ｆ）として周波数特性が第２図に示す理想低域フィ
ルタとしたとき、そのインパルス応答である補間関数ｓ
（ｔ）は、次式で表される。
ところで、式によればｖ（τ）を求めるためには、
ｋ＝−∞〜＋∞について演算する必要があり、この演算
を実行することはできない。しかしながら、本発明にお
いては信号をディジタル信号として扱うため、（１量子
化ステップ）/2以内の誤差でｖ（τ）が求まれば実用上
全く問題がない。そこで、次の式を用いる。
ｋ＝−∞〜＋∞について演算する必要があり、この演算
を実行することはできない。しかしながら、本発明にお
いては信号をディジタル信号として扱うため、（１量子
化ステップ）/2以内の誤差でｖ（τ）が求まれば実用上
全く問題がない。そこで、次の式を用いる。
ここで、ＮおよびＭは有限の値の整数であり、上述のよ
うに求まるｖ（τ）の誤差が十分小さくなるよう設定す
ればよい。これにより、時間誤差検出回路102によって
得られた誤差情報から入力信号の時間軸変動に同期した
標本位置の時刻τを得、式によってこの時刻の標本値
を求めることができる。
うに求まるｖ（τ）の誤差が十分小さくなるよう設定す
ればよい。これにより、時間誤差検出回路102によって
得られた誤差情報から入力信号の時間軸変動に同期した
標本位置の時刻τを得、式によってこの時刻の標本値
を求めることができる。
さて次に、上述した補間を行う補間回路104の具体的
実施例について説明する。
実施例について説明する。
第３図は補間回路104の構成例を示すものであり、こ
こでは式のＭおよびＮが、Ｎ−Ｍ＋１＝４を満たす場
合、すなわち４つの標本点から補間出力を得る場合につ
いて述べる。また、各信号線は簡単なため１本の線で示
しているが、実際には複数ビットの信号を伝送するもの
である。第３図において、補間回路の入力端子111から
入力された信号は、複数のＤ−フリップフロップからな
るシフトレジスタ112に入力される。シフトレジスタ112
からは、それぞれのＤ−フリップフロップからクロック
単位で遅延された信号が取り出され、113〜118で示され
る連続する４つの標本値からなる標本点対として選択回
路119に導かれる。選択回路119では、クロック単位の誤
差情報134にもとづいて、113〜118示される標本点対か
ら１つを選択し、標本点対120に接続する。
こでは式のＭおよびＮが、Ｎ−Ｍ＋１＝４を満たす場
合、すなわち４つの標本点から補間出力を得る場合につ
いて述べる。また、各信号線は簡単なため１本の線で示
しているが、実際には複数ビットの信号を伝送するもの
である。第３図において、補間回路の入力端子111から
入力された信号は、複数のＤ−フリップフロップからな
るシフトレジスタ112に入力される。シフトレジスタ112
からは、それぞれのＤ−フリップフロップからクロック
単位で遅延された信号が取り出され、113〜118で示され
る連続する４つの標本値からなる標本点対として選択回
路119に導かれる。選択回路119では、クロック単位の誤
差情報134にもとづいて、113〜118示される標本点対か
ら１つを選択し、標本点対120に接続する。
一方、時間誤差情報入力端子135からは、第１図の時
間誤差検出回路により得られる時間誤差情報が入力され
る。時間誤差情報は、時間誤差処理回路133においてク
ロック単位の誤差情報134と１クロック周期内の誤差情
報132に変換される。このクロック単位の誤差情報134と
１クロック周期内の誤差情報132について、第４図を用
いて説明する。第４図は横軸に時間、縦軸に入力信号振
幅を示すものである。140〜143は標本点であって（□で
示す）、シフトレジスタ112の各Ｄ−フリップフロップ
から出力されるものであり、また150（●で示す）は補
間して求めるべき標本点である。ここでクロック単位の
誤差情報134は、補間して求めるべき標本点150を両側か
らはさむ140〜143で示す４つの標本点からなる標本点対
を選択回路119において選択するための制御信号とな
る。また１クロック周期内の誤差情報132は、第４図に
おいてΔｔで示される１クロック周期内の時間誤差を示
すものである。
間誤差検出回路により得られる時間誤差情報が入力され
る。時間誤差情報は、時間誤差処理回路133においてク
ロック単位の誤差情報134と１クロック周期内の誤差情
報132に変換される。このクロック単位の誤差情報134と
１クロック周期内の誤差情報132について、第４図を用
いて説明する。第４図は横軸に時間、縦軸に入力信号振
幅を示すものである。140〜143は標本点であって（□で
示す）、シフトレジスタ112の各Ｄ−フリップフロップ
から出力されるものであり、また150（●で示す）は補
間して求めるべき標本点である。ここでクロック単位の
誤差情報134は、補間して求めるべき標本点150を両側か
らはさむ140〜143で示す４つの標本点からなる標本点対
を選択回路119において選択するための制御信号とな
る。また１クロック周期内の誤差情報132は、第４図に
おいてΔｔで示される１クロック周期内の時間誤差を示
すものである。
さて、第３図における選択回路の出力標本点対120の
４つの標本値は、それぞれ乗算回路121〜124に導かれ
る。一方、１クロック周期内の誤差情報132は係数発生
回路131に入力され、係数信号127〜130がそれぞれ乗算
回路121〜124の他の入力端子に入力される。係数信号12
7〜130は、それぞれ式におけるｓ（τ−Ｔ）,s（τ−
2T）,s（τ−3T）,s（τ−4T）を表す信号であって、係
数発生回路131はROMなどにより構成される。乗算回路12
1〜124の出力信号は加算回路125において加算され、出
力端子126より補間出力として出力される。
４つの標本値は、それぞれ乗算回路121〜124に導かれ
る。一方、１クロック周期内の誤差情報132は係数発生
回路131に入力され、係数信号127〜130がそれぞれ乗算
回路121〜124の他の入力端子に入力される。係数信号12
7〜130は、それぞれ式におけるｓ（τ−Ｔ）,s（τ−
2T）,s（τ−3T）,s（τ−4T）を表す信号であって、係
数発生回路131はROMなどにより構成される。乗算回路12
1〜124の出力信号は加算回路125において加算され、出
力端子126より補間出力として出力される。
上記のようにして、式で示される補間出力を得る補
間回路104が構成できる。
間回路104が構成できる。
なお、ここでは簡単のためＮ−Ｍ＋１＝４の場合につ
いて説明したが、補間による誤差が十分小さくなるよう
ＮおよびＭが設定される。またシフトレジスタの段数
は、必要とされる補間範囲に応じて決めればよい。
いて説明したが、補間による誤差が十分小さくなるよう
ＮおよびＭが設定される。またシフトレジスタの段数
は、必要とされる補間範囲に応じて決めればよい。
以上説明してきたように、本実施例によれば時間軸変
動を持たないクロックで標本化した信号から、時間軸変
動を補正した信号を補間して得ることができ、装置全体
を時間軸変動を持たない一系統のクロックのみで動作さ
せることができる。
動を持たないクロックで標本化した信号から、時間軸変
動を補正した信号を補間して得ることができ、装置全体
を時間軸変動を持たない一系統のクロックのみで動作さ
せることができる。
なおここで、先の実施例では補間関数として理想低域
フィルタのインパルス応答である式を示したが、入力
信号の最大周波数ｆmが標本化周波数をｆsの1/2よりも
小さい場合には、第５図に示すように、式を見たし、
かつｆm〜（ｆs−ｆm）を滑らかに変化する周波数特性
のフィルタのインパルス応答、例えば次の式に示す補
間関数を用いてもよい。
フィルタのインパルス応答である式を示したが、入力
信号の最大周波数ｆmが標本化周波数をｆsの1/2よりも
小さい場合には、第５図に示すように、式を見たし、
かつｆm〜（ｆs−ｆm）を滑らかに変化する周波数特性
のフィルタのインパルス応答、例えば次の式に示す補
間関数を用いてもよい。
これにより、補間による誤差を十分小さくするための
式におけるＮ−Ｍ＋１の値、すなわち補間に必要な標本
点の数を大幅に減らすことができ、その結果補間回路の
回路規模を小さくすることができる。
式におけるＮ−Ｍ＋１の値、すなわち補間に必要な標本
点の数を大幅に減らすことができ、その結果補間回路の
回路規模を小さくすることができる。
発明の効果 以上のように本発明は、時間軸変動を持たないクロッ
クで標本化した信号から、時間軸変動を補正した信号を
補間して得る構成となっているため、装置全体が時間軸
変動を持たない一系統のクロックのみで動作する。この
ため、従来のように入力信号の時間軸変動に同期したク
ロックを発生するためのアナログ回路が不要となり、装
置全体を半導体化することができ、小型化、コストダウ
ンなどが可能になる。また、時間軸変動を持たない一系
統のクロックのみで動作するため、簡単な回路構成で安
定な動作が得られる。
クで標本化した信号から、時間軸変動を補正した信号を
補間して得る構成となっているため、装置全体が時間軸
変動を持たない一系統のクロックのみで動作する。この
ため、従来のように入力信号の時間軸変動に同期したク
ロックを発生するためのアナログ回路が不要となり、装
置全体を半導体化することができ、小型化、コストダウ
ンなどが可能になる。また、時間軸変動を持たない一系
統のクロックのみで動作するため、簡単な回路構成で安
定な動作が得られる。
第１図は本発明の時間軸補正装置の一実施例の構成図、
第２図および第５図は本発明の一実施例の補間回路にお
ける補間関数の元となる周波数特性図、第３図は本発明
の一実施例における補間回路の構成図、第４図は第５図
の補間回路の動作説明図、第６図は従来の時間軸補正装
置の構成図、第７図は従来および本発明の一実施例の動
作説明図である。 103……AD変換器、104……補間回路、102……時間誤差
検出回路、107……DA変換器。
第２図および第５図は本発明の一実施例の補間回路にお
ける補間関数の元となる周波数特性図、第３図は本発明
の一実施例における補間回路の構成図、第４図は第５図
の補間回路の動作説明図、第６図は従来の時間軸補正装
置の構成図、第７図は従来および本発明の一実施例の動
作説明図である。 103……AD変換器、104……補間回路、102……時間誤差
検出回路、107……DA変換器。
Claims (2)
- 【請求項１】一定周期のクロック信号を発生するクロッ
ク発生手段と、入力信号を前記一定周期のクロック信号
で標本化しディジタル信号に変換するAD変換器と、前記
AD変換器によって得たディジタル信号から時間誤差情報
にもとづいて信号振幅を補間して得る補間手段と、前記
補間手段によって得た信号に含まれる同期信号の位相と
前記一定周期のクロック信号から得られる基準位相とか
ら、前記補間手段によって得た信号の時間軸誤差を検出
して前記補間手段に前記時間誤差情報を帰還する時間軸
誤差検出手段と、前記補間手段の出力信号をアナログ信
号に変換するDA変換器とを備えた時間軸補正装置。 - 【請求項２】補間手段は、この補間手段の入力信号を遅
延して連続する複数の標本点における標本値を得る遅延
手段と、前記複数の標本点の標本値から所定の数の標本
値を時間軸誤差検出手段からの時間誤差情報にもとづい
て選択して出力する選択手段と、前記選択された所定の
数の標本値に前記時間軸誤差検出手段からの時間誤差情
報にもとづいた係数をそれぞれ乗ずる複数の乗算手段
と、前記複数の乗算手段の出力を加算してこの補間手段
の補間出力を得る加算手段とを備えたことを特徴とする
特許請求の範囲第（１）項記載の時間軸補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016963A JPH0810925B2 (ja) | 1987-01-27 | 1987-01-27 | 時間軸補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62016963A JPH0810925B2 (ja) | 1987-01-27 | 1987-01-27 | 時間軸補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185178A JPS63185178A (ja) | 1988-07-30 |
| JPH0810925B2 true JPH0810925B2 (ja) | 1996-01-31 |
Family
ID=11930757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62016963A Expired - Lifetime JPH0810925B2 (ja) | 1987-01-27 | 1987-01-27 | 時間軸補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810925B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106285A (en) * | 1980-12-22 | 1982-07-02 | Sony Corp | Time base collector |
-
1987
- 1987-01-27 JP JP62016963A patent/JPH0810925B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63185178A (ja) | 1988-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |