JPH02143462A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH02143462A JPH02143462A JP29702788A JP29702788A JPH02143462A JP H02143462 A JPH02143462 A JP H02143462A JP 29702788 A JP29702788 A JP 29702788A JP 29702788 A JP29702788 A JP 29702788A JP H02143462 A JPH02143462 A JP H02143462A
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- JP
- Japan
- Prior art keywords
- gate electrode
- thin film
- gate
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、基板の上層に半導体薄膜が形成され、この半
導体薄膜内にチャネル領域が設けられているＦＪ’Ｒ’
Ａトランジスタに関するものである。
導体薄膜内にチャネル領域が設けられているＦＪ’Ｒ’
Ａトランジスタに関するものである。
本発明は、上記の様な薄膜トランジスタにおいて、基板
上に形成したゲート電極の上層に半導体薄膜を略平坦に
形成することによって、薄膜トラ〔従来の技術〕 薄膜トランジスタには各種構造のものがあるが、大別す
ると第４図及び第５図のものが従来から知られている。
上に形成したゲート電極の上層に半導体薄膜を略平坦に
形成することによって、薄膜トラ〔従来の技術〕 薄膜トランジスタには各種構造のものがあるが、大別す
ると第４図及び第５図のものが従来から知られている。
第４図は、特開昭６１−６５４７６号公報等にも記載さ
れている第１従来例を示している。この第１従来例では
、ＳｉＯ□基板ｌｌ上に多結晶Ｓｉ薄膜１２が形成され
ており、この多結晶Ｓｉ薄膜１２はゲート酸化膜１３に
覆われている。
れている第１従来例を示している。この第１従来例では
、ＳｉＯ□基板ｌｌ上に多結晶Ｓｉ薄膜１２が形成され
ており、この多結晶Ｓｉ薄膜１２はゲート酸化膜１３に
覆われている。
ゲート酸化膜１３上にはゲート電極１４が形成されてお
り、多結晶Ｓｉ！膜１２のうちでゲート電極１４下の部
分がチャネル領域１５、その両側がソース・ドレイン領
域１６．１７となっている。
り、多結晶Ｓｉ！膜１２のうちでゲート電極１４下の部
分がチャネル領域１５、その両側がソース・ドレイン領
域１６．１７となっている。
第５図は、第２従来例を示している。この第２従来例で
は、ＳｉＯ□基板１１上にゲート電極１４が形成されて
おり、このゲー）”Ｕ＋Ｓ１４がゲート酸化膜１３に覆
われている。
は、ＳｉＯ□基板１１上にゲート電極１４が形成されて
おり、このゲー）”Ｕ＋Ｓ１４がゲート酸化膜１３に覆
われている。
多結晶Ｓｉ薄膜１２はゲート電極１４を跨ぐ様に形成さ
れており、この多結晶Ｓｉｉ膜１２のうちでゲート電極
１４上の部分がチャネル領域１５、その両側がソース・
ドレイン領域１６．１７となっている。
れており、この多結晶Ｓｉｉ膜１２のうちでゲート電極
１４上の部分がチャネル領域１５、その両側がソース・
ドレイン領域１６．１７となっている。
ところが、第４図に示した第１従来例では、ＳｉＯ□ｗ
板１１上にまず多結晶５ｉｉ膜１２を形成し、その後に
ゲート電極１４を形成する必要がある。
板１１上にまず多結晶５ｉｉ膜１２を形成し、その後に
ゲート電極１４を形成する必要がある。
このため、薄膜トランジスタをバルクトランジスタと同
一のチップに形成する場合等に、各々のゲート電極を同
一層で形成することができず、製造工程が多くなってし
まう。
一のチップに形成する場合等に、各々のゲート電極を同
一層で形成することができず、製造工程が多くなってし
まう。
一方、第５図に示した第２従来例では、ゲート電極１４
と多結晶Ｓｉ薄膜１２との間のゲート酸化膜１３に段差
部が存在しているので、この段差部にソース・ドレイン
領域１６．１７とゲート電極１４との間の電界が集中し
、第１従来例に比べてゲート耐圧が低い。
と多結晶Ｓｉ薄膜１２との間のゲート酸化膜１３に段差
部が存在しているので、この段差部にソース・ドレイン
領域１６．１７とゲート電極１４との間の電界が集中し
、第１従来例に比べてゲート耐圧が低い。
本発明による薄膜トランジスタは、基板１１上に形成さ
れているゲート電極１４と、このゲート電極１４の上層
に略平坦に形成されている半導体薄膜１２とを夫々具備
している。
れているゲート電極１４と、このゲート電極１４の上層
に略平坦に形成されている半導体薄膜１２とを夫々具備
している。
本発明による薄膜トランジスタでは、半導体薄膜１２が
ゲート電極１４の上層に略平坦に形成されているので、
ゲート電極１４と半導体薄膜１２との間のゲート絶縁膜
１３も略平坦に形成することができる。このため、ゲー
ト絶縁膜１３において、ソース・ドレイン領域１６．１
７とゲート電極１４との間の電界集中がない。
ゲート電極１４の上層に略平坦に形成されているので、
ゲート電極１４と半導体薄膜１２との間のゲート絶縁膜
１３も略平坦に形成することができる。このため、ゲー
ト絶縁膜１３において、ソース・ドレイン領域１６．１
７とゲート電極１４との間の電界集中がない。
また、ゲー）Ｗ極１４が半導体重ＩＪ１２の下層に形成
されているので、薄膜トランジスタをバルクトランジス
タと同一のチップに形成する場合等に、各々のゲート電
極を同一層で形成することができる。
されているので、薄膜トランジスタをバルクトランジス
タと同一のチップに形成する場合等に、各々のゲート電
極を同一層で形成することができる。
以下、本発明の第１及び第２実施例を、第１図〜第３図
を参照しながら説明する。
を参照しながら説明する。
第１図が、第１実施例を示している。この第１実施例で
は、第１Ａ図及び第１Ｂ図から明らかな様に、後に形成
される多結晶ｓｉｎ膜１２よりも大きな面積のゲート電
極１４がＳｉＯ□基板１１上に形成されており、ゲート
酸化膜１３を介してゲート電極１４上に多結晶Ｓｉ薄膜
１２が形成されている。
は、第１Ａ図及び第１Ｂ図から明らかな様に、後に形成
される多結晶ｓｉｎ膜１２よりも大きな面積のゲート電
極１４がＳｉＯ□基板１１上に形成されており、ゲート
酸化膜１３を介してゲート電極１４上に多結晶Ｓｉ薄膜
１２が形成されている。
多結晶Ｓｉ薄膜１２は層間絶縁膜２１に覆われており、
この層間絶縁膜２１に形成された複数ずつのコンタクト
窓２２．２３を介してＡ１配線２４．２５が夫々ソース
・ドレイン領域１６．１７に接続されている。
この層間絶縁膜２１に形成された複数ずつのコンタクト
窓２２．２３を介してＡ１配線２４．２５が夫々ソース
・ドレイン領域１６．１７に接続されている。
また、眉間絶縁膜２１にはチャネル領域１５に対するコ
ンタクト窓２６も形成されており、チャネル領域１５を
一定電位に固定するためのＡβ配線２７も接続されてい
る。なお、ゲート電極１４に対する配線はＳｉＯ□基板
１１に設けられている。
ンタクト窓２６も形成されており、チャネル領域１５を
一定電位に固定するためのＡβ配線２７も接続されてい
る。なお、ゲート電極１４に対する配線はＳｉＯ□基板
１１に設けられている。
この第１実施例では、上述の第１及び第２従来例とは異
なり、ゲート電極１４とソース・ドレイン領域１６．１
７とが重畳している。しかし、例えば、ソース・ドレイ
ン領域１６．１７の面積を２０μｍ×５０μｍ、ゲート
酸化膜１３の厚さを６００人とすると、両者間の容量は
１ｐＦ以下である。
なり、ゲート電極１４とソース・ドレイン領域１６．１
７とが重畳している。しかし、例えば、ソース・ドレイ
ン領域１６．１７の面積を２０μｍ×５０μｍ、ゲート
酸化膜１３の厚さを６００人とすると、両者間の容量は
１ｐＦ以下である。
そして、例えば螢光表示管駆動用の高耐圧トランジスタ
では、上記の容量がｎＦ程度までであれば動作に影響が
ない。従って、この様な螢光表示管駆動用の高耐圧トラ
ンジスタ等に、この第１実施例を適用することができる
。
では、上記の容量がｎＦ程度までであれば動作に影響が
ない。従って、この様な螢光表示管駆動用の高耐圧トラ
ンジスタ等に、この第１実施例を適用することができる
。
第２図が、第２実施例を示している。この第２実施例は
、ゲート電極１４と路間し厚さの層間ＳｉＯ□膜２８が
ＳｉＯ□基板１１上に形成されており、ゲート電極１４
上のゲート酸化膜１３上と層間５ｉＯｚ膜２８上とに多
結晶Ｓｉ薄膜１２が略平坦に形成されていることを除い
て、上述の第１実施例と実質的に同様の構成を有してい
る。
、ゲート電極１４と路間し厚さの層間ＳｉＯ□膜２８が
ＳｉＯ□基板１１上に形成されており、ゲート電極１４
上のゲート酸化膜１３上と層間５ｉＯｚ膜２８上とに多
結晶Ｓｉ薄膜１２が略平坦に形成されていることを除い
て、上述の第１実施例と実質的に同様の構成を有してい
る。
この様な第２実施例を製造するには、第３Ａ図に示す様
に、ゲート電極１４を形成した後に層間ＳｉＯ□膜２８
をＣＶＤ等によってゲート電極１４と同等以上の厚さに
堆積させ、更にフォトレジスト２９を略平坦に塗布する
。
に、ゲート電極１４を形成した後に層間ＳｉＯ□膜２８
をＣＶＤ等によってゲート電極１４と同等以上の厚さに
堆積させ、更にフォトレジスト２９を略平坦に塗布する
。
次に、フォトレジスト２９と層間ＳｉＯ□膜２８とが略
同じエツチング速度となる条件で、第３Ｂ図に示す様に
ゲート電極１４が露出するまで、フォトレジスト２９と
層間ＳｉＯ□膜２８とに対してＲＩＥを行う。
同じエツチング速度となる条件で、第３Ｂ図に示す様に
ゲート電極１４が露出するまで、フォトレジスト２９と
層間ＳｉＯ□膜２８とに対してＲＩＥを行う。
そしてこの状態で、ゲート電極１４を構成している多結
晶Ｓｉ層の表面を熱酸化して、第３Ｃ図に示す様に、Ｓ
ｉＯ□から成るゲート酸化膜１３を形成する。
晶Ｓｉ層の表面を熱酸化して、第３Ｃ図に示す様に、Ｓ
ｉＯ□から成るゲート酸化膜１３を形成する。
その後は、従来公知の方法によって、多結晶Ｓｉ薄膜１
２、ソース・ドレイン領域１６．１７、層間絶縁膜２１
、コンタクト窓２２．２３、Ａｌ配線２４．２５等を形
成する。
２、ソース・ドレイン領域１６．１７、層間絶縁膜２１
、コンタクト窓２２．２３、Ａｌ配線２４．２５等を形
成する。
本発明による薄膜トランジスタでは、ゲート絶縁膜にお
いてソース・ドレイン領域とゲート電極との間の電界集
中がないので、ゲート耐圧が高い。
いてソース・ドレイン領域とゲート電極との間の電界集
中がないので、ゲート耐圧が高い。
また、薄膜トランジスタをバルクトランジスタと同一の
チップに形成する場合等に各々のゲート電極を同一層で
形成することができるので、製造工程を少なくすること
ができる。
チップに形成する場合等に各々のゲート電極を同一層で
形成することができるので、製造工程を少なくすること
ができる。
第１Ａ図は本発明の第１実施例を示しており第１Ｂ図の
Ａ−Ａ線に沿う側断面図、第１Ｂ図は第１実施例の平面
図、第２図は第２実施例の側断面図、第３図は第２実施
例の製造工程を順次に示す側断面図である。 第４図及び第５図は本発明の夫々第１及び第２従来例の
側断面図である。 なお図面に用いた符号において、 １１−−−〜−・−−−−−−・・−５ｉＯ□基板１２
・・−・−−−−−−−−−−−−・・多結晶Ｓｉ薄１
模ゲート電極 である。
Ａ−Ａ線に沿う側断面図、第１Ｂ図は第１実施例の平面
図、第２図は第２実施例の側断面図、第３図は第２実施
例の製造工程を順次に示す側断面図である。 第４図及び第５図は本発明の夫々第１及び第２従来例の
側断面図である。 なお図面に用いた符号において、 １１−−−〜−・−−−−−−・・−５ｉＯ□基板１２
・・−・−−−−−−−−−−−−・・多結晶Ｓｉ薄１
模ゲート電極 である。
Claims (1)
- 【特許請求の範囲】 基板上に形成されているゲート電極と、 このゲート電極の上層に略平坦に形成されている半導体
薄膜とを夫々具備する薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29702788A JPH02143462A (ja) | 1988-11-24 | 1988-11-24 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29702788A JPH02143462A (ja) | 1988-11-24 | 1988-11-24 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143462A true JPH02143462A (ja) | 1990-06-01 |
Family
ID=17841277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29702788A Pending JPH02143462A (ja) | 1988-11-24 | 1988-11-24 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143462A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161999A (ja) * | 1993-10-06 | 1995-06-23 | Micron Semiconductor Inc | 薄フィルム電界効果形トランジスターの形成方法 |
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6344378B1 (en) | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173286A (ja) * | 1985-01-29 | 1986-08-04 | 株式会社東芝 | 表示装置の製造方法 |
| JPS61181164A (ja) * | 1985-02-07 | 1986-08-13 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタの製造方法 |
-
1988
- 1988-11-24 JP JP29702788A patent/JPH02143462A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61173286A (ja) * | 1985-01-29 | 1986-08-04 | 株式会社東芝 | 表示装置の製造方法 |
| JPS61181164A (ja) * | 1985-02-07 | 1986-08-13 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタの製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| US5858821A (en) * | 1993-05-12 | 1999-01-12 | Micron Technology, Inc. | Method of making thin film transistors |
| US6376287B1 (en) | 1993-05-12 | 2002-04-23 | Micron Technology, Inc. | Method of making field effect |
| US6251714B1 (en) | 1993-10-06 | 2001-06-26 | Micron Technology, Inc. | Method of making thin film field effect transistors |
| US5923965A (en) * | 1993-10-06 | 1999-07-13 | Micron Technology, Inc. | Thin film transistors and method of making |
| US5847406A (en) * | 1993-10-06 | 1998-12-08 | Micron Technology, Inc. | Thin film field effect transistor |
| US6150201A (en) * | 1993-10-06 | 2000-11-21 | Micron Technology, Inc. | Methods of forming top-gated thin film field effect transistors |
| US6235562B1 (en) | 1993-10-06 | 2001-05-22 | Micron Technology, Inc. | Method of making field effect transistors |
| JPH07161999A (ja) * | 1993-10-06 | 1995-06-23 | Micron Semiconductor Inc | 薄フィルム電界効果形トランジスターの形成方法 |
| US5807769A (en) * | 1993-10-06 | 1998-09-15 | Micron Technology, Inc. | Methods of making thin film transistors |
| US6043507A (en) * | 1997-09-24 | 2000-03-28 | Micron Technology, Inc. | Thin film transistors and methods of making |
| US6344378B1 (en) | 1999-03-01 | 2002-02-05 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, thin film transistors, and methods of forming field effect transistors |
| US6504170B1 (en) | 1999-03-01 | 2003-01-07 | Micron Technology, Inc. | Field effect transistors, field emission apparatuses, and a thin film transistor |
| US7329552B2 (en) | 1999-03-01 | 2008-02-12 | Micron Technology, Inc. | Field effect transistor fabrication methods, field emission device fabrication methods, and field emission device operational methods |
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