JPH0812922B2 - シフトレジスタ集積回路の製造方法 - Google Patents
シフトレジスタ集積回路の製造方法Info
- Publication number
- JPH0812922B2 JPH0812922B2 JP59135204A JP13520484A JPH0812922B2 JP H0812922 B2 JPH0812922 B2 JP H0812922B2 JP 59135204 A JP59135204 A JP 59135204A JP 13520484 A JP13520484 A JP 13520484A JP H0812922 B2 JPH0812922 B2 JP H0812922B2
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- JP
- Japan
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- integrated circuit
- shift register
- film
- insulating film
- amorphous silicon
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ファクシミリ等のイメージセンサ、および
液晶ディスプレイ等に用いられるシフトレジスタ集積回
路の製造方法に関し、特にアモルファス・シリコン薄膜
トランジスタおよびn+a−Si膜から構成される負荷抵抗
さらに蓄積容量を具備するシフトレジスタ集積回路の製
造方法に関するものである。
液晶ディスプレイ等に用いられるシフトレジスタ集積回
路の製造方法に関し、特にアモルファス・シリコン薄膜
トランジスタおよびn+a−Si膜から構成される負荷抵抗
さらに蓄積容量を具備するシフトレジスタ集積回路の製
造方法に関するものである。
薄膜トランジスタアレイを用いた集積回路は、単結晶
シリコン基板に作り込まれたMOSトランジスタを用いた
集積回路に比べて低価格で製造工程が簡単であり大面積
化が容易であるという利点を有する。しかしながら半
面、周波数応答特性が単結晶シリコンMOSトランジスタ
に比べて劣るため（電界効果移動度において1/10〜1/10
0）、ファクシミリ装置等のイメージセンサ基板または
液晶ディスプレイ装置等のアクティブマトリックス基板
への駆動回路の作り込みが困難であるという問題点があ
った。
シリコン基板に作り込まれたMOSトランジスタを用いた
集積回路に比べて低価格で製造工程が簡単であり大面積
化が容易であるという利点を有する。しかしながら半
面、周波数応答特性が単結晶シリコンMOSトランジスタ
に比べて劣るため（電界効果移動度において1/10〜1/10
0）、ファクシミリ装置等のイメージセンサ基板または
液晶ディスプレイ装置等のアクティブマトリックス基板
への駆動回路の作り込みが困難であるという問題点があ
った。
なお本発明の先行技術は特開昭58−170067号公報に開
示されている。
示されている。
本発明が解決しようとする問題点は、薄膜トランジス
タがイメージセンサ基板およびアクティブマトリクス基
板に適用できるように、前述の他の方式によるトランジ
スタ集積回路に取って代ることができる性能を有する薄
膜トランジスタを用いたシフトレジスタ集積回路の製造
方法を得ることにある。
タがイメージセンサ基板およびアクティブマトリクス基
板に適用できるように、前述の他の方式によるトランジ
スタ集積回路に取って代ることができる性能を有する薄
膜トランジスタを用いたシフトレジスタ集積回路の製造
方法を得ることにある。
本発明は、上記問題点を解消するシフトレジスタ集積
回路の製造方法を提供するもので、その手段は、ガラス
基板上にゲート電極を蒸着し、パターンニングする工
程、ゲート絶縁膜、アモルファス・シリコン膜、および
チャネル保護膜をグロー放電分解法を用いて真空を破ら
ずに連続して形成する工程、フォトリソグラフィーを用
いてソース電極およびドレイン電極のパターン形成を行
う工程、誘電材料を用いた絶縁膜を形成する工程、該ソ
ースまたはドレイン電極と該誘電材料を用いた絶縁膜と
を接続する金属電極を蒸着する工程、および負荷用の燐
ドープ・アモルファス・シリコン膜をグロー放電分解法
で作製しパターニングを行い該ソース電極に一端が接続
された金属電極の一端に接続されるように形成する工
程、を具備するシフトレジスタ集積回路の製造方法によ
ってなされる。
回路の製造方法を提供するもので、その手段は、ガラス
基板上にゲート電極を蒸着し、パターンニングする工
程、ゲート絶縁膜、アモルファス・シリコン膜、および
チャネル保護膜をグロー放電分解法を用いて真空を破ら
ずに連続して形成する工程、フォトリソグラフィーを用
いてソース電極およびドレイン電極のパターン形成を行
う工程、誘電材料を用いた絶縁膜を形成する工程、該ソ
ースまたはドレイン電極と該誘電材料を用いた絶縁膜と
を接続する金属電極を蒸着する工程、および負荷用の燐
ドープ・アモルファス・シリコン膜をグロー放電分解法
で作製しパターニングを行い該ソース電極に一端が接続
された金属電極の一端に接続されるように形成する工
程、を具備するシフトレジスタ集積回路の製造方法によ
ってなされる。
上記シフトレジスタ集積回路の製造方法を用いれば、
MOSトランジスタを用いた回路に比べて低価格で製造工
程が簡単であり、大面積化が容易であると同時に、周波
数応答特性においても見劣りのしないシフトレジスタを
得ることが可能となる。
MOSトランジスタを用いた回路に比べて低価格で製造工
程が簡単であり、大面積化が容易であると同時に、周波
数応答特性においても見劣りのしないシフトレジスタを
得ることが可能となる。
本発明の一実施例としてのシフトレジスタ集積回路の
製造方法を用いたシフトレジスタ回路における基本単位
である部分の断面図が第１図に示される。
製造方法を用いたシフトレジスタ回路における基本単位
である部分の断面図が第１図に示される。
以下、第１図を用いて説明する。まず、ガラス基板１
上にMo,Cr、またはNiCrを用いたゲート電極２が蒸着さ
れ、パターニングされる。次いで、SiNまたはSiO2、か
ら成るゲート絶縁膜３、アモルファス・シリコン膜（ａ
−Si）４、SiO2またはSiNから成るチャネル保護膜７を
グロー放電分解法で真空を破らずに連通して形成する。
その後、通常のフォトリソグラフィーを用いて、ソース
・ドレイン電極６のパターン形成を行う。ソース・ドレ
イン電極６としては、NiCr,Cr、またはAlが用いられ
る。さらにコンタクトホール（図示せず）を設け、キャ
パシタを形成するための誘電体物質より成る絶縁膜８を
形成する。絶縁膜８としてはSiN,SiO2,Al2O3,TiO2また
はポリミド等の有機膜が用いられる。次いでCr,Al、ま
たはNiCr等から成る金属電極９を蒸着する。その後、負
荷用としての抵抗を形成するため、燐ドープ・アモルフ
ァス・シリコン膜（n+a−Si）10をグロー放電分解法を
用いて作成し、パターンニングを行う。燐ドープ・アモ
ルファス・シリコン膜（n+a−Si）５はオーミック改善
のために設けられる。
上にMo,Cr、またはNiCrを用いたゲート電極２が蒸着さ
れ、パターニングされる。次いで、SiNまたはSiO2、か
ら成るゲート絶縁膜３、アモルファス・シリコン膜（ａ
−Si）４、SiO2またはSiNから成るチャネル保護膜７を
グロー放電分解法で真空を破らずに連通して形成する。
その後、通常のフォトリソグラフィーを用いて、ソース
・ドレイン電極６のパターン形成を行う。ソース・ドレ
イン電極６としては、NiCr,Cr、またはAlが用いられ
る。さらにコンタクトホール（図示せず）を設け、キャ
パシタを形成するための誘電体物質より成る絶縁膜８を
形成する。絶縁膜８としてはSiN,SiO2,Al2O3,TiO2また
はポリミド等の有機膜が用いられる。次いでCr,Al、ま
たはNiCr等から成る金属電極９を蒸着する。その後、負
荷用としての抵抗を形成するため、燐ドープ・アモルフ
ァス・シリコン膜（n+a−Si）10をグロー放電分解法を
用いて作成し、パターンニングを行う。燐ドープ・アモ
ルファス・シリコン膜（n+a−Si）５はオーミック改善
のために設けられる。
第２図には、本発明の一実施例のシフトレジスタ集積
回路の等価回路が示される。図中抵抗Ｒはn+a−Si膜を
用いた負荷であり、駆動トランジスタにはアモルファス
・シリコン薄膜トランジスタ（ａ−Si TFT）が用いられ
る。φ１およびφ２はクロックラインであり、φＳは入
力信号である。２個のトランジスタで１組を構成するト
ランジスタ群の後段側のトランジスタの負荷には直列に
ａ−SiショットキーダイオードＤが接続され、ａ−Siシ
ョットキーダイオードＤとトランジスタとの接続点と接
地Ｅとの間に静電容量Ｃが設けられる。
回路の等価回路が示される。図中抵抗Ｒはn+a−Si膜を
用いた負荷であり、駆動トランジスタにはアモルファス
・シリコン薄膜トランジスタ（ａ−Si TFT）が用いられ
る。φ１およびφ２はクロックラインであり、φＳは入
力信号である。２個のトランジスタで１組を構成するト
ランジスタ群の後段側のトランジスタの負荷には直列に
ａ−SiショットキーダイオードＤが接続され、ａ−Siシ
ョットキーダイオードＤとトランジスタとの接続点と接
地Ｅとの間に静電容量Ｃが設けられる。
第３図には、第２図の回路における波形図が示され
る。図中φ１およびφ２はそれぞれクロックラインの電
圧波形を示し、φＳは入力信号波形を示す。V1,V2、お
よびV3は第２図に示されたように後段のトランジスタの
出力線G1,G2、およびG3における電圧波形をそれぞれ示
す。この出力線はスイッチング素子（図示せず）のゲー
トに結線される。V1ないしV3の波形において、立下りの
タイミングを遅延させるために前述の容量Ｃが設けら
れ、立下り時間を短くするためにダイオードＤが設けら
れる。
る。図中φ１およびφ２はそれぞれクロックラインの電
圧波形を示し、φＳは入力信号波形を示す。V1,V2、お
よびV3は第２図に示されたように後段のトランジスタの
出力線G1,G2、およびG3における電圧波形をそれぞれ示
す。この出力線はスイッチング素子（図示せず）のゲー
トに結線される。V1ないしV3の波形において、立下りの
タイミングを遅延させるために前述の容量Ｃが設けら
れ、立下り時間を短くするためにダイオードＤが設けら
れる。
本発明によれば、薄膜トランジスタを用いて大面積か
つ高速動作の可能なシフトレジスタ集積回路を製造する
ことができ、ａ−Siイメージセンサ基板およびアクティ
ブマトリクス基板と同一基板上にシフトレジスタ集積回
路を実現することができる。
つ高速動作の可能なシフトレジスタ集積回路を製造する
ことができ、ａ−Siイメージセンサ基板およびアクティ
ブマトリクス基板と同一基板上にシフトレジスタ集積回
路を実現することができる。
第１図は本発明の一実施例としてのシフトレジスタ集積
回路の製造方法を用いた回路における基本単位の部分の
断面図、第２図は本発明の一実施例のシフトレジスタ集
積回路の等価回路を示す回路図、および第３図は第２図
の回路における波形図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……アモルファス・シリコン膜、５……燐ドー
プ・アモルファス・シリコン膜、６……ソース・ドレイ
ン電極、７……チャネル保護膜、８……誘電体絶縁膜、
９……金属電極、10……負荷用燐ドープ・アモルファス
・シリコン膜。
回路の製造方法を用いた回路における基本単位の部分の
断面図、第２図は本発明の一実施例のシフトレジスタ集
積回路の等価回路を示す回路図、および第３図は第２図
の回路における波形図である。 １……ガラス基板、２……ゲート電極、３……ゲート絶
縁膜、４……アモルファス・シリコン膜、５……燐ドー
プ・アモルファス・シリコン膜、６……ソース・ドレイ
ン電極、７……チャネル保護膜、８……誘電体絶縁膜、
９……金属電極、10……負荷用燐ドープ・アモルファス
・シリコン膜。
Claims (1)
- 【請求項１】ガラス基板上にゲート電極を蒸着し、パタ
ーンニングする工程、ゲート絶縁膜、アモルファス・シ
リコン膜、およびチャネル保護膜をグロー放電分解法を
用いて真空を破らずに連続して形成する工程、フォトリ
ソグラフィーを用いてソース電極およびドレイン電極の
パターン形成を行う工程、誘電材料を用いた絶縁膜を形
成する工程、該ソースまたはドレイン電極と該誘電材料
を用いた絶縁膜とを接続する金属電極を蒸着する工程、
および負荷用の燐ドープ・アモルファス・シリコン膜を
グロー放電分解法で作製しパターンニングを行い該ソー
ス電極に一端が接続された金属電極の一端に接続される
ように形成する工程、を具備するシフトレジスタ集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135204A JPH0812922B2 (ja) | 1984-07-02 | 1984-07-02 | シフトレジスタ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135204A JPH0812922B2 (ja) | 1984-07-02 | 1984-07-02 | シフトレジスタ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115363A JPS6115363A (ja) | 1986-01-23 |
| JPH0812922B2 true JPH0812922B2 (ja) | 1996-02-07 |
Family
ID=15146283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135204A Expired - Lifetime JPH0812922B2 (ja) | 1984-07-02 | 1984-07-02 | シフトレジスタ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812922B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
-
1984
- 1984-07-02 JP JP59135204A patent/JPH0812922B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6115363A (ja) | 1986-01-23 |
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