JPH08130307A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH08130307A
JPH08130307A JP6290427A JP29042794A JPH08130307A JP H08130307 A JPH08130307 A JP H08130307A JP 6290427 A JP6290427 A JP 6290427A JP 29042794 A JP29042794 A JP 29042794A JP H08130307 A JPH08130307 A JP H08130307A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 ４個のＭＯＳトランジスタで構成されるＨブ
リッジ回路におけるオン抵抗を低減しかつチップサイズ
の縮小化を可能にする。 【構成】 ４個のＭＯＳトランジスタで構成されるＨブ
リッジ回路において、上側アームトランジスタＴｒ１，
Ｔｒ２を縦型ＤＭＯＳトランジスタで構成することでオ
ン抵抗を低減する。また、下側アームトランジスタＴｒ
３，Ｔｒ４を表面拡散領域を有する横型ＤＭＯＳトラン
ジスタで構成することで、全てのトランジスタを横型Ｄ
ＭＯＳトランジスタで構成した場合に比較して全体のオ
ン抵抗を低減し、チップサイズを縮小する。また、縦型
ＤＭＯＳトランジスタのみで構成する場合のような周辺
ウェルを形成する必要がなく、チップサイズを更に縮小
することが可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電力ＭＯＳで構成される
半導体装置に関し、特にＨブリッジ回路を構成する半導
体装置とその製造方法に関する。
【０００２】
【従来の技術】従来、モータ等の負荷を駆動するための
ブリッジ回路として、図６に示すように一対の上側アー
ムトランジスタＴｒ１，Ｔｒ２と、下側のアームトラン
ジスタＴｒ３，Ｔｒ４で構成されたＨブリッジ回路があ
る。上側アームトランジスタＴｒ１，Ｔｒ２のドレイン
電極は共通で通常は電源に接続される。また、これらの
ソース電極は下側アームトランジスタＴｒ３，Ｔｒ４の
ドレイン電極に接続され、この接続点Ｘ１，Ｘ２はモー
タＭ等の負荷に接続される。また、これら下側アームト
ランジスタＴｒ３，Ｔｒ４のソース電極は共通でＧＮＤ
に接続される。
【０００３】このようなＨブリッジ回路を構成する半導
体装置として、例えば特開昭６１−１４８８８１号公報
では、図７に示す構成のものが用いられている。同図に
おいて、Ｐ型半導体基板２１上に４つの同一構造の横型
ＤＭＯＳトランジスタＴｒ１〜Ｔｒ４がＰ型アイソレー
ション層２２によって絶縁分離された状態で形成され
る。各横型ＤＭＯＳＴｒは、Ｐ型半導体基板２１上にＮ
型埋込層２３とＮ型エピタキシャル層２４、Ｎ型埋込層
２３まで延在するＮ型シンカ層２５からなるドレイン領
域を構成し、Ｎ型エピタキシャル層２４の中には基板表
面に互いに離れて設けられたＰ型ベース領域２６を有
し、このベース領域２６内にＮ型ソース領域２７を形成
する。ゲート絶縁膜２８を介して形成されたゲート電極
２９はＰＳＧ層の層間絶縁膜３０で覆われ、その上にア
ルミニウム等の金属を被着し、前記Ｎ型ソース領域２７
とＰ型ベース領域２６とのコンタクト電極をソース電極
Ｓ１〜Ｓ４とし、Ｎ型シンカ層２５とのコンタクト電極
をドレイン電極Ｄ１〜Ｄ４としている。
【０００４】また、従来の他の構成として、特開平４−
３４６４７７号公報では、Ｈブリッジ回路の各アームト
ランジスタとして、図８に示すような縦型ＭＯＳＦＥＴ
を用いたものが提案されている。同図において、Ｎ型半
導体基体３１の表面にＰ型のＭＯＳ部ウェル３２と周辺
ウェル３３が形成され、これらのウェルにＮ型のソース
領域３４、Ｐ型のコンタクト層３５が形成され、その上
にゲート酸化膜３６及びゲート電極３７が形成されてい
る。３８は層間絶縁膜、３９はソース電極、４０はドレ
イン電極である。
【０００５】
【発明が解決しようとする課題】ところで、このような
Ｈブリッジ回路のアームトランジスタとして、図９に示
すような３種類の電力ＭＯＳトランジスタが採用可能で
ある。同図（ａ）は縦型ＤＭＯＳトランジスタＴｒＡ、
同図（ｂ）はドレインオフセット領域にＰ型表面拡散領
域を有する横型ＤＭＯＳトランジスタＴｒＢ、同図
（ｃ）は横型ＤＭＯＳトランジスタＴｒＣである。
【０００６】各トランジスタにおいて、４１はＮ型基
板、４２はＮ型エピタキシャル層、４３はＰ型ウェル領
域、４４はＮ型ドレイン領域、４５はフィールド絶縁
膜、４６はゲート絶縁膜、４７はゲート電極、４８はＰ
型表面拡散層、４９はＰ型ベース領域、５０はＮＷＥソ
ース領域、５１は層間絶縁膜、５２は裏面電極である。
【０００７】これらのトランジスタがオン，オフ動作さ
れるときのオン抵抗の理論式を次に示す。 （ＴｒＡ）Ｒｏｎ＝Ｒｃｈ＋ＲｊEFT ＋Ｒｅｐｉ＋Ｒｓ
ｕｂ （ＴｒＢ）Ｒｏｎ＝Ｒｃｈ＋ＲD1 （ＴｒＣ）Ｒｏｎ＝Ｒｃｈ＋ＲD2
【０００８】ここで、 Ｒｃｈ：チャネル部抵抗 ＲｊEFT ：ジャンクション抵抗 Ｒｅｐｉ：Ｎ型エピタキシャル層抵抗 Ｒｓｕｂ：Ｎ型半導体基板抵抗 ＲD1：Ｐ型表面拡散領域を有するドレインオフセット部
の抵抗 ＲD2：ドレインオフセット部の抵抗
【０００９】したがって、各トランジスタのオン抵抗を
比較すると、耐圧６０Ｖ系以上のデバイスでは、 ＴｒＡ＜ＴｒＢ＜ＴｒＣ となる。耐圧が高くなればＴｒＡとＴｒＢの差は更に増
大する。
【００１０】一方、耐圧３０Ｖ系のデバイスでは、 ＴｒＡ＜ＴｒＣ＜ＴｒＢ となる。
【００１１】このため、図７に示した従来の半導体装置
では、ブリッジ回路を構成する全てのトランジスタを全
て横型ＤＭＯＳトランジスタ、すなわちＴｒＣで構成し
ているため、単位面積あたりのオン抵抗が大きく、チッ
プサイズを縮小化する際の妨げとなる。また、図８に示
した半導体装置では、オン抵抗が小さい縦型ＤＭＯＳト
ランジスタで構成しているが、この構成では周辺ウェル
が必要とされるため、この周辺ウェルの占有面積が大き
く、チップサイズの縮小化の障害となっている。
【００１２】
【発明の目的】本発明の目的は、オン抵抗を低減しかつ
チップサイズの縮小化を可能にした半導体装置とその製
造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
４個のＭＯＳトランジスタで構成されるＨブリッジ回路
において、上側アームトランジスタと下側アームトラン
ジスタとを異なる構成のＭＯＳトランジスタで構成す
る。
【００１４】例えば、上側アームトランジスタを縦型Ｄ
ＭＯＳトランジスタで構成し、下側アームトランジスタ
をオフセットドレイン領域の表面にチャネル領域と同一
導電型でかつ同電位の表面拡散領域を有する横型ＤＭＯ
Ｓトランジスタで構成する。この場合、表面拡散領域は
フィールド絶縁膜の直下に形成されたチャネルストッパ
領域の一部で構成されることが好ましい。
【００１５】あるいは、上側アームトランジスタを縦型
ＤＭＯＳトランジスタで構成し、下側アームトランジス
タを横型ＤＭＯＳトランジスタで構成する。
【００１６】また、本発明の製造方法は、第１導電型の
半導体基板に第２導電型のウェルを形成する工程と、半
導体基板及びウェルにそれぞれ第２導電型のベース領域
を形成する工程と、ウェル内において前記ベース領域に
隣接して第１導電型のドレイン領域を形成する工程と、
半導体基板上にゲート絶縁膜及びゲート電極を形成する
工程と、このゲート電極を利用して前記ベース領域に第
１導電型のソース領域を選択的に形成する工程と、ドレ
イン領域に第２導電型の表面拡散領域を形成する工程と
を含んでいる。
【００１７】
【作用】本発明の半導体装置では、ブリッジ回路を構成
する上側アームトランジスタを縦型ＤＭＯＳトランジス
タで構成することでオン抵抗を低減することができる。
また、下側アームトランジスタを表面拡散領域を有する
横型ＤＭＯＳトランジスタで構成することで、全てのト
ランジスタを横型ＤＭＯＳトランジスタで構成した場合
に比較して全体のオン抵抗を低減し、チップサイズの縮
小が実現できる。また、縦型ＤＭＯＳトランジスタのみ
で構成する場合のような周辺ウェルを形成する必要がな
いため、チップサイズを更に縮小することが可能とな
る。
【００１８】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の第１実施例の断面図であり、図６
のブリッジ回路に適用された上下の各アームトランジス
タの構成を示す図である。Ｎ型シリコンからなる半導体
基板１の上にＮ型エピタキシャル層２が形成され、この
Ｎ型エピタキシャル層２にフィールド絶縁膜１１が形成
され、これによって素子分離された各領域に上側アーム
トランジスタＴｒ１，Ｔｒ２が形成される。また、前記
エピタキシャル層２に２個のＰ型ウェル領域３が設けら
れ、これらＰ型ウェル領域に下側アームトランジスタＴ
ｒ３，Ｔｒ４が形成される。
【００１９】前記上側アームトランジスタＴｒ１，Ｔｒ
２は、前記エピタキシャル層２に形成されたＰ型ベース
領域４と、このＰ型ベース領域４内に形成されたＮ型ソ
ース領域５と、エピタキシャル層２の表面に形成された
ゲート絶縁膜６と、このゲート絶縁膜６上に形成された
ゲート電極７とで構成される縦型ＤＭＯＳトランジスタ
として構成される。
【００２０】また、前記下側アームトランジスタＴｒ
３，Ｔｒ４は、前記Ｐ型ウェル領域３に形成されたＰ型
ベース領域４と、これに隣接して形成されたオフセット
構造のＮ型ドレイン領域８と、前記Ｐ型ベース領域４に
形成されたＮ型ソース領域５と、前記Ｎ型ドレイン領域
８に形成されたＰ型表面拡散領域９とで構成される横型
ＤＭＯＳトランジスタとして構成される。
【００２１】そして、各トランジスタの上には層間絶縁
膜１０が形成され、この層間絶縁膜１０に設けたコンタ
クトによりソース電極Ｓ１〜Ｓ３とドレイン電極Ｄ３，
Ｄ４が形成される。また、半導体基板１の裏面にも裏面
電極１２が形成されており、ドレイン電極Ｄ１，Ｄ２が
形成される。
【００２２】図２は図１の半導体装置の製造方法を工程
順に示す断面図である。先ず、図２（ａ）のように、比
抵抗が０．００１〜０．００２ΩｃｍのＮ型半導体基板
１を用い、この主面にはＮ型のエピタキシャル層２が設
けられ、このエピタキシャル層２はその比抵抗と厚さが
上側アームトランジスタＴｒ１，Ｔｒ２の耐圧によって
選択される。この半導体基板１に対して選択酸化処理が
行われ、半導体基板１の表面の上側アームトランジスタ
Ｔｒ１，Ｔｒ２の形成領域に厚さが数１０００Åの厚い
シリコン酸化膜２１を選択的に形成する。また、絶縁膜
が設けられない領域には数１００Åの薄いシリコン酸化
膜２２を形成する。その後、半導体基板１の主面にボロ
ンをイオン注入し、拡散する。このイオン注入において
は、ドーズ量は数１０13ｃｍ-2が選択され、これにより
シリコン酸化膜２２の直下に深さが５μｍ以上のＰ型ウ
ェル領域３が形成される。
【００２３】次に、図２（ｂ）のように、前記シリコン
酸化膜２１，２２を除去した後、半導体基板１の主面に
再び薄いシリコン酸化膜２３を形成し、その上に厚さが
数μｍのフォトレジスト２４を形成し、下側アームトラ
ンジスタＴｒ３，Ｔｒ４のドレイン領域に相当する領域
のフォトレジスト２４を除去する。そして、半導体基板
１の主面にドーズ量が数１０13ｃｍ-2のリンをイオン注
入するとともに、拡散処理を施し、Ｎ型ドレイン領域８
を形成する。
【００２４】次に、前記シリコン酸化膜２３に窒化膜を
選択的に形成し、選択酸化を行うことにより図２（ｃ）
のように、フィールド絶縁膜１１とゲート絶縁膜６を形
成する。また、これらフィールド絶縁膜１１とゲート絶
縁膜６の上に選択的にゲート電極７を形成する。
【００２５】次に、図２（ｄ）のように、フォトリソグ
ラフィ技術及びイオン注入によってそれぞれ所望の拡散
領域を形成する。即ち、下側アームトランジスタＴｒ
３，Ｔｒ４のＮ型ドレイン領域８内にはＰ型表面拡散領
域９が形成される。また、各トランジスタのチャネル領
域にはＰ型ベース領域４を形成し、各トランジスタのソ
ース領域にはＮ型ソース領域５を形成する。そして、全
面に層間絶縁膜１０を形成した後、その上に表面電極を
所要のパターンに形成し、各トランジスタのソース領域
にはソース電極Ｓ１〜Ｓ４を、下側アームトランジスタ
Ｔｒ３，Ｔｒ４のドレイン領域にはドレイン電極Ｄ３，
Ｄ４を形成する。
【００２６】ここで、上側アームトランジスタＴｒ１，
Ｔｒ２のソース電極Ｓ１，Ｓ２は下側アームトランジス
タＴｒ３，Ｔｒ４のドレイン電極Ｄ３，Ｄ４にそれぞれ
接続されている。また、図示は省略するが、下側アーム
トランジスタＴｒ３，Ｔｒ４のＰ型表面拡散領域９は電
位固定のため、自身のソース電極と接続されている。そ
して、半導体基板１の裏面を研削して所定の厚さとした
上で、裏面に裏面電極１２を形成する。これは上側アー
ムトランジスタＴｒ１，Ｔｒ２のドレイン電極Ｄ１，Ｄ
２と共通である。
【００２７】この構成によれば、ブリッジ回路を構成す
る上側アームトランジスタＴｒ１，Ｔｒ２を縦型ＤＭＯ
Ｓトランジスタで構成しているため、オン抵抗を低減す
ることができる。また、下側アームトランジスタＴｒ
３，Ｔｒ４はドレインオフセット領域の表面にＰ型拡散
領域９を有した横型ＤＭＯＳトランジスタで構成してい
るため、全てのトランジスタを横型ＤＭＯＳトランジス
タで構成した場合に比較して全体のオン抵抗を３０〜４
０％低減することが可能となる。これにより、チップサ
イズの縮小が実現できる。また、一方では、縦型ＤＭＯ
Ｓトランジスタのみで構成する場合のような周辺ウェル
を形成する必要がないため、チップサイズを更に縮小す
ることが可能となる。特に、この実施例では耐圧が６０
Ｖ系以上のデバイスで有効となることは前記したオン抵
抗の説明から明らかである。
【００２８】ここで、図３に示すように、横型ＤＭＯＳ
トランジスタに設けたＰ型拡散領域９の表面にフィール
ド絶縁膜１１が形成された構成としてもよい。この場合
には、図には示されていないが、フィールド絶縁膜１１
を形成する工程時に通常行われているフィールド絶縁膜
１１の下側に形成するＰ型チャネルストッパ領域を形成
するためのイオン注入工程を利用して形成することがで
き、Ｐ型拡散領域９を形成するためのフォトリソグラフ
ィ工程やイオン注入工程を増加させる必要がなくなる。
【００２９】図４は本発明の第２実施例の断面図であ
り、図１と等価な部分には同一符号を付してある。この
実施例では上側アームトランジスタＴｒ１，Ｔｒ２の構
成は図１と同じである。一方、下側アームトランジスタ
Ｔｒ３，Ｔｒ４では、Ｐ型ベース領域４の両側にＮ型ド
レイン領域８を形成し、かつＮ型ソース領域５を形成し
ているが、Ｐ型表面拡散領域は形成しておらず、通常の
横型ＤＭＯＳＴｒとして構成している。
【００３０】図５は図４の製造方法を工程順に示す断面
図である。図５（ａ）のように、第１実施例と同様に、
Ｎ型半導体基板１にＮ型のエピタキシャル層２が設けら
れ、このエピタキシャル層２に対して酸化処理が行わ
れ、上側アームトランジスタと下側アームトランジスタ
とで厚さの異なるシリコン酸化膜２１，２２を形成す
る。このシリコン酸化膜２１，２２を利用して下側アー
ムトランジスタの形成領域に深さ５μｍ以上のＰ型ウェ
ル領域３を形成する。
【００３１】次に、図５（ｂ）のように、酸化膜２３と
所要パターンのフォトレジスト２４を形成して下側アー
ムトランジスタにＮ型ドレイン領域８を形成する。次い
で、図５（ｃ）のように、各トランジスタの絶縁分離領
域にフィールド絶縁膜１１を、各トランジスタのゲート
領域にゲート絶縁膜６を、その上にゲート電極７を形成
する。
【００３２】次に、図５（ｄ）のように、ゲート電極７
を用いてセルフアラインにより各トランジスタのチャネ
ル領域にＰ型ベース領域４を、同じくゲート電極７を用
いてセルフアラインにより各トランジスタのＮ型ソース
領域５を形成し、フォトレジストをマスクとして下側ア
ームトランジスタのＮ型ドレイン領域８のコンタクト部
にＮ型ソース領域５を形成する。しかる上で、全面に層
間絶縁膜１０を形成し、各トランジスタのソース領域に
はソース電極Ｓ１〜Ｓ４を、下側アームトランジスタの
ドレイン領域にはドレイン電極Ｄ３，Ｄ４を形成する。
最後に半導体基板１の裏面を研削して所定の厚さとした
上で、裏面に裏面電極１２を形成し、ドレイン電極Ｄ
１，Ｄ２とする。
【００３３】この第２実施例においても、ブリッジ回路
を構成する上側アームトランジスタＴｒ１，Ｔｒ２を縦
型ＤＭＯＳトランジスタで構成しているため、オン抵抗
を低減することができる。また、下側アームトランジス
タＴｒ３，Ｔｒ４は通常の横型ＤＭＯＳトランジスタで
構成しているため、全てのトランジスタを横型ＤＭＯＳ
トランジスタで構成した場合に比較して全体のオン抵抗
を３０〜４０％低減することが可能となる。これによ
り、チップサイズの縮小が実現できる。また、一方で
は、縦型ＤＭＯＳトランジスタのみで構成する場合のよ
うな周辺ウェルを形成する必要がないため、チップサイ
ズを更に縮小することが可能となる。特に、この実施例
では耐圧が３０Ｖ系のデバイスで有効であることは前記
したオン抵抗の説明から明らかである。
【００３４】
【発明の効果】以上説明したように本発明は、４個のＭ
ＯＳトランジスタで構成されるＨブリッジ回路におい
て、上側アームトランジスタと下側アームトランジスタ
とを異なる構成のＭＯＳトランジスタで構成すること
で、オン抵抗を低減し、かつ一方でチップ面積を縮小す
ることができる。
【００３５】すなわち、ブリッジ回路を構成する上側ア
ームトランジスタを縦型ＤＭＯＳトランジスタで構成す
ることでオン抵抗を低減することができる。また、下側
アームトランジスタを表面拡散領域を有する横型ＤＭＯ
Ｓトランジスタで構成することで、全てのトランジスタ
を横型ＤＭＯＳトランジスタで構成した場合に比較して
全体のオン抵抗を低減し、チップサイズの縮小が実現で
きる。また、縦型ＤＭＯＳトランジスタのみで構成する
場合のような周辺ウェルを形成する必要がないため、チ
ップサイズを更に縮小することが可能となる。また、６
０Ｖ系のデバイスに対処することができる。
【００３６】また、表面拡散領域はフィールド絶縁膜の
直下に形成されたチャネルストッパ領域の一部で構成す
ることで、表面拡散領域を形成するための工程を増加す
る必要がなく、製造の容易化と低コスト化が実現でき
る。
【００３７】あるいは、上側アームトランジスタを縦型
ＤＭＯＳトランジスタで構成し、下側アームトランジス
タを横型ＤＭＯＳトランジスタで構成することにより、
少なくとも４個のアームトランジスタが全て横型ＤＭＯ
Ｓトランジスタに比較してオン抵抗を低減でき、かつチ
ップサイズの縮小が可能となる。この場合には、３０Ｖ
系のデバイスに用いて有効である。
【００３８】また、本発明の製造方法によれば、本発明
の前記した半導体装置を従来のＭＯＳ型トランジスタを
含む半導体装置の製造工程と殆ど同じ工程で製造するこ
とができ、製造工程を複雑化することがない。特に、表
面拡散層をフィールド絶縁膜の直下に形成されたチャネ
ルストッバ領域の一部で構成することで、その製造工程
を全く増加することがない。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１実施例の断面図であ
る。
【図２】図１の半導体装置の製造方法を工程順に示す断
面図である。
【図３】第１実施例の変形例の断面図である。
【図４】本発明の半導体装置の第２実施例の断面図であ
る。
【図５】図４の半導体装置の製造方法を工程順に示す断
面図である。
【図６】本発明が適用されるＨブリッジ回路の回路図で
ある。
【図７】従来のＨブリッジ回路に用いられる半導体装置
の一例を示す断面図である。
【図８】従来の半導体装置の他の例の断面図である。
【図９】Ｈブリッジ回路に用いられる各種ＭＯＳトラン
ジスタのオン抵抗を比較するための断面図である。
【符号の説明】
１ Ｎ型半導体基板 ２ Ｎ型エピタキシャル層 ３ Ｐ型ウェル領域 ４ Ｐ型ベース領域 ５ Ｎ型ソース領域 ７ ゲート電極 ８ Ｎ型ドレイン領域 ９ Ｐ型表面拡散領域 １１ フィールド絶縁膜 １２ 裏面電極

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ４個のＭＯＳトランジスタで構成される
    Ｈブリッジ回路において、上側アームトランジスタと下
    側アームトランジスタとを異なる構成のＭＯＳトランジ
    スタで構成したことを特徴とする半導体装置。
  2. 【請求項２】 上側アームトランジスタを縦型ＤＭＯＳ
    トランジスタで構成し、下側アームトランジスタをオフ
    セットドレイン領域の表面にチャネル領域と同一導電型
    でかつ同電位の表面拡散領域を有する横型ＤＭＯＳトラ
    ンジスタで構成した請求項１の半導体装置。
  3. 【請求項３】 表面拡散領域はフィールド絶縁膜の直下
    に形成されたチャネルストッパ領域の一部で構成されて
    なる請求項２の半導体装置。
  4. 【請求項４】 上側アームトランジスタを縦型ＤＭＯＳ
    トランジスタで構成し、下側アームトランジスタを横型
    ＤＭＯＳトランジスタで構成した請求項１の半導体装
    置。
  5. 【請求項５】 第１導電型の半導体基板に第２導電型の
    ウェルを形成する工程と、前記半導体基板及びウェルに
    それぞれ第２導電型のベース領域を形成する工程と、前
    記ウェル内において前記ベース領域に隣接して第１導電
    型のドレイン領域を形成する工程と、前記半導体基板上
    にゲート絶縁膜及びゲート電極を形成する工程と、前記
    ゲート電極を利用して前記ベース領域に第１導電型のソ
    ース領域を選択的に形成する工程と、前記ドレイン領域
    に第２導電型の表面拡散領域を形成する工程とを含むこ
    とを特徴とする半導体装置の製造方法。
  6. 【請求項６】 第２導電型の表面拡散領域は、フィール
    ド絶縁膜の形成時にその直下に形成するチャネルストッ
    パを形成するためのイオン注入工程により形成する請求
    項５の半導体装置の製造方法。
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