JPH08139104A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH08139104A JPH08139104A JP6274083A JP27408394A JPH08139104A JP H08139104 A JPH08139104 A JP H08139104A JP 6274083 A JP6274083 A JP 6274083A JP 27408394 A JP27408394 A JP 27408394A JP H08139104 A JPH08139104 A JP H08139104A
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- Japan
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- effect transistor
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Abstract
(57)【要約】
【目的】 製造工程の途中でチャネル領域に侵入する不
純物による電界効果トランジスタの特性劣化を防止す
る。 【構成】 ｎ型チャネル領域４と同一導電型のドナ不純
物である酸素（Ｏ；活性化エネルギー＝0.６７ｅＶ）お
よびアクセプタ不純物であるクロム（Ｃｒ；活性化エネ
ルギー＝0.６３ｅＶ）を、ＧａＡｓからなる半絶縁性基
板１の主面上に形成されたｎ型チャネル領域４の表面に
導入することにより、製造工程の途中でｎ型チャネル領
域４に侵入するｐ型不純物およびｎ型不純物を不活性化
する。
純物による電界効果トランジスタの特性劣化を防止す
る。 【構成】 ｎ型チャネル領域４と同一導電型のドナ不純
物である酸素（Ｏ；活性化エネルギー＝0.６７ｅＶ）お
よびアクセプタ不純物であるクロム（Ｃｒ；活性化エネ
ルギー＝0.６３ｅＶ）を、ＧａＡｓからなる半絶縁性基
板１の主面上に形成されたｎ型チャネル領域４の表面に
導入することにより、製造工程の途中でｎ型チャネル領
域４に侵入するｐ型不純物およびｎ型不純物を不活性化
する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
(Field-Effective-Transister)およびその製造技術に関
し、例えばショットキゲート型電界効果トランジスタの
電気的特性の向上に適用して有効な技術に関するもので
ある。
(Field-Effective-Transister)およびその製造技術に関
し、例えばショットキゲート型電界効果トランジスタの
電気的特性の向上に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】ガリウムヒ素（ＧａＡｓ）などの化合物
半導体基板を用いたショットキゲート型電界効果トラン
ジスタについては、例えば特開昭５７−１１３２８９号
公報に記載がある。
半導体基板を用いたショットキゲート型電界効果トラン
ジスタについては、例えば特開昭５７−１１３２８９号
公報に記載がある。
【０００３】この種のショットキゲート型電界効果トラ
ンジスタを形成するには、まず半導体基板の表面にイオ
ン注入の保護膜となる酸化シリコン膜を形成した後、こ
の酸化シリコン膜をマスクにして半導体基板に不純物
（例えばＳｉ）をイオン注入することによりチャネル領
域を形成し、続いて上記半導体基板上に堆積したタング
ステンシリサイド（ＷＳｉx)などの高融点金属シリサイ
ド膜をパターニングしてゲート電極を形成する。
ンジスタを形成するには、まず半導体基板の表面にイオ
ン注入の保護膜となる酸化シリコン膜を形成した後、こ
の酸化シリコン膜をマスクにして半導体基板に不純物
（例えばＳｉ）をイオン注入することによりチャネル領
域を形成し、続いて上記半導体基板上に堆積したタング
ステンシリサイド（ＷＳｉx)などの高融点金属シリサイ
ド膜をパターニングしてゲート電極を形成する。
【０００４】
【発明が解決しようとする課題】本発明者は、上記電界
効果トランジスタの製造工程を検討した結果、製造工程
の途中でチャネル領域の表面に付着した重金属などの不
純物がチャネル領域中に拡散し、これがトランジスタの
しきい値電圧（Ｖth）やゲート電極近傍の半導体基板の
電気抵抗に影響を及ぼして、トランジスタの電気特性を
劣化させることを見出した。
効果トランジスタの製造工程を検討した結果、製造工程
の途中でチャネル領域の表面に付着した重金属などの不
純物がチャネル領域中に拡散し、これがトランジスタの
しきい値電圧（Ｖth）やゲート電極近傍の半導体基板の
電気抵抗に影響を及ぼして、トランジスタの電気特性を
劣化させることを見出した。
【０００５】本発明の目的は、製造工程の途中でチャネ
ル領域に侵入する不純物による電界効果トランジスタの
特性劣化を有効に防止することのできる技術を提供する
ことにある。
ル領域に侵入する不純物による電界効果トランジスタの
特性劣化を有効に防止することのできる技術を提供する
ことにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】本発明の電界効果トランジスタは、半導体
基板の主面に形成されたチャネル領域の表面に、その活
性化エネルギーが前記半導体基板のバンドギャップのほ
ぼ中間付近にある不純物を導入したものである。
基板の主面に形成されたチャネル領域の表面に、その活
性化エネルギーが前記半導体基板のバンドギャップのほ
ぼ中間付近にある不純物を導入したものである。
【０００９】本発明の電界効果トランジスタの製造方法
は、半導体基板の主面にチャネル領域を形成した後、そ
の主面上にゲート電極を形成する工程に先だって、ある
いはゲート電極を形成した後、このゲート電極をマスク
にしてその両側のチャネル領域の表面に、その活性化エ
ネルギーが前記半導体基板のバンドギャップのほぼ中間
付近にある不純物を導入するものである。
は、半導体基板の主面にチャネル領域を形成した後、そ
の主面上にゲート電極を形成する工程に先だって、ある
いはゲート電極を形成した後、このゲート電極をマスク
にしてその両側のチャネル領域の表面に、その活性化エ
ネルギーが前記半導体基板のバンドギャップのほぼ中間
付近にある不純物を導入するものである。
【００１０】
【作用】一般に、ショットキゲート型電界効果トランジ
スタのしきい値電圧（Ｖth）は、ショットキゲートのビ
ルトインポテンシャルをＶbi、チャネルのキャリア濃度
をＮsdとすると、次式で示される。
スタのしきい値電圧（Ｖth）は、ショットキゲートのビ
ルトインポテンシャルをＶbi、チャネルのキャリア濃度
をＮsdとすると、次式で示される。
【００１１】
【数１】
【００１２】ここで、ａはチャネル層の厚さである。
【００１３】ところが、半導体基板の表面がｐ型不純物
で汚染されると、しきい値電圧（Ｖth）は次式で示さ
れ、その低下が生じる。
で汚染されると、しきい値電圧（Ｖth）は次式で示さ
れ、その低下が生じる。
【００１４】
【数２】
【００１５】そこで、これを防ぐために、半導体基板の
表面に薄く、濃度Ｎddのドナ不純物を導入すると、しき
い値電圧（Ｖth）は、次式で示すように、ｐ型不純物で
汚染された分だけドナ不純物（Ｎdd）が活性化するの
で、安定化する。
表面に薄く、濃度Ｎddのドナ不純物を導入すると、しき
い値電圧（Ｖth）は、次式で示すように、ｐ型不純物で
汚染された分だけドナ不純物（Ｎdd）が活性化するの
で、安定化する。
【００１６】
【数３】
【００１７】同様に、半導体基板表面がｎ型不純物で汚
染された場合は、アクセプタ不純物を導入すればよく、
ｐ型不純物およびｎ型不純物で汚染された場合は、ドナ
不純物およびアクセプタ不純物をそれぞれ導入すればよ
い。
染された場合は、アクセプタ不純物を導入すればよく、
ｐ型不純物およびｎ型不純物で汚染された場合は、ドナ
不純物およびアクセプタ不純物をそれぞれ導入すればよ
い。
【００１８】このとき導入する不純物の活性化エネルギ
ーが高すぎると、トランジスタの電気特性を劣化させる
ので、導入する不純物は、その活性化エネルギーが半導
体基板のバンドギャップのほぼ中間付近程度のものとす
る。例えば半導体基板がＧａＡｓ（バンドギャップ＝1.
４ｅＶ）の場合は、活性化エネルギーが0.７ｅＶ前後の
不純物を導入すればよい。
ーが高すぎると、トランジスタの電気特性を劣化させる
ので、導入する不純物は、その活性化エネルギーが半導
体基板のバンドギャップのほぼ中間付近程度のものとす
る。例えば半導体基板がＧａＡｓ（バンドギャップ＝1.
４ｅＶ）の場合は、活性化エネルギーが0.７ｅＶ前後の
不純物を導入すればよい。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２０】本実施例は、ＧａＡｓＦＥＴに適用したも
のであり、その製造方法を図１〜図６を用いて説明す
る。
のであり、その製造方法を図１〜図６を用いて説明す
る。
【００２１】まず、図１に示すように、ＧａＡｓからな
る半絶縁性基板１の主面上にイオン注入の保護膜となる
酸化シリコン膜２をＣＶＤ法で堆積する。
る半絶縁性基板１の主面上にイオン注入の保護膜となる
酸化シリコン膜２をＣＶＤ法で堆積する。
【００２２】次に、図２に示すように、ｎ型不純物であ
るシリコン（Ｓｉ）を、打ち込みエネルギー２００ｋ
Ｖ、ドーズ量５×１０12cm-2でイオン注入し、続いてｐ
型不純物であるマグネシウム（Ｍｇ）を、打ち込みエネ
ルギー２００ｋＶ、ドーズ量1.５×１０12cm-2でイオン
注入した後、半絶縁性基板１を８００℃で２０分間アニ
ールすることにより、図３に示すように、ｐ型半導体領
域３およびｎ型チャネル領域４を形成する。
るシリコン（Ｓｉ）を、打ち込みエネルギー２００ｋ
Ｖ、ドーズ量５×１０12cm-2でイオン注入し、続いてｐ
型不純物であるマグネシウム（Ｍｇ）を、打ち込みエネ
ルギー２００ｋＶ、ドーズ量1.５×１０12cm-2でイオン
注入した後、半絶縁性基板１を８００℃で２０分間アニ
ールすることにより、図３に示すように、ｐ型半導体領
域３およびｎ型チャネル領域４を形成する。
【００２３】次に、図４に示すように、製造工程の途中
でｎ型チャネル領域４に侵入するｐ型不純物およびｎ型
不純物をそれぞれ不活性化するために、ｎ型チャネル領
域４と同一導電型のドナ不純物である酸素（Ｏ；活性化
エネルギー＝0.６７ｅＶ）およびアクセプタ不純物であ
るクロム（Ｃｒ；活性化エネルギー＝0.６３ｅＶ）を、
それぞれドーズ量１×１０12cm-2でｎ型チャネル領域４
の表面、例えばピーク濃度が１０〜２０nmの深さに位置
するように、２０〜３０nmの深さにイオン注入する。
でｎ型チャネル領域４に侵入するｐ型不純物およびｎ型
不純物をそれぞれ不活性化するために、ｎ型チャネル領
域４と同一導電型のドナ不純物である酸素（Ｏ；活性化
エネルギー＝0.６７ｅＶ）およびアクセプタ不純物であ
るクロム（Ｃｒ；活性化エネルギー＝0.６３ｅＶ）を、
それぞれドーズ量１×１０12cm-2でｎ型チャネル領域４
の表面、例えばピーク濃度が１０〜２０nmの深さに位置
するように、２０〜３０nmの深さにイオン注入する。
【００２４】次に、半絶縁性基板１の主面上の酸化シリ
コン膜２を除去した後、図５に示すように、半絶縁性基
板１の主面上にスパッタ法で堆積したタングステンシリ
サイド膜をパターニングしてゲート電極５を形成する。
コン膜２を除去した後、図５に示すように、半絶縁性基
板１の主面上にスパッタ法で堆積したタングステンシリ
サイド膜をパターニングしてゲート電極５を形成する。
【００２５】その後、図６に示すように、Ａｕ／Ｎｉ／
ＡｕＧｅのオーミック電極８を形成することにより、Ｇ
ａＡｓＦＥＴが完成する。
ＡｕＧｅのオーミック電極８を形成することにより、Ｇ
ａＡｓＦＥＴが完成する。
【００２６】このように、本実施例の製造方法によれ
ば、製造工程の途中でｎ型チャネル領域４に侵入するｐ
型不純物およびｎ型不純物をそれぞれ不活性化すること
ができるので、ＧａＡｓＦＥＴのしきい値電圧（Ｖth）
が安定化し、その結果、ＧａＡｓＦＥＴの信頼性および
製造歩留まりが向上する。
ば、製造工程の途中でｎ型チャネル領域４に侵入するｐ
型不純物およびｎ型不純物をそれぞれ不活性化すること
ができるので、ＧａＡｓＦＥＴのしきい値電圧（Ｖth）
が安定化し、その結果、ＧａＡｓＦＥＴの信頼性および
製造歩留まりが向上する。
【００２７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２８】前記実施例ではｎ型ドナ不純物およびｎ型
アクセプタ不純物の両方を導入した場合について説明し
たが、ｎ型チャネル領域４に侵入する不純物がｐ型また
はｎ型のいずれか一方であるような場合は、ドナ不純
物、アクセプタ不純物の一方を導入するだけでよい。
アクセプタ不純物の両方を導入した場合について説明し
たが、ｎ型チャネル領域４に侵入する不純物がｐ型また
はｎ型のいずれか一方であるような場合は、ドナ不純
物、アクセプタ不純物の一方を導入するだけでよい。
【００２９】また、前記実施例では、ゲート電極５を形
成する工程に先立ってｎ型チャネル領域４にドナ不純物
およびアクセプタ不純物を導入したが、ゲート電極５を
形成した後に導入してもよい。すなわち、図７に示すよ
うに、半絶縁性基板１の主面上にタングステンシリサイ
ドのゲート電極５を形成した後、図８に示すように、こ
のゲート電極５をマスクにしてｎ型ドナ不純物である酸
素、ｎ型アクセプタ不純物であるクロムのいずれか一方
または両方を導入する。これにより、特にゲート電極５
の両脇の抵抗を安定化することができる。
成する工程に先立ってｎ型チャネル領域４にドナ不純物
およびアクセプタ不純物を導入したが、ゲート電極５を
形成した後に導入してもよい。すなわち、図７に示すよ
うに、半絶縁性基板１の主面上にタングステンシリサイ
ドのゲート電極５を形成した後、図８に示すように、こ
のゲート電極５をマスクにしてｎ型ドナ不純物である酸
素、ｎ型アクセプタ不純物であるクロムのいずれか一方
または両方を導入する。これにより、特にゲート電極５
の両脇の抵抗を安定化することができる。
【００３０】また、前記実施例では、ＧａＡｓＦＥＴに
適用した場合について説明したが、ＧａＡｓ以外の化合
物半導体（例えばＩｎＧａＡｓＩｎＧａＡｓＰなど）基
板上に形成されるＦＥＴや、シリコン基板上に形成され
るＦＥＴに適用することもできる。
適用した場合について説明したが、ＧａＡｓ以外の化合
物半導体（例えばＩｎＧａＡｓＩｎＧａＡｓＰなど）基
板上に形成されるＦＥＴや、シリコン基板上に形成され
るＦＥＴに適用することもできる。
【００３１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３２】本発明によれば、製造工程の途中でチャネ
ル領域に侵入する不純物を不活性化してＦＥＴのしきい
値電圧（Ｖth）や抵抗を安定化することができるので、
電界効果トランジスタの信頼性および製造歩留まりが向
上する。
ル領域に侵入する不純物を不活性化してＦＥＴのしきい
値電圧（Ｖth）や抵抗を安定化することができるので、
電界効果トランジスタの信頼性および製造歩留まりが向
上する。
【図１】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半絶縁性基板の要部断面図である。
の製造方法を示す半絶縁性基板の要部断面図である。
【図２】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半絶縁性基板の要部断面図である。
の製造方法を示す半絶縁性基板の要部断面図である。
【図３】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半絶縁性基板の要部断面図である。
の製造方法を示す半絶縁性基板の要部断面図である。
【図４】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半絶縁性基板の要部断面図である。
の製造方法を示す半絶縁性基板の要部断面図である。
【図５】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半絶縁性基板の要部断面図である。
の製造方法を示す半絶縁性基板の要部断面図である。
【図６】本発明の一実施例である電界効果トランジスタ
の製造方法を示す半絶縁性基板の要部断面図である。
の製造方法を示す半絶縁性基板の要部断面図である。
【図７】本発明の他の実施例である電界効果トランジス
タの製造方法を示す半絶縁性基板の要部断面図である。
タの製造方法を示す半絶縁性基板の要部断面図である。
【図８】本発明の他の実施例である電界効果トランジス
タの製造方法を示す半絶縁性基板の要部断面図である。
タの製造方法を示す半絶縁性基板の要部断面図である。
１ 半絶縁性基板 ２ 酸化シリコン膜 ３ ｐ型半導体領域 ４ ｎ型チャネル領域 ５ ゲート電極 ６ サイドウォールスペーサ ８ オーミック電極
Claims (8)
- 【請求項１】 半導体基板の主面に形成されたチャネル
領域の表面に、その活性化エネルギーが前記半導体基板
のバンドギャップのほぼ中間付近にある不純物を導入し
たことを特徴とする電界効果トランジスタ。 - 【請求項２】 前記不純物は、前記チャネル領域と同一
導電型のドナ不純物であることを特徴とする請求項１記
載の電界効果トランジスタ。 - 【請求項３】 前記不純物は、前記チャネル領域と同一
導電型のアクセプタ不純物であることを特徴とする請求
項１記載の電界効果トランジスタ。 - 【請求項４】 前記不純物は、前記チャネル領域と同一
導電型のドナ不純物およびアクセプタ不純物であること
を特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項５】 前記半導体基板はガリウムヒ素からな
り、前記ドナ不純物は酸素であることを特徴とする請求
項２または４記載の電界効果トランジスタ。 - 【請求項６】 前記半導体基板はガリウムヒ素からな
り、前記アクセプタ不純物はクロムであることを特徴と
する請求項３または４記載の電界効果トランジスタ。 - 【請求項７】 半導体基板の主面にチャネル領域を形成
した後、ゲート電極を形成する工程に先だって、前記チ
ャネル領域の表面に前記不純物を導入することを特徴と
する請求項１〜６のいずれか１項に記載の電界効果トラ
ンジスタの製造方法。 - 【請求項８】 半導体基板の主面にチャネル領域を形成
した後、前記半導体基板の主面上にゲート電極を形成
し、次いで、前記ゲート電極をマスクにして前記ゲート
電極の両側の前記チャネル領域の表面に前記不純物を導
入することを特徴とする請求項１〜６のいずれか１項に
記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274083A JPH08139104A (ja) | 1994-11-08 | 1994-11-08 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274083A JPH08139104A (ja) | 1994-11-08 | 1994-11-08 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139104A true JPH08139104A (ja) | 1996-05-31 |
Family
ID=17536748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6274083A Pending JPH08139104A (ja) | 1994-11-08 | 1994-11-08 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139104A (ja) |
-
1994
- 1994-11-08 JP JP6274083A patent/JPH08139104A/ja active Pending
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