JPS60251665A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60251665A JPS60251665A JP59107694A JP10769484A JPS60251665A JP S60251665 A JPS60251665 A JP S60251665A JP 59107694 A JP59107694 A JP 59107694A JP 10769484 A JP10769484 A JP 10769484A JP S60251665 A JPS60251665 A JP S60251665A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、絶縁基板上に半導体薄膜を能動領域として用
いたＭＯＥｔ型薄膜トランジスターを複数個用いた薄膜
半導体装置において、工程上手ずる絶縁基板表面での電
荷の蓄積や、静電気によるソース・ゲート間の絶縁破壊
の防止方法と薄膜トランジスターの分離方法に関する。
いたＭＯＥｔ型薄膜トランジスターを複数個用いた薄膜
半導体装置において、工程上手ずる絶縁基板表面での電
荷の蓄積や、静電気によるソース・ゲート間の絶縁破壊
の防止方法と薄膜トランジスターの分離方法に関する。
近年、絶縁基板上に堆積した半導体薄膜を能動領域とし
て用いたＭＯ８型薄膜トランジスターは、液晶表示装置
、論理回路、イメージセンサ等への応用として使われて
いる。これらの応用分野においては、絶縁基板の大面積
化を行々うと、絶縁基板表面に生じた電荷をいかに外部
に放散して、ソース・ゲート間の絶縁破壊を防止するか
が課題となる。特に、薄膜トランジスターのソース・ド
レイン領域をイオン注入によって形成する場合には、絶
縁基板表面でチャージアップによる瞬間過剰ｔＥ流によ
シ、ソース・ゲート間の絶縁破壊はもちろんのこととし
て、ゲート線の破損による断線さえも起こすことがある
。
て用いたＭＯ８型薄膜トランジスターは、液晶表示装置
、論理回路、イメージセンサ等への応用として使われて
いる。これらの応用分野においては、絶縁基板の大面積
化を行々うと、絶縁基板表面に生じた電荷をいかに外部
に放散して、ソース・ゲート間の絶縁破壊を防止するか
が課題となる。特に、薄膜トランジスターのソース・ド
レイン領域をイオン注入によって形成する場合には、絶
縁基板表面でチャージアップによる瞬間過剰ｔＥ流によ
シ、ソース・ゲート間の絶縁破壊はもちろんのこととし
て、ゲート線の破損による断線さえも起こすことがある
。
第１図は、従来の透明絶縁基板にマトリックス状に配置
された薄膜トランジスターから構成された液晶表示パネ
ル基板の模式図である。１（０８〜Ｇｍ）はゲート線、
２（Ｓ、 〜Ｓｎ）はソース線であシ、３の薄膜トラン
ジスターと４の画素電極は、ゲート・ソース線の交点に
配置されている。
された薄膜トランジスターから構成された液晶表示パネ
ル基板の模式図である。１（０８〜Ｇｍ）はゲート線、
２（Ｓ、 〜Ｓｎ）はソース線であシ、３の薄膜トラン
ジスターと４の画素電極は、ゲート・ソース線の交点に
配置されている。
第２図は、前記模式図で構成された液晶表示マトリック
ス基板の外周近傍の平面図（ａ）と、断面図（ｂ）であ
る。透明絶縁基板５上に、気相から化学反応を媒介とし
て結晶や非晶質を被着させるＣＶＤ法によシ、多結晶シ
リコン薄膜６を堆積させる。
ス基板の外周近傍の平面図（ａ）と、断面図（ｂ）であ
る。透明絶縁基板５上に、気相から化学反応を媒介とし
て結晶や非晶質を被着させるＣＶＤ法によシ、多結晶シ
リコン薄膜６を堆積させる。
次に、多結晶シリコン薄膜のパターン形成を行なった後
、ＣＶＤ法により、ゲート絶縁膜７を積層し、その上に
金属や多結晶シリコン薄膜を用いたゲート電極８を形成
する。ゲート電極は、１本のゲート線に接続されておシ
、個々のゲート線は周辺にて短絡されている。ゲート線
の周辺での短絡の目的は、ゲート電極８をマスクにした
イオン打込みで、ソース・ドレイン部を形成する際に絶
縁基板表面に蓄積された電荷をゲート線によシ基板周辺
９に放散させ、基板周辺よりイオン注入装置に短絡させ
ることによシ、突発的な過剰電流にょる、ソース・ゲー
ト間の絶縁破壊とゲート線の破損を防止するためである
。次に、層間絶縁膜１゜をＣＶＤ法によシ積層し、ソー
スコンタクトホール１１及びドレインコンタクトホール
１２を形成した後、透明導電膜を被着して、ソース線２
及び画素電極４を形成する。ソース線２はゲート配線と
、短絡用のコンタクトホール１６を用いて短絡しておけ
ば、後工程中に入いる静電気による絶縁破壊等の防止に
役だつものである。ゲート線１及びソース線２の分離は
、最終工程で外周部をグイシングして切断することによ
って行なわれる。
、ＣＶＤ法により、ゲート絶縁膜７を積層し、その上に
金属や多結晶シリコン薄膜を用いたゲート電極８を形成
する。ゲート電極は、１本のゲート線に接続されておシ
、個々のゲート線は周辺にて短絡されている。ゲート線
の周辺での短絡の目的は、ゲート電極８をマスクにした
イオン打込みで、ソース・ドレイン部を形成する際に絶
縁基板表面に蓄積された電荷をゲート線によシ基板周辺
９に放散させ、基板周辺よりイオン注入装置に短絡させ
ることによシ、突発的な過剰電流にょる、ソース・ゲー
ト間の絶縁破壊とゲート線の破損を防止するためである
。次に、層間絶縁膜１゜をＣＶＤ法によシ積層し、ソー
スコンタクトホール１１及びドレインコンタクトホール
１２を形成した後、透明導電膜を被着して、ソース線２
及び画素電極４を形成する。ソース線２はゲート配線と
、短絡用のコンタクトホール１６を用いて短絡しておけ
ば、後工程中に入いる静電気による絶縁破壊等の防止に
役だつものである。ゲート線１及びソース線２の分離は
、最終工程で外周部をグイシングして切断することによ
って行なわれる。
第２図は、ゲート線１及びソース線２が、透明絶縁基板
５の周辺に直接短絡できる構造であるため、静電気等に
よる絶縁破壊の防止が可能であるが、第３図のように、
同一基板上でゲート線１、がゲート線駆動回路１４、ま
たソース線２がソース線駆動回路１５とコンタクトホー
ルを介した配線によね連絡されている構造のマ） ＩＪ
ソックス板の場合には、ゲート線が外周部と短絡できな
いために、特にイオン打込みによって透明絶縁基板上に
チャージアップされた電荷の逃げ路がなく、突発的な過
剰電流によって、外周部の薄膜トランジスターの絶縁破
壊や、ゲート線の破壊を生ずることがある。
５の周辺に直接短絡できる構造であるため、静電気等に
よる絶縁破壊の防止が可能であるが、第３図のように、
同一基板上でゲート線１、がゲート線駆動回路１４、ま
たソース線２がソース線駆動回路１５とコンタクトホー
ルを介した配線によね連絡されている構造のマ） ＩＪ
ソックス板の場合には、ゲート線が外周部と短絡できな
いために、特にイオン打込みによって透明絶縁基板上に
チャージアップされた電荷の逃げ路がなく、突発的な過
剰電流によって、外周部の薄膜トランジスターの絶縁破
壊や、ゲート線の破壊を生ずることがある。
本発明は、かかる欠点を除去したもので、その目的は、
大面積の絶縁基板上に複雑に構成された複数個の薄膜ト
ランジスターを用いた薄膜半導体装置において、静電気
やイオン打込み等による薄膜トランジスターのソース・
ゲート間の絶縁破壊やゲート線の破壊を防止することで
ある。
大面積の絶縁基板上に複雑に構成された複数個の薄膜ト
ランジスターを用いた薄膜半導体装置において、静電気
やイオン打込み等による薄膜トランジスターのソース・
ゲート間の絶縁破壊やゲート線の破壊を防止することで
ある。
前記の防止は、大面積の絶縁基板上に構成された複数個
の薄膜トランジスターのゲート電極をゲート配線により
共通に短絡して、絶縁基板周辺に落とし、後に層間絶縁
膜にコンタクトホールと同時に形成したホールを用いて
、ゲート配線のエツチングをして素子分離をすることに
よって達成される。
の薄膜トランジスターのゲート電極をゲート配線により
共通に短絡して、絶縁基板周辺に落とし、後に層間絶縁
膜にコンタクトホールと同時に形成したホールを用いて
、ゲート配線のエツチングをして素子分離をすることに
よって達成される。
以下、実施例に基づいて本発明の詳細な説明する。
第４図は、本発明の実施例である。第３図の従来例に比
べて、ゲート線は、共通短絡線１６により、ゲート線と
同じ材料を用いて配線され、透明絶縁基板周辺に接続さ
れているため、第２図の構造と全く類似しており、イオ
ン打込みによる絶縁破壊やゲート線の破壊を防止するこ
とができる。
べて、ゲート線は、共通短絡線１６により、ゲート線と
同じ材料を用いて配線され、透明絶縁基板周辺に接続さ
れているため、第２図の構造と全く類似しており、イオ
ン打込みによる絶縁破壊やゲート線の破壊を防止するこ
とができる。
第６図と異なる点は、層間絶縁膜にコンタクトホールを
開口する際、ゲート線分離用ホール１７を同時に開口す
ることにある。次に、透明導電膜を積層して、ソース線
及び画素電極を形成してから、ゲート線分離用ホール１
７を用いて、ゲート配線のエツチングを行ない、ゲート
線の分離を行なう。
開口する際、ゲート線分離用ホール１７を同時に開口す
ることにある。次に、透明導電膜を積層して、ソース線
及び画素電極を形成してから、ゲート線分離用ホール１
７を用いて、ゲート配線のエツチングを行ない、ゲート
線の分離を行なう。
ゲート線のエツチングは、ゲート配線材料として高濃度
不純物が添加された多結晶シリコンを用いる場合には、
ハロゲン化炭素を用いれば容易にエツチングできる。
不純物が添加された多結晶シリコンを用いる場合には、
ハロゲン化炭素を用いれば容易にエツチングできる。
本実施例は、液晶表示アクティブマトリックスパネルを
例にとって詳述しているが、複数個の薄膜トランジスタ
ーが絶縁基板上に形成された論理回路においても、ゲー
ト電極を共通に連結しておき、後から同様な分離する工
程を取れば、素子分離が可能であり、三次元集積回路に
も応用できるものである。
例にとって詳述しているが、複数個の薄膜トランジスタ
ーが絶縁基板上に形成された論理回路においても、ゲー
ト電極を共通に連結しておき、後から同様な分離する工
程を取れば、素子分離が可能であり、三次元集積回路に
も応用できるものである。
大きな利点は、工程上増える工程が、ゲート配線または
素子分離のだめのエツチングだけであり、容易に行なえ
る点である。 。
素子分離のだめのエツチングだけであり、容易に行なえ
る点である。 。
第１図は、従来の薄膜トランジスターがマ） ＩＪノッ
クス状配置された液晶表示パネル基板の模式図であシ、
第２図は、前記基板の外周近傍の平面図（ａ）と断面図
（ｂ）である。第３図は、前記基板の外周部に、駆動回
路を配置した構造をもつパネル基板の従来例であり、第
４図は、本発明によるパネル基板の平面図である。 １・・・・・・ゲート線（ａ、〜Ｇｍ）２・・・・・・
ソース線（ｓ、〜５ｎ）３・・・・・・薄膜トランジス
ター ４・・・・・・画素電極 ５・・・・・・透明絶縁基板 ６・・・・・・多結晶シリコン薄膜 ７・・・・・・ゲート絶縁膜 ８・・・・・・ゲート電極 ９・・・・・・基板周辺 １０・・・・・・層間絶縁膜 １１・・・・・・ソースコンタクトホール１２・・・・
・・ドレインコンタクトホール１３・・・・・・短絡用
コンタクトホール１４・・・・・・ゲート線駆動回路 １５・・・・・・ソース線駆動回路 １６・・・・・・共通短絡線 １７・・・・・・ゲート線分離用ホール以上 出願人 株式会社纜訪精工舎 代理人 弁理士 最上 務 第１図 第２図
クス状配置された液晶表示パネル基板の模式図であシ、
第２図は、前記基板の外周近傍の平面図（ａ）と断面図
（ｂ）である。第３図は、前記基板の外周部に、駆動回
路を配置した構造をもつパネル基板の従来例であり、第
４図は、本発明によるパネル基板の平面図である。 １・・・・・・ゲート線（ａ、〜Ｇｍ）２・・・・・・
ソース線（ｓ、〜５ｎ）３・・・・・・薄膜トランジス
ター ４・・・・・・画素電極 ５・・・・・・透明絶縁基板 ６・・・・・・多結晶シリコン薄膜 ７・・・・・・ゲート絶縁膜 ８・・・・・・ゲート電極 ９・・・・・・基板周辺 １０・・・・・・層間絶縁膜 １１・・・・・・ソースコンタクトホール１２・・・・
・・ドレインコンタクトホール１３・・・・・・短絡用
コンタクトホール１４・・・・・・ゲート線駆動回路 １５・・・・・・ソース線駆動回路 １６・・・・・・共通短絡線 １７・・・・・・ゲート線分離用ホール以上 出願人 株式会社纜訪精工舎 代理人 弁理士 最上 務 第１図 第２図
Claims (1)
- 【特許請求の範囲】 （１１絶縁基板上で、半導体薄膜・絶縁薄膜・導体薄膜
よりなる複数個のＭＯ８型薄膜トランジスターと２層以
上の配線層からなる薄膜半導体装置において、前記複数
個の薄膜トランジスターのすべてのゲート電極がゲート
電極を構成する同一の配線層により共通に絶縁基板周辺
と短絡され、かつソース・ドレイン電極と前記配線層と
は異彦る他の配線層を接続するコンタクトホールのパタ
ーン形成時に、薄膜トランジスターのゲート電極の分離
を行なうパターンを層間絶縁膜にホールとして形成し、
ソース・ドレイン電極の配線のパターン形成をしたのち
、前記ゲート電極分離用の眉間絶縁膜のホールを用いて
ゲート電極の配線層をエツチングして、ゲート電極の分
離をすることを特徴とする薄膜半導体装置。 （２）前記絶縁基板が、透明ガラス基板である特許請求
の範囲第１項記載の薄膜半導体装置。 （３）前記半導体薄膜が、多結晶シリコン薄膜である特
許請求の範囲第１項記載の薄膜半導体装置。 （４）前記複数個の薄膜トランジスターが液晶表示装置
の液晶駆動用薄膜トランジスターであシ、前記液晶表示
装置のすべてのゲート線が絶縁基板周辺と短絡され、か
つソース・ドレイン電極と配線層を接続するコンタクト
ホールのパターン形成時に、薄膜トランジスターのゲー
ト線の分離を行なうパターンを層間絶縁膜に、ホールと
して形成し、ソース線・ドレイン画素電極のパターン形
成をしたのち、前記ゲート配線分離用の層間絶縁膜のホ
ールを用いてゲート配線をエツチングしてゲート線の分
離をすることを特徴とする薄膜半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107694A JPH0814667B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107694A JPH0814667B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251665A true JPS60251665A (ja) | 1985-12-12 |
| JPH0814667B2 JPH0814667B2 (ja) | 1996-02-14 |
Family
ID=14465579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107694A Expired - Lifetime JPH0814667B2 (ja) | 1984-05-28 | 1984-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814667B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265455A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 表示装置 |
| JPS62252964A (ja) * | 1986-04-25 | 1987-11-04 | Seiko Epson Corp | ドライバ−内蔵アクティブマトリックス基板 |
| JPS6344772A (ja) * | 1986-08-11 | 1988-02-25 | Sony Corp | 半導体装置の静電気破壊防止方法 |
| JPH02180076A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 電子回路基板およびその製造方法 |
| US5384266A (en) * | 1992-12-11 | 1995-01-24 | U.S. Philips Corporation | Electronic device manufacture using ion implantation |
| US5798534A (en) * | 1994-08-20 | 1998-08-25 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film circuitry |
| US7183147B2 (en) | 2004-03-25 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| JP2015111191A (ja) * | 2013-12-06 | 2015-06-18 | 株式会社ジャパンディスプレイ | 配線基板及び表示装置 |
| JP2023184003A (ja) * | 2022-06-17 | 2023-12-28 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6852384B2 (en) | 1998-06-22 | 2005-02-08 | Han H. Nee | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314657B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7384677B2 (en) | 1998-06-22 | 2008-06-10 | Target Technology Company, Llc | Metal alloys for the reflective or semi-reflective layer of an optical storage medium |
| US7374805B2 (en) | 2000-07-21 | 2008-05-20 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7314659B2 (en) | 2000-07-21 | 2008-01-01 | Target Technology Company, Llc | Metal alloys for the reflective or semi-reflective layer of an optical storage medium |
| US7316837B2 (en) | 2000-07-21 | 2008-01-08 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| EP1560704B1 (en) | 2003-04-18 | 2012-06-13 | Target Technology Company, LLC. | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
-
1984
- 1984-05-28 JP JP59107694A patent/JPH0814667B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265455A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 表示装置 |
| JPS62252964A (ja) * | 1986-04-25 | 1987-11-04 | Seiko Epson Corp | ドライバ−内蔵アクティブマトリックス基板 |
| JPS6344772A (ja) * | 1986-08-11 | 1988-02-25 | Sony Corp | 半導体装置の静電気破壊防止方法 |
| JPH02180076A (ja) * | 1989-01-04 | 1990-07-12 | Nec Corp | 電子回路基板およびその製造方法 |
| US5384266A (en) * | 1992-12-11 | 1995-01-24 | U.S. Philips Corporation | Electronic device manufacture using ion implantation |
| EP0601652A3 (en) * | 1992-12-11 | 1998-02-25 | Philips Electronics Uk Limited | Electronic device manufacture using ion implantation |
| US5798534A (en) * | 1994-08-20 | 1998-08-25 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film circuitry |
| US7183147B2 (en) | 2004-03-25 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| US7829894B2 (en) | 2004-03-25 | 2010-11-09 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| US8198635B2 (en) | 2004-03-25 | 2012-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| US8674369B2 (en) | 2004-03-25 | 2014-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device, method for manufacturing thereof and electronic appliance |
| JP2015111191A (ja) * | 2013-12-06 | 2015-06-18 | 株式会社ジャパンディスプレイ | 配線基板及び表示装置 |
| JP2023184003A (ja) * | 2022-06-17 | 2023-12-28 | セイコーエプソン株式会社 | 電気光学装置、電子機器、および電気光学装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0814667B2 (ja) | 1996-02-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |