JPH08148603A - ボールグリッドアレイ型半導体装置およびその製造方法 - Google Patents

ボールグリッドアレイ型半導体装置およびその製造方法

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JPH08148603A
JPH08148603A JP6287717A JP28771794A JPH08148603A JP H08148603 A JPH08148603 A JP H08148603A JP 6287717 A JP6287717 A JP 6287717A JP 28771794 A JP28771794 A JP 28771794A JP H08148603 A JPH08148603 A JP H08148603A
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semiconductor chip
package
semiconductor device
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Naoto Kimura
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NEC Kyushu Ltd
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Abstract

(57)【要約】 （修正有） 【目的】半導体チップを搭載する樹脂基板に代えてプラ
スチックパッケージに使用される金属性フレームを用い
ることにより、既存の製造工程ラインの下で製造コスト
を低減したボールグリッドアレイ型半導体装置を提供す
る 【構成】半導体チップ１と、インナーリード群４を複数
組有するリードフレーム５を備え、インナーリード群４
は等長、等間隔および互に平行に配設され、かつそれぞ
れが左右対象となるように中心に所定のスペースを保っ
て両側に配設されている。インナーリード群４の上にそ
れぞれ１個の半導体チップ１の底面が非導電性接着テー
プ７を介して接着され、かつ電極群２がインナーリード
群４にそれぞれワイヤ３でボンディング接続された状態
でモールド樹脂により封止されている。下パッケージ８
の底面からインナーリド群４の底面まで所定の大きさホ
ール群６がそれぞれ開口され、このホールにハンダボー
ル６を付けて溶融接合する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はボールグリッドアレイ型
半導体装置およびその製造方法に係わり、特にプラスチ
ックパッケージに用いられる金属性リードフレームに直
接ハンダボールを接続したボールグリッドアレイ型半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置は集積度の向上ととも
にその利用分野も工業用機器、民生用機器を含む幅広い
分野の機器に使用されるようになってきた。そのため小
型化、薄型化、低価格および多ピン化等のそれぞれの機
器に使用し易い形状のパッケージを備えた半導体装置が
製品化されている。
【０００３】これらの半導体装置のなかのパッケージ形
態のひとつにボールグリッドアレイ型半導体装置があ
る。この種の半導体装置の一例が、例えば、米国特許Ｕ
ＳＰ５２１６２７８号公報に記載されている。同公報記
載の半導体パケージは、その断面図を示した図３を参照
すると、銅箔等でエッチングされた配線層１３が、エポ
キシ樹脂等からなる基板１１の両面に配設され、その配
線層１３の一方の先端は基板１１の周辺に所定のピッチ
で配設された電極１２に接続され、他方の先端は電極１
２の更に外側周辺に適宜配設されるとともにその先端に
穿孔されたスルーホール１６に接続される。スルーホー
ル１６は配線層１３および基板裏面の配線層１３を接続
しており、この裏面の配線層１３の先端は基板裏面に配
設されるハンダボール６のソルダパッド１４に接続され
ている。樹脂基板１１に、例えば銀ペーストで固着され
て搭載された半導体チップ１上の電極２はワイヤ３によ
って基板上の電極１２に接続されている。これらの部材
全体が樹脂封止され、ソルダパッド１４の位置にハンダ
ボール６がリフロー等で溶融接合されている。
【０００４】この従来のボールグリッドアレイ型半導体
装置の製造方法の概要は、まずガラスエポキシ樹脂等か
らなる樹脂基板１１に半導体チップ１が接着剤１７によ
って接着されて搭載され、半導体チップ１の電極２と樹
脂基板１１の電極１２とがワイヤ３でボンディング接続
される。
【０００５】次に基板裏面にハンダマスク１５が配設さ
れ、このハンダマスク１５の所定の位置にある開口部を
通してハンダボール６がソルダパッド１４に溶融接合さ
れる。ソルダパッド１４とスルーホール１６とは配線層
１３によって接続され、さらにスルーホール１６は配線
層１３により電極１２と接続されているのでハンダボー
ル６と半導体チップ１の電極２との電気的接続が完了す
る。
【０００６】
【発明が解決しようとする課題】前述した従来のボール
グリッドアレイ型半導体装置は、樹脂基板上１１上に半
導体チップ１が搭載された構造になっているため、樹脂
基板１１の半導体チップ１を搭載する部分以外のスペー
スには電極１２とスルーホール１６とこれらを接続する
配線層１３のスペース、およびそれぞれの形成工程が必
要となる。
【０００７】そのため、材料コスト、加工コストおよび
組立コスト等の製造コストが高額になる欠点を有してい
る。
【０００８】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、半導体チップを搭載する樹脂基板に代
えてプラスチックパッケージに使用される金属性フレー
ムを用いることにより、既存の製造工程ラインの下で製
造コストを低減したボールグリッドアレイ型半導体装置
を提供することにある。
【０００９】
【課題を解決するための手段】本発明のボールグリッド
アレイ型半導体装置の特徴は、入出力端子にハンダボー
ルを用いたパッケージを有し、前記パッケージに封入さ
れた半導体チップの入出力信号が前記ハンダボールを介
して外部とやりとりされるボールグリッドアレイ型半導
体装置において、前記半導体チップの底面が非導電性接
着テープを介してインナーリード群に接着され、かつ前
記半導体チップの電極群が前記インナーリード群にそれ
ぞれワイヤボンディング接続された状態で熱硬化性樹脂
により封止され、この樹脂封止パッケージの底面から前
記インナーリード群の底面まで所定の大きさのホール群
がそれぞれ開口され、これらのホール群にそれぞれ前記
ハンダボールが形成されるとともに前記インナーリード
群と前記ハンダボール群とがそれぞれ溶融接合された構
造を備えることにある。
【００１０】また、前記リード群は、互いに平行で、か
つ等間隔の状態で用いてもよい。
【００１１】本発明のボールグリッドアレイ型半導体装
置の製造方法は、入出力端子にハンダボールを用いたパ
ッケージを有し、前記パッケージに封入された半導体チ
ップの入出力信号が前記ハンダボールを介して外部とや
りとりされるボールグリッドアレイ型半導体装置の製造
方法において、前記半導体チップの底面が非導電性接着
テープを介して前記インナーリード群に接着され、かつ
前記半導体チップの電極群が前記インナーリード群にそ
れぞれワイヤボンディング接続された状態でモールド樹
脂により封止されたパッケージに、底面から前記インナ
ーリード群の底面まで所定の大きさのホールがそれぞれ
開口される工程と、これらのホール群にそれぞれ前記ハ
ンダボールを形成した後、前記インナーリード群と前記
ハンダボール群とをそれぞれ溶融接合するとともにこの
溶融接合後の前記インナーリードを所定の長さで切断し
て前記リードフレームごとに分離する工程と、これらの
インナーリード群は所定の電気的特性試験終了後にそれ
ぞれの前記パッケージ側面から切断して除去する工程と
を含むことを特徴とする。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
【００１３】図１（ａ）は本発明のボールグリッドアレ
イ型半導体装置の一実施例を示し樹脂封止前の平面図で
あり、図１（ｂ）は樹脂封止後で、（ａ）図の切断線Ａ
−Ａ′における断面図である。
【００１４】図１（ａ）および図１（ｂ）を参照する
と、このボールグリッドアレイ型半導体装置は、半導体
チップ１と、インナーリード群４を複数組、一例として
３個有するリードフレーム５を備え、インナーリード群
４は等長、等間隔および互いに平行に配設され、かつそ
れぞれが左右対象となるように中心に所定のスペースを
保って両側に配設されている。これら各インナーリード
群４の上にそれぞれ１個の半導体チップ１の底面が非導
電性接着テープ７を介して接着され、かつ半導体チップ
１の電極群２がインナーリード群４にそれぞれワイヤ３
でボンディング接続された状態で熱硬化性樹脂、例えば
公知の技術である、エポキシペレット（Ｅペレット）を
低圧トランスファモールド法を用いて樹脂封止されてい
る。
【００１５】この樹脂封止されたパッケージのリードフ
レーム５から上側の部分を上パッケージ９、下側の部分
を下パッケージ１０とする。下パッケージ１０の底面か
らインナーリド群４の底面まで所定の大きさのホール群
８がそれぞれ開口される。
【００１６】これらのホール群８を開口する位置は、例
えば１本のリード上の中心とその左右に等間隔でそれぞ
れ１個所の位置を仮定し、左上を第１リードとすると、
第１、第４、第７リードの左側の位置と、第２、第５、
第８リードの中心の位置と、第３、第６、第９リードの
右側の位置との裏面に割当られ、右側のリード群も同様
に、右上を第１リードとすると、第１、第４、第７リー
ドの左側の位置と、第２、第５、第８リードの中心の位
置と、第３、第６、第９リードの右側の位置とに対応す
る下パッケージ１０の位置に割当られる。
【００１７】これらのホール群８にそれぞれハンダボー
ル群６が形成されるとともに、インナーリード群４とハ
ンダボール群６とがそれぞれ溶融接合されてなる。
【００１８】上述した構成からなるボールグリッドアレ
イ型半導体装置の製造方法は、その製造工程のうち、リ
ードフレームの斜視図を示した図２（ａ）、リードフレ
ームに半導体チップを搭載して樹脂封止した状態の斜視
図を示した図２（ｂ）、ハンダボール用のホール形成状
態の断面図を示す図２（ｃ）およびハンダボールの接合
状態の断面図を示す図２（ｄ）をそれぞれ併せて参照す
ると、まずリードフレーム５が用意される。前述したよ
うにリードフレーム５には半導体チップ１を搭載するた
めのリード群４が本実施例では例えば３個設けられ、そ
れぞれのリード群４は等長、等間隔および互いに平行に
配設され、かつそれぞれが左右対象となるように中心に
所定のスペースを保って両側に配設されている。
【００１９】次に、リードフレーム５の各リード上に絶
縁材料で製作された公知技術による接着テープ７を付け
てインナーリード群４を個定し、この接着テープ７上に
半導体チップ１を搭載して接着固定する。接着固定後に
半導体チップ１の信号入出力用の電極群２と対応するイ
ンナーリード群４とがそれぞれワイヤボンディング接続
される。
【００２０】このワイヤボンディング接続が終了すると
封止工程において前述した熱硬化性樹脂により各半導体
チップ１が封止され、図２（ｂ）の斜視図に示すように
１枚のリードフレームに３個のパッケージが搭載された
状態になる。
【００２１】この封止されたパッケージを搭載するリー
ドフレーム５全体を上下方向を反転させた後、例えばレ
ーザ光線または小径ドリルにより下パッケージ１０にイ
ンナーリード群４に達するホール８をそれぞれ開口す
る。開口する位置は、インナーリード群４に対応する位
置であれば半導体チップ１の下側およびその周辺を含み
任意の位置でよいが、ハンダボール６を用いるためホー
ル群８の間隔は現状では１００μｍ以上が必要である。
【００２２】これらのホール群８の位置において、イン
ナーリード群４の配列方向の間隔はリードピッチで決
り、個々のリード上に対応する相互間隔は等間隔になる
ように半導体チップ１の電極群２の数から勘案してあら
かじめ定める間隔に設定される。このホール群８は適用
するボールの大きさに合わせた開口部をもち、ホールピ
ッチは１．５ｍｍで、図２（ｃ）の断面図に示すように
摺鉢状に形成される。
【００２３】次に、公知の技術であるハンダボール法に
よりハンダボール６を各ホール群８に配置した後、赤外
線リフロー炉内で加熱しハンダボール６とインナーリー
ド群４とをそれぞれ溶融接合する。
【００２４】この接合により、半導体チップ１の入出力
信号線の電気的接続は、入出力信号用の電極群２とワイ
ヤ３とインナーリード群４とハンダボール群６とを介し
てそれぞれ接続されることになる。
【００２５】ハンダボール群６が接合されたパッケージ
を搭載したリードフレーム５は、それぞれのインナーリ
ード群４がパッケージの側面から長さ１〜５ｍｍ外部へ
突き出た個所で切断分離されて個々のパッケージとな
り、図２（ｄ）の断面図に示す形状となる。このときパ
ッケージ外部に残こされたリード部分は特に曲げ加工す
る必要はなく、両側に水平に突き出た状態のままであ
る。
【００２６】上述のように形成された長さ１〜５ｍｍの
インナーリード群４を有するパッケージは、これらのイ
ンナーリード群４を使用して、ＬＳＩ試験装置に実装さ
れ、搭載された半導体チップ１の電気的特性試験を実施
することによって良品を選別する。
【００２７】選別されたパッケージ９の長さ１〜５ｍｍ
のリード４をパッケージ側面の根元から切断して除去す
ることによって、図１（ｂ）の断面図に示すようなパッ
ケージを成型する。
【００２８】なお、本実施例では、リードピン群４は互
いに平行に配列されたリードフレーム５を用いて説明し
たが、必しも平行である必要はなく他の配列の場合も適
用可能である。しかし、ハンダボール６を規則正しく配
列するためには、平行リードのリードフレームの方が容
易である。
【００２９】
【発明の効果】以上説明したように本発明のボールグリ
ッドアレイ型半導体装置およびその製造方法は、半導体
チップの底面が非導電性テープを介して金属性リードフ
レームのインナーリード群に接着され、かつ半導体チッ
プの電極群がインナーリード群にそれぞれワイヤボンデ
ィング接続された状態で熱硬化性樹脂により封止され、
この樹脂封止されたパッケージの底面からインナーリド
群の底面まで所定の大きさのホールがそれぞれ開口さ
れ、これらのホール群にそれぞれハンダボールが形成さ
れるとともにインナーリード群とボール群とがそれぞれ
溶融接合された構造を備えるので、従来のように半導体
チップの電極とハンダボールとを樹脂基板を介して接続
する必要がなく、金属性リードフレームのリードに直接
ハンダボールを接合することにより、従来より小型で、
かつ既存の製造工程ラインから樹脂基板の製作加工、取
付工程が不要となり製造コストを低減したボールグリッ
ドアレイ型半導体装置を提供することができる。
【図面の簡単な説明】
【図１】（ａ）本発明のボールグリッドアレイ型半導体
装置の一実施例を示す、樹脂封止前の平面図である。 （ｂ）樹脂封止後で、（ａ）図の切断線Ａ−Ａ′におけ
る断面図である。
【図２】（ａ）本発明のボールグリッドアレイ型半導体
装置の製造方法におけるリードフレームの斜視図であ
る。 （ｂ）リードフレームに半導体チップを搭載して樹脂風
刺した状態の斜視図である。 （ｃ）ハンダボール用のホール形成状態の断面図であ
る。 （ｄ）ハンダボールの接合状態の断面図である。
【図３】従来のボールグリッドアレイ型半導体装置の断
面図である。
【符号の説明】
１ 半導体チップ ２ ワイヤ ３ 信号入出力用の電極 ４ インナーリード群 ５ リードフレーム ６ ハンダボール群 ７ 非導電性接着テープ ８ ホール群 ９ 上パッケージ １０ 下パッケージ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年３月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】本発明のボールグリッドアレイ型半導体装置の
製造工程を示す断面図である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入出力端子にハンダボールを用いたパッ
    ケージを有し、前記パッケージに封入された半導体チッ
    プの入出力信号が前記ハンダボールを介して外部とやり
    とりされるボールグリッドアレイ型半導体装置におい
    て、前記半導体チップの底面が非導電性接着テープを介
    してインナーリード群に接着され、かつ前記半導体チッ
    プの電極群が前記インナーリード群にそれぞれワイヤボ
    ンディング接続された状態で熱硬化性樹脂により封止さ
    れ、この樹脂封止パッケージの底面から前記インナーリ
    ード群の底面まで所定の大きさのホール群がそれぞれ開
    口され、これらのホール群にそれぞれ前記ハンダボール
    が形成されるとともに前記インナーリード群と前記ハン
    ダボール群とがそれぞれ溶融接合された構造を備えるこ
    とを特徴とするボールグリッドアレイ型半導体装置。
  2. 【請求項２】 前記インナーリード群は、互いに平行
    で、かつ等間隔の状態で用いられることを特徴とする請
    求項１記載のボールグリッドアレイ型半導体装置。
  3. 【請求項３】 入出力端子にハンダボールを用いたパッ
    ケージを有し、前記パッケージに封入された半導体チッ
    プの入出力信号が前記ハンダボールを介して外部とやり
    とりされるボールグリッドアレイ型半導体装置の製造方
    法において、前記半導体チップの底面が非導電性接着テ
    ープを介してインナーリード群に接着され、かつ前記半
    導体チップの電極群が前記インナーリード群にそれぞれ
    ワイヤボンディング接続された状態で熱硬化性樹脂によ
    り封止されたパッケージに、底面から前記インナーリー
    ド群の底面まで所定の大きさのホールがそれぞれ開口さ
    れる工程と、これらのホール群にそれぞれ前記ハンダボ
    ールを形成した後、前記インナーリード群と前記ハンダ
    ボール群とをそれぞれ溶融接合するとともにこの溶融接
    合後の前記インナーリードを所定の長さで切断して前記
    リードフレームごとに分離する工程と、これらのインナ
    ーリード群は所定の電気的特性試験終了後にそれぞれの
    前記パッケージ側面から切断して除去する工程とを含む
    ことを特徴とするボールグリッドレイ型半導体装置の製
    造方法。
JP6287717A 1994-11-22 1994-11-22 ボールグリッドアレイ型半導体装置およびその製造方法 Pending JPH08148603A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028356A (en) * 1996-01-30 2000-02-22 Nec Corporation Plastic-packaged semiconductor integrated circuit
KR100251860B1 (ko) * 1996-12-06 2000-04-15 김규현 Csp (칩 스케일 패키지)의 구조 및 제조방법
KR100263319B1 (ko) * 1997-11-11 2000-08-01 이중구 비지에이(bga)반도체패키지및그제조방법
KR100308394B1 (ko) * 1998-11-20 2001-12-17 마이클 디. 오브라이언 반도체패키지및그제조방법_
KR100726762B1 (ko) * 2000-12-21 2007-06-11 삼성테크윈 주식회사 반도체 리드프레임과 이를 채용한 반도체 패키지

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3205235B2 (ja) * 1995-01-19 2001-09-04 シャープ株式会社 リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
US5847455A (en) * 1995-11-07 1998-12-08 Vlsi Technology, Inc. Molded leadframe ball grid array
JP3080579B2 (ja) * 1996-03-06 2000-08-28 富士機工電子株式会社 エアリア・グリッド・アレイ・パッケージの製造方法
US6040620A (en) * 1996-07-05 2000-03-21 Hitachi Cable, Ltd. Lead frame for LOC having a regulating lead to prevent variation in adhesive coverage
JPH1022443A (ja) * 1996-07-05 1998-01-23 Hitachi Cable Ltd リードフレーム
JP2908330B2 (ja) * 1996-07-16 1999-06-21 九州日本電気株式会社 リードフレーム，半導体装置及び半導体装置の製造方法
KR100187715B1 (ko) * 1996-08-19 1999-06-01 윤종용 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
US5899737A (en) * 1996-09-20 1999-05-04 Lsi Logic Corporation Fluxless solder ball attachment process
US5907769A (en) 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
JP3538290B2 (ja) * 1997-01-09 2004-06-14 株式会社ルネサステクノロジ 配線部材およびこれを有するリードフレーム
KR100254267B1 (ko) * 1997-03-20 2000-05-01 유무성 비.지.에이패키지및그제조방법
JPH10270623A (ja) * 1997-03-24 1998-10-09 Sumitomo Metal Mining Co Ltd ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法
US6201292B1 (en) * 1997-04-02 2001-03-13 Dai Nippon Insatsu Kabushiki Kaisha Resin-sealed semiconductor device, circuit member used therefor
DE19747578A1 (de) * 1997-10-28 1998-11-19 Siemens Ag Halbleiterbauelement mit einer Tragevorrichtung und einem Zuleitungsrahmen und einem damit verbundenen Halbleiterchip
JP3053010B2 (ja) * 1997-11-21 2000-06-19 日本電気株式会社 半導体装置
US6163462A (en) * 1997-12-08 2000-12-19 Analog Devices, Inc. Stress relief substrate for solder ball grid array mounted circuits and method of packaging
US6124150A (en) 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6400018B2 (en) * 1998-08-27 2002-06-04 3M Innovative Properties Company Via plug adapter
US6462414B1 (en) * 1999-03-05 2002-10-08 Altera Corporation Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad
US6078505A (en) * 1999-05-14 2000-06-20 Triquint Semiconductor, Inc. Circuit board assembly method
US6400574B1 (en) * 2000-05-11 2002-06-04 Micron Technology, Inc. Molded ball grid array
US6916683B2 (en) * 2000-05-11 2005-07-12 Micron Technology, Inc. Methods of fabricating a molded ball grid array
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP3920629B2 (ja) * 2001-11-15 2007-05-30 三洋電機株式会社 半導体装置
KR200278989Y1 (ko) * 2002-04-01 2002-06-20 주식회사 아이에스시테크놀러지 집적화된 실리콘 콘택터의 링타입 콘택터 패드
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US7446399B1 (en) 2004-08-04 2008-11-04 Altera Corporation Pad structures to improve board-level reliability of solder-on-pad BGA structures
US10032699B1 (en) * 2014-04-28 2018-07-24 Amkor Technology, Inc. Flip chip self-alignment features for substrate and leadframe applications

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208755A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジ及びその製造方法
JPS6246537A (ja) * 1985-08-23 1987-02-28 Nec Corp フィルムキャリヤ半導体装置の電気試験方法
JPH05251512A (ja) * 1991-12-27 1993-09-28 Minnesota Mining & Mfg Co <3M> エリアテープ上への金属バンプの形成方法
JPH05251585A (ja) * 1992-03-05 1993-09-28 Fujitsu Ltd Ｉｃモジュール
JPH05291487A (ja) * 1992-03-28 1993-11-05 Samsung Electron Co Ltd 半導体リードフレーム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5293072A (en) * 1990-06-25 1994-03-08 Fujitsu Limited Semiconductor device having spherical terminals attached to the lead frame embedded within the package body
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208755A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジ及びその製造方法
JPS6246537A (ja) * 1985-08-23 1987-02-28 Nec Corp フィルムキャリヤ半導体装置の電気試験方法
JPH05251512A (ja) * 1991-12-27 1993-09-28 Minnesota Mining & Mfg Co <3M> エリアテープ上への金属バンプの形成方法
JPH05251585A (ja) * 1992-03-05 1993-09-28 Fujitsu Ltd Ｉｃモジュール
JPH05291487A (ja) * 1992-03-28 1993-11-05 Samsung Electron Co Ltd 半導体リードフレーム

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028356A (en) * 1996-01-30 2000-02-22 Nec Corporation Plastic-packaged semiconductor integrated circuit
KR100251860B1 (ko) * 1996-12-06 2000-04-15 김규현 Csp (칩 스케일 패키지)의 구조 및 제조방법
KR100263319B1 (ko) * 1997-11-11 2000-08-01 이중구 비지에이(bga)반도체패키지및그제조방법
KR100308394B1 (ko) * 1998-11-20 2001-12-17 마이클 디. 오브라이언 반도체패키지및그제조방법_
KR100726762B1 (ko) * 2000-12-21 2007-06-11 삼성테크윈 주식회사 반도체 리드프레임과 이를 채용한 반도체 패키지

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