JPH0816361A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0816361A JPH0816361A JP6173400A JP17340094A JPH0816361A JP H0816361 A JPH0816361 A JP H0816361A JP 6173400 A JP6173400 A JP 6173400A JP 17340094 A JP17340094 A JP 17340094A JP H0816361 A JPH0816361 A JP H0816361A
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- JP
- Japan
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- circuit
- memory
- information
- data
- input
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Abstract
(57)【要約】
【目的】 データ処理装置側からデータを高速に書き込
むことができるとともに、異なるデータ列を同時に扱う
ことができる半導体集積回路装置を提供する。 【構成】 ＦＩＦＯ構造の記憶回路１〜Ｎを複数設ける
とともに、その前段に外部からの入力情報を高速に書き
込むことが可能な書込みバッファ２０を設け、この書込
みバッファ２０に上記入力情報をセットするようにする
ことにより、記憶回路１〜Ｎ自体を高速化しなくてもデ
ータ処理装置側から高速に情報を書き込むことができる
ようにする。また、上記書込みバッファ２０に各記憶回
路１〜Ｎを識別するための記憶回路ブロック番号２２を
保持しておくようにすることで、記憶回路ブロック番号
２２を参照して各記憶回路１〜Ｎに対して選択的に情報
の書込みを行うようにすることにより、異なるデータ列
を異なる記憶回路で扱うことができるようにして、複数
のＦＩＦＯチップを実装しなくても異なるデータ列を同
時に扱うことができるようにする。
むことができるとともに、異なるデータ列を同時に扱う
ことができる半導体集積回路装置を提供する。 【構成】 ＦＩＦＯ構造の記憶回路１〜Ｎを複数設ける
とともに、その前段に外部からの入力情報を高速に書き
込むことが可能な書込みバッファ２０を設け、この書込
みバッファ２０に上記入力情報をセットするようにする
ことにより、記憶回路１〜Ｎ自体を高速化しなくてもデ
ータ処理装置側から高速に情報を書き込むことができる
ようにする。また、上記書込みバッファ２０に各記憶回
路１〜Ｎを識別するための記憶回路ブロック番号２２を
保持しておくようにすることで、記憶回路ブロック番号
２２を参照して各記憶回路１〜Ｎに対して選択的に情報
の書込みを行うようにすることにより、異なるデータ列
を異なる記憶回路で扱うことができるようにして、複数
のＦＩＦＯチップを実装しなくても異なるデータ列を同
時に扱うことができるようにする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に、ＦＩＦＯ（First In First Out）構造の記憶
回路を有する半導体記憶装置に用いて好適なものであ
る。
し、特に、ＦＩＦＯ（First In First Out）構造の記憶
回路を有する半導体記憶装置に用いて好適なものであ
る。
【０００２】
【従来の技術】従来、一般にＦＩＦＯ（First In First
Out）と呼ばれる機能、すなわちデータを書き込んだ順
番にそのデータの読出しを行う機能を持つ半導体記憶回
路は、通常はデータの書込みと読出しとを非同期的に行
うことが可能なバッファとして用いられる。
Out）と呼ばれる機能、すなわちデータを書き込んだ順
番にそのデータの読出しを行う機能を持つ半導体記憶回
路は、通常はデータの書込みと読出しとを非同期的に行
うことが可能なバッファとして用いられる。
【０００３】このような半導体記憶回路は、図２に示す
ように、データを蓄える記憶回路６１と、データの書込
みおよび読出しをそれぞれ制御する書込み制御回路６７
および読出し制御回路７１とを備えている。
ように、データを蓄える記憶回路６１と、データの書込
みおよび読出しをそれぞれ制御する書込み制御回路６７
および読出し制御回路７１とを備えている。
【０００４】図２において、データ入力回路６５からデ
ータが入力されるとともに要求信号入力回路６６に書込
み要求信号が与えられると、書込みのワードアドレスを
示すカウンタ６８の内容が書込みデコーダ６３により解
読される。そして、記憶回路６１中の該当するワードア
ドレスに上記データ入力回路６５からの入力データが与
えられるとともに、有効フラグ部６２においてアドレス
ごとに用意されているデータの有効／無効を示すフラグ
がセットされる。これと同時に、書込み制御回路６７に
よりカウンタ６８が１つカウントアップされる。以下同
様にして、カウンタ６８に従って記憶回路６１にデータ
が順次入力されて記憶されるとともに、対応するアドレ
スのフラグがセットされる。
ータが入力されるとともに要求信号入力回路６６に書込
み要求信号が与えられると、書込みのワードアドレスを
示すカウンタ６８の内容が書込みデコーダ６３により解
読される。そして、記憶回路６１中の該当するワードア
ドレスに上記データ入力回路６５からの入力データが与
えられるとともに、有効フラグ部６２においてアドレス
ごとに用意されているデータの有効／無効を示すフラグ
がセットされる。これと同時に、書込み制御回路６７に
よりカウンタ６８が１つカウントアップされる。以下同
様にして、カウンタ６８に従って記憶回路６１にデータ
が順次入力されて記憶されるとともに、対応するアドレ
スのフラグがセットされる。
【０００５】また、読出し側の要求信号入力回路７０に
与えられる読出し要求信号に応じて記憶回路６１から１
ワードのデータが読み出されると、読出しデコーダ６４
により、カウンタ７２で示される読出しアドレスに該当
するフラグがリセットされるとともに、読出し制御回路
７１により読出し側のカウンタ７２が１つカウントアッ
プされる。以下同様にして、カウンタ７２に従って記憶
回路６１からデータが順次読み出されるとともに、対応
するアドレスのフラグがリセットされる。
与えられる読出し要求信号に応じて記憶回路６１から１
ワードのデータが読み出されると、読出しデコーダ６４
により、カウンタ７２で示される読出しアドレスに該当
するフラグがリセットされるとともに、読出し制御回路
７１により読出し側のカウンタ７２が１つカウントアッ
プされる。以下同様にして、カウンタ７２に従って記憶
回路６１からデータが順次読み出されるとともに、対応
するアドレスのフラグがリセットされる。
【０００６】このような構成において、データの書込み
と読出しとの頻度にアンバランスがあると、書込み要求
がきても記憶回路６１が満杯（Full状態）でデータを書
き込めなかったり、読出し要求がきても記憶回路６１が
空（ Empty状態）でデータを読み出せなかったりするこ
とがある。
と読出しとの頻度にアンバランスがあると、書込み要求
がきても記憶回路６１が満杯（Full状態）でデータを書
き込めなかったり、読出し要求がきても記憶回路６１が
空（ Empty状態）でデータを読み出せなかったりするこ
とがある。
【０００７】すなわち、有効フラグ部６２内の各フラグ
の内容は、ＡＮＤ回路７３およびＯＲ回路７４に与えら
れており、各フラグが全てセットされているときは、Ａ
ＮＤ回路７３から書込み制御回路６７にFull信号が送ら
れる。そして、書込み制御回路６７によってこれ以上の
データの書込みが禁止される。
の内容は、ＡＮＤ回路７３およびＯＲ回路７４に与えら
れており、各フラグが全てセットされているときは、Ａ
ＮＤ回路７３から書込み制御回路６７にFull信号が送ら
れる。そして、書込み制御回路６７によってこれ以上の
データの書込みが禁止される。
【０００８】逆に、各フラグが全てリセットされている
ときは、ＯＲ回路７４から読出し制御回路７１に Empty
信号が送られる。そして、読出し制御回路７１によって
これ以上のデータの読出しが禁止される。
ときは、ＯＲ回路７４から読出し制御回路７１に Empty
信号が送られる。そして、読出し制御回路７１によって
これ以上のデータの読出しが禁止される。
【０００９】このようにバッファとして利用されるＦＩ
ＦＯ構造の半導体記憶装置は、近年におけるデータ処理
装置側の処理の高速化に伴って、ＦＩＦＯ側の応答性を
改善することがが望まれるようになってきている。この
ため、このような要望に対応して記憶回路部の高速化、
大容量化が進められている。
ＦＯ構造の半導体記憶装置は、近年におけるデータ処理
装置側の処理の高速化に伴って、ＦＩＦＯ側の応答性を
改善することがが望まれるようになってきている。この
ため、このような要望に対応して記憶回路部の高速化、
大容量化が進められている。
【００１０】
【発明が解決しようとする課題】しかしながら、記憶回
路部の高速化および大容量化は、一般のＳＲＡＭ（スタ
ティックＲＡＭ）と同様に消費電力の増大やコストの高
騰につながる。また、異なるデータ列をＦＩＦＯで同時
に扱うためには、複数のＦＩＦＯチップを実装する必要
があるという問題があった。
路部の高速化および大容量化は、一般のＳＲＡＭ（スタ
ティックＲＡＭ）と同様に消費電力の増大やコストの高
騰につながる。また、異なるデータ列をＦＩＦＯで同時
に扱うためには、複数のＦＩＦＯチップを実装する必要
があるという問題があった。
【００１１】本発明は、上記したような従来技術の問題
点に鑑みて成されたものであり、その主な目的は、デー
タ処理装置側からデータを高速に書き込むことができる
とともに、異なるデータ列を同時に扱うことができる半
導体集積回路装置を提供することにある。
点に鑑みて成されたものであり、その主な目的は、デー
タ処理装置側からデータを高速に書き込むことができる
とともに、異なるデータ列を同時に扱うことができる半
導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
装置は、先入れ先出し方式の記憶回路を有する半導体集
積回路装置であって、前記記憶回路の前段に、入力され
た情報を高速に書込み可能な書込みバッファを設け、前
記入力された情報を前記書込みバッファに一旦書き込ん
でから前記記憶回路に導出するようにしたことを特徴と
するものである。
装置は、先入れ先出し方式の記憶回路を有する半導体集
積回路装置であって、前記記憶回路の前段に、入力され
た情報を高速に書込み可能な書込みバッファを設け、前
記入力された情報を前記書込みバッファに一旦書き込ん
でから前記記憶回路に導出するようにしたことを特徴と
するものである。
【００１３】本発明の他の特徴とするところは、情報を
記憶する半導体集積回路装置であって、外部から情報を
入力する入力回路と、前記入力回路からの入力情報を高
速に書込み可能な複数の書込みバッファと、前記書込み
バッファからの情報を書き込んだ順番で読出しを行う機
能を持つ記憶回路と、前記記憶回路から読み出された記
憶情報を外部に出力する出力回路と、前記入力回路、書
込みバッファ、記憶回路および出力回路を制御する制御
回路とを具備するものである。
記憶する半導体集積回路装置であって、外部から情報を
入力する入力回路と、前記入力回路からの入力情報を高
速に書込み可能な複数の書込みバッファと、前記書込み
バッファからの情報を書き込んだ順番で読出しを行う機
能を持つ記憶回路と、前記記憶回路から読み出された記
憶情報を外部に出力する出力回路と、前記入力回路、書
込みバッファ、記憶回路および出力回路を制御する制御
回路とを具備するものである。
【００１４】本発明の更に他の特徴とするところは、前
記記憶回路を複数備え、これら複数の記憶回路に対して
選択的に情報の書込みおよび読出しを行うようにしたこ
とを特徴とするものである。
記記憶回路を複数備え、これら複数の記憶回路に対して
選択的に情報の書込みおよび読出しを行うようにしたこ
とを特徴とするものである。
【００１５】本発明のその他の特徴とするところは、前
記書込みバッファは、前記記憶回路に書き込む情報と、
前記複数の記憶回路を識別するための記憶回路ブロック
番号とを保持することを特徴とするものである。
記書込みバッファは、前記記憶回路に書き込む情報と、
前記複数の記憶回路を識別するための記憶回路ブロック
番号とを保持することを特徴とするものである。
【００１６】
【作用】上記のように構成した本発明によれば、データ
処理装置などから入力された情報は、先入れ先出し（Ｆ
ＩＦＯ）構造の記憶回路の前段に設けられた書込みバッ
ファに高速に書き込まれ、この書込みバッファに書き込
まれた情報がその後段の記憶回路に高速に書き込まれる
こととなるため、記憶回路自体を高速化、大容量化しな
くても記憶回路への情報の書込みを高速に行うことが可
能となる。
処理装置などから入力された情報は、先入れ先出し（Ｆ
ＩＦＯ）構造の記憶回路の前段に設けられた書込みバッ
ファに高速に書き込まれ、この書込みバッファに書き込
まれた情報がその後段の記憶回路に高速に書き込まれる
こととなるため、記憶回路自体を高速化、大容量化しな
くても記憶回路への情報の書込みを高速に行うことが可
能となる。
【００１７】また、記憶回路を複数設けた場合には、例
えば、書込みバッファに複数の記憶回路を識別するため
の記憶回路ブロック番号を保持しておくようにすること
で、この記憶回路ブロック番号を参照して複数の記憶回
路に対して選択的に情報の書込みおよび読出しを行うこ
とが可能となり、異なるデータ列を異なる記憶回路で扱
うことが可能となる。
えば、書込みバッファに複数の記憶回路を識別するため
の記憶回路ブロック番号を保持しておくようにすること
で、この記憶回路ブロック番号を参照して複数の記憶回
路に対して選択的に情報の書込みおよび読出しを行うこ
とが可能となり、異なるデータ列を異なる記憶回路で扱
うことが可能となる。
【００１８】
【実施例】以下に、図１を参照して本発明の好適な実施
例について詳細に説明する。図１において、複数の記憶
回路１〜Ｎ（Ｎ＝１，２，３…）は、データを書き込ん
だ順番に読出しを行う機能（ＦＩＦＯ機能）を持つ半導
体記憶回路からなっている。
例について詳細に説明する。図１において、複数の記憶
回路１〜Ｎ（Ｎ＝１，２，３…）は、データを書き込ん
だ順番に読出しを行う機能（ＦＩＦＯ機能）を持つ半導
体記憶回路からなっている。
【００１９】書込みバッファ２０は、データ入力回路３
０に入力されるデータを上記記憶回路１〜Ｎに対して十
分高速に書き込むことが可能な複数のバッファであり、
入力データ２１と、各記憶回路１〜Ｎを識別するための
記憶回路ブロック番号２２と、バッファ内のデータの有
効／無効を示すフラグ２３とを保持することができるよ
うになっている。
０に入力されるデータを上記記憶回路１〜Ｎに対して十
分高速に書き込むことが可能な複数のバッファであり、
入力データ２１と、各記憶回路１〜Ｎを識別するための
記憶回路ブロック番号２２と、バッファ内のデータの有
効／無効を示すフラグ２３とを保持することができるよ
うになっている。
【００２０】データ出力回路４０は、各記憶回路１〜Ｎ
から読み出された記憶情報を外部に出力する。また、制
御回路５０は、入力制御回路５１、記憶制御回路５２お
よび出力制御回路５３からなっており、上記データ入力
回路３０、書込みバッファ２０、各記憶回路１〜Ｎおよ
びデータ出力回路４０をそれぞれ制御する。
から読み出された記憶情報を外部に出力する。また、制
御回路５０は、入力制御回路５１、記憶制御回路５２お
よび出力制御回路５３からなっており、上記データ入力
回路３０、書込みバッファ２０、各記憶回路１〜Ｎおよ
びデータ出力回路４０をそれぞれ制御する。
【００２１】上記入力制御回路５１は、入力データ２１
および記憶回路ブロック番号２２がデータ入力回路３０
に与えられるとともに書込み要求信号が要求信号入力回
路５４に与えられると、書込みバッファ２０内において
フラグ２３が無効であることを示す領域に、上記入力デ
ータ２１および記憶回路ブロック番号２２を書き込む。
これと同時に、当該領域のフラグをセットするととも
に、書込みがあったことを示す書込み信号を記憶制御回
路５２に送る。
および記憶回路ブロック番号２２がデータ入力回路３０
に与えられるとともに書込み要求信号が要求信号入力回
路５４に与えられると、書込みバッファ２０内において
フラグ２３が無効であることを示す領域に、上記入力デ
ータ２１および記憶回路ブロック番号２２を書き込む。
これと同時に、当該領域のフラグをセットするととも
に、書込みがあったことを示す書込み信号を記憶制御回
路５２に送る。
【００２２】記憶制御回路５２は、上記入力制御回路５
１からの書込み信号を受けて、書込みバッファ２０にお
いてフラグ２３が有効となっている領域の記憶回路ブロ
ック番号２２を基に、複数の記憶回路１〜Ｎの中から何
れか１つを選択する。ここでは、例えば記憶回路１を選
択したとする。
１からの書込み信号を受けて、書込みバッファ２０にお
いてフラグ２３が有効となっている領域の記憶回路ブロ
ック番号２２を基に、複数の記憶回路１〜Ｎの中から何
れか１つを選択する。ここでは、例えば記憶回路１を選
択したとする。
【００２３】そして、このようにして選択した記憶回路
１が満杯（Full状態）でなければ、書込みカウンタ５２
ａで示されるアドレスに入力データ２１を書き込み、書
込みバッファ２０中の該当するフラグ２３をリセットす
る。また、記憶回路１においてアドレスごとに用意され
ているデータの有効／無効を示すフラグ１１-1をセット
すると同時に、書込みカウンタ５２ａを１つカウントア
ップする。一方、記憶回路１が満杯であれば、満杯でな
くなるまでデータの書込みを留保する。
１が満杯（Full状態）でなければ、書込みカウンタ５２
ａで示されるアドレスに入力データ２１を書き込み、書
込みバッファ２０中の該当するフラグ２３をリセットす
る。また、記憶回路１においてアドレスごとに用意され
ているデータの有効／無効を示すフラグ１１-1をセット
すると同時に、書込みカウンタ５２ａを１つカウントア
ップする。一方、記憶回路１が満杯であれば、満杯でな
くなるまでデータの書込みを留保する。
【００２４】出力制御回路５３は、記憶回路ブロック番
号２２が記憶制御回路５２に与えられるとともに読出し
要求信号が要求信号出力回路５５に与えられると、上記
記憶回路ブロック番号２２で示される記憶回路から、読
出しカウンタ５２ｂに従ってデータを読み出す。
号２２が記憶制御回路５２に与えられるとともに読出し
要求信号が要求信号出力回路５５に与えられると、上記
記憶回路ブロック番号２２で示される記憶回路から、読
出しカウンタ５２ｂに従ってデータを読み出す。
【００２５】そして、その記憶回路の読出しアドレスに
該当するフラグをリセットすると同時に、読出しカウン
タ５２ｂを１つカウントアップする。また、当該選択さ
れた記憶回路が空（ Empty状態）であれば、その記憶回
路が空でなくなるまでデータの読出しを留保する。
該当するフラグをリセットすると同時に、読出しカウン
タ５２ｂを１つカウントアップする。また、当該選択さ
れた記憶回路が空（ Empty状態）であれば、その記憶回
路が空でなくなるまでデータの読出しを留保する。
【００２６】以上のように、本実施例によれば、ＦＩＦ
Ｏ構造の記憶回路の前段に高速に書込みが可能な書込み
バッファ２０を設け、入力されたデータをこの書込みバ
ッファ２０にセットするようにしているので、ＦＩＦＯ
構造の記憶回路自体を高速化しなくてもデータ処理装置
側からデータを高速に書き込むことができる。
Ｏ構造の記憶回路の前段に高速に書込みが可能な書込み
バッファ２０を設け、入力されたデータをこの書込みバ
ッファ２０にセットするようにしているので、ＦＩＦＯ
構造の記憶回路自体を高速化しなくてもデータ処理装置
側からデータを高速に書き込むことができる。
【００２７】また、上記記憶回路を複数設けるととも
に、これら複数の記憶回路を識別するための記憶回路ブ
ロック番号２２を書込みバッファ２０にセットしておく
ようにしているので、記憶回路ブロック番号２２を基に
して複数の記憶回路１〜Ｎに対して選択的にデータの書
込みおよび読出しを行うことができ、複数のＦＩＦＯチ
ップを実装しなくても異なるデータ列を同時に扱うこと
ができる。
に、これら複数の記憶回路を識別するための記憶回路ブ
ロック番号２２を書込みバッファ２０にセットしておく
ようにしているので、記憶回路ブロック番号２２を基に
して複数の記憶回路１〜Ｎに対して選択的にデータの書
込みおよび読出しを行うことができ、複数のＦＩＦＯチ
ップを実装しなくても異なるデータ列を同時に扱うこと
ができる。
【００２８】なお、本発明は、上記実施例に限定される
ものではなく、本発明の技術的範囲を逸脱しない範囲で
種々の変形が可能である。例えば、上記実施例では記憶
回路の読出しデータを選択して出力する場合について示
したが、各々の記憶回路からの読出しデータを直接出力
するように構成しても構わない。
ものではなく、本発明の技術的範囲を逸脱しない範囲で
種々の変形が可能である。例えば、上記実施例では記憶
回路の読出しデータを選択して出力する場合について示
したが、各々の記憶回路からの読出しデータを直接出力
するように構成しても構わない。
【００２９】本発明は、データフロー型計算機、すなわ
ちデータそのものに計算機の実行命令が含まれるような
計算機に特に有効である。この場合、記憶回路ブロック
番号２２によって指定される記憶回路ブロックごとに実
行命令を割り当てておけば、入力データ２１は、上記記
憶回路ブロック番号２２に従って演算が施されることに
なる。
ちデータそのものに計算機の実行命令が含まれるような
計算機に特に有効である。この場合、記憶回路ブロック
番号２２によって指定される記憶回路ブロックごとに実
行命令を割り当てておけば、入力データ２１は、上記記
憶回路ブロック番号２２に従って演算が施されることに
なる。
【００３０】
【発明の効果】以上説明したように本発明によれば、先
入れ先出し（ＦＩＦＯ）方式の記憶回路の前段に入力情
報を高速に書き込むことが可能な書込みバッファを設
け、この書込みバッファに上記入力情報をセットするよ
うにしたので、ＦＩＦＯ構造の記憶回路自体を高速化、
大容量化しなくてもデータ処理装置側から高速に情報を
書き込むことができるようになる。
入れ先出し（ＦＩＦＯ）方式の記憶回路の前段に入力情
報を高速に書き込むことが可能な書込みバッファを設
け、この書込みバッファに上記入力情報をセットするよ
うにしたので、ＦＩＦＯ構造の記憶回路自体を高速化、
大容量化しなくてもデータ処理装置側から高速に情報を
書き込むことができるようになる。
【００３１】また、記憶回路を複数設けるとともに、書
込みバッファに上記複数の記憶回路を識別するための記
憶回路ブロック番号を保持しておくようにすることで、
記憶回路ブロック番号を参照して複数の記憶回路に対し
て選択的に情報の書込みおよび読出しを行うことができ
るようにしたので、異なるデータ列を異なる記憶回路で
扱うことができ、複数のＦＩＦＯチップを実装しなくて
も異なるデータ列を同時に扱うことができるようにな
る。
込みバッファに上記複数の記憶回路を識別するための記
憶回路ブロック番号を保持しておくようにすることで、
記憶回路ブロック番号を参照して複数の記憶回路に対し
て選択的に情報の書込みおよび読出しを行うことができ
るようにしたので、異なるデータ列を異なる記憶回路で
扱うことができ、複数のＦＩＦＯチップを実装しなくて
も異なるデータ列を同時に扱うことができるようにな
る。
【図１】本発明の一実施例である半導体記憶装置の概略
を示すブロック図である。
を示すブロック図である。
【図２】従来の半導体記憶装置を示すブロック図であ
る。
る。
１〜Ｎ 記憶回路 １１-1〜１１-N 記憶回路内のデータの有効／無効を示
すフラグ ２０ 書込みバッファ ２１ 入力データ ２２ 記憶回路ブロック番号 ２３ バッファ内のデータの有効／無効を示すフラグ ３０ データ入力回路 ４０ データ出力回路 ５０ 制御回路 ５１ 入力制御回路 ５２ 記憶制御回路 ５２ａ 書込みカウンタ ５２ｂ 読出しカウンタ ５３ 出力制御回路 ５４ 要求信号入力回路 ５５ 要求信号出力回路
すフラグ ２０ 書込みバッファ ２１ 入力データ ２２ 記憶回路ブロック番号 ２３ バッファ内のデータの有効／無効を示すフラグ ３０ データ入力回路 ４０ データ出力回路 ５０ 制御回路 ５１ 入力制御回路 ５２ 記憶制御回路 ５２ａ 書込みカウンタ ５２ｂ 読出しカウンタ ５３ 出力制御回路 ５４ 要求信号入力回路 ５５ 要求信号出力回路
Claims (4)
- 【請求項１】 先入れ先出し方式の記憶回路を有する半
導体集積回路装置であって、 前記記憶回路の前段に、入力された情報を高速に書込み
可能な書込みバッファを設け、 前記入力された情報を前記書込みバッファに一旦書き込
んでから前記記憶回路に導出するようにしたことを特徴
とする半導体集積回路装置。 - 【請求項２】 情報を記憶する半導体集積回路装置であ
って、 外部から情報を入力する入力回路と、 前記入力回路からの入力情報を高速に書込み可能な複数
の書込みバッファと、 前記書込みバッファからの情報を書き込んだ順番で読出
しを行う機能を持つ記憶回路と、 前記記憶回路から読み出された記憶情報を外部に出力す
る出力回路と、 前記入力回路、書込みバッファ、記憶回路および出力回
路を制御する制御回路とを具備することを特徴とする半
導体集積回路装置。 - 【請求項３】 前記記憶回路を複数備え、これら複数の
記憶回路に対して選択的に情報の書込みおよび読出しを
行うようにしたことを特徴とする請求項１または２記載
の半導体集積回路装置。 - 【請求項４】 前記書込みバッファは、前記記憶回路に
書き込む情報と、前記複数の記憶回路を識別するための
記憶回路ブロック番号とを保持することを特徴とする請
求項３記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173400A JPH0816361A (ja) | 1994-07-01 | 1994-07-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173400A JPH0816361A (ja) | 1994-07-01 | 1994-07-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0816361A true JPH0816361A (ja) | 1996-01-19 |
Family
ID=15959719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6173400A Withdrawn JPH0816361A (ja) | 1994-07-01 | 1994-07-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334044B1 (ko) * | 1998-04-20 | 2002-04-26 | 아끼구사 나오유끼 | 통신 기능을 갖는 시스템 ｌｓｉ |
-
1994
- 1994-07-01 JP JP6173400A patent/JPH0816361A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334044B1 (ko) * | 1998-04-20 | 2002-04-26 | 아끼구사 나오유끼 | 통신 기능을 갖는 시스템 ｌｓｉ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |