JPH0816888B2 - パトロール制御装置 - Google Patents
パトロール制御装置Info
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- JPH0816888B2 JPH0816888B2 JP1066823A JP6682389A JPH0816888B2 JP H0816888 B2 JPH0816888 B2 JP H0816888B2 JP 1066823 A JP1066823 A JP 1066823A JP 6682389 A JP6682389 A JP 6682389A JP H0816888 B2 JPH0816888 B2 JP H0816888B2
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Description
【発明の詳細な説明】 〔概 要〕 計算機システムにおける記憶部の記憶内容の確認に関
し、 中央処理装置の負荷を軽減することを目的とし、記憶
部の実装記憶領域を越える仮想的な領域内に、先頭アド
レスＸから始まり、前記実装記憶領域と同一のアドレス
範囲を持つ領域をパトロール領域として仮想すると共
に、中央処理装置（２）から該パトロール領域のアドレ
ス「Ｘ＋α」にアクセスされたとき、これを検出しアド
レス「α」を発生し該アドレス「α」へのパトロールア
クセス信号を出力するアドレス制御部と、前記アドレス
制御部から出力されたアドレス「α」へのパトロールア
クセス信号を受け、パトロール中であり他からのアクセ
ス禁止を示すパトロールビットのオン／オフ命令、リー
ド命令、チェック命令およびライト命令の発行を予め定
めたシーケンスにより制御するパトロール制御部を備
え、中央処理装置がアドレス「Ｘ＋α」にアクセスした
とき、前記アドレス制御部が起動してアドレス「α」へ
のパトロールアクセス信号を出力し、該パトロールアク
セス信号を受信した前記パトロール制御部が、パトロー
ルビットオン命令を発行し、記憶部のアドレス「α」へ
のリード命令を発行し、チェック命令を発行し、次いで
チェックを終了したデータのアドレス「α」へのライト
命令を発行し、最後にパトロールビットオフ命令を発行
する一連の制御を自動的に行ってアドレス「α」のパト
ロールを実行するように構成する。
し、 中央処理装置の負荷を軽減することを目的とし、記憶
部の実装記憶領域を越える仮想的な領域内に、先頭アド
レスＸから始まり、前記実装記憶領域と同一のアドレス
範囲を持つ領域をパトロール領域として仮想すると共
に、中央処理装置（２）から該パトロール領域のアドレ
ス「Ｘ＋α」にアクセスされたとき、これを検出しアド
レス「α」を発生し該アドレス「α」へのパトロールア
クセス信号を出力するアドレス制御部と、前記アドレス
制御部から出力されたアドレス「α」へのパトロールア
クセス信号を受け、パトロール中であり他からのアクセ
ス禁止を示すパトロールビットのオン／オフ命令、リー
ド命令、チェック命令およびライト命令の発行を予め定
めたシーケンスにより制御するパトロール制御部を備
え、中央処理装置がアドレス「Ｘ＋α」にアクセスした
とき、前記アドレス制御部が起動してアドレス「α」へ
のパトロールアクセス信号を出力し、該パトロールアク
セス信号を受信した前記パトロール制御部が、パトロー
ルビットオン命令を発行し、記憶部のアドレス「α」へ
のリード命令を発行し、チェック命令を発行し、次いで
チェックを終了したデータのアドレス「α」へのライト
命令を発行し、最後にパトロールビットオフ命令を発行
する一連の制御を自動的に行ってアドレス「α」のパト
ロールを実行するように構成する。
本発明は、計算機システムにおいて記憶部に正常な値
が記憶されているかを確認する装置に関する。
が記憶されているかを確認する装置に関する。
半導体記憶装置では、絶対に正確な記憶がなされてい
るとは限らないため、計算機システムにおいては、半導
体記憶装置に正常な値が記憶されているかを確認するた
め、適当の時間間隔で記憶装置内の任意のアドレスのデ
ータを読み出して確認することが行われている。この確
認作業は、一般にパトロールと呼ばれている。
るとは限らないため、計算機システムにおいては、半導
体記憶装置に正常な値が記憶されているかを確認するた
め、適当の時間間隔で記憶装置内の任意のアドレスのデ
ータを読み出して確認することが行われている。この確
認作業は、一般にパトロールと呼ばれている。
近年の計算機システムの高速化の要求に伴い、パトロ
ール機能も、処理効率も良くし、中央処理装置の負担を
軽減する要求が出されている。このため、より簡潔な処
理シーケンスによる制御が必要となる。
ール機能も、処理効率も良くし、中央処理装置の負担を
軽減する要求が出されている。このため、より簡潔な処
理シーケンスによる制御が必要となる。
第６図は、従来のパトロール制御を示す図である。
第６図（ａ）に示すように、従来のパトロール制御に
おいては、中央処理装置（以下、CPUと略記する）が、
定期的に記憶部に対して次のような実行命令を一つ一つ
発行して行っていた。
おいては、中央処理装置（以下、CPUと略記する）が、
定期的に記憶部に対して次のような実行命令を一つ一つ
発行して行っていた。
（１）パトロールビット：オン （２）リード （３）チェック （４）ライト （５）パトロールビット：オフ （１）のパトロールビット：オン命令は、パトロール
ビットをオンとし、このオンの間は他からのアクセスを
禁止するものである。
ビットをオンとし、このオンの間は他からのアクセスを
禁止するものである。
（２）のリード命令は、任意のアドレスを与えてその
データを読み出す命令である。
データを読み出す命令である。
（３）のチェック命令は、読み出したデータを誤り検
出訂正コードによってチェックさせる命令である。若し
エラーが検出されれば、エラー割込みによってCPUに通
知される。
出訂正コードによってチェックさせる命令である。若し
エラーが検出されれば、エラー割込みによってCPUに通
知される。
（４）のライト命令は、読み出してチェックを終わっ
たデータで元のアドレスに書き込む命令である。
たデータで元のアドレスに書き込む命令である。
（５）のパトロールビット：オフ命令は、パトロール
ビットをオフとしてアクセス禁止を解除する命令であ
る。
ビットをオフとしてアクセス禁止を解除する命令であ
る。
上記の説明のように、従来のパトロール制御では、一
つのアドレスについて、CPUが、五つの実行命令を一つ
一つ発行して制御していた。制御の流れは、第６図
（ｂ）に示すように、パトロール実行の最初から最後ま
でCPUの制御によっている。
つのアドレスについて、CPUが、五つの実行命令を一つ
一つ発行して制御していた。制御の流れは、第６図
（ｂ）に示すように、パトロール実行の最初から最後ま
でCPUの制御によっている。
従って、記憶部の容量が増大するに伴って、CPUにお
いてパトロールに要する時間が大きくなり、CPUの効率
を低下させるという問題がある。
いてパトロールに要する時間が大きくなり、CPUの効率
を低下させるという問題がある。
本発明が解決しようとする課題は、このような従来の
問題点を解消したパトロール制御方式を提供することに
ある。
問題点を解消したパトロール制御方式を提供することに
ある。
第１図は、本発明の構成を示すブロック図である。
図において、１は記憶部であり、11は記憶部１の実装
されている実装記憶領域である。２は中央処理装置であ
る。
されている実装記憶領域である。２は中央処理装置であ
る。
12はパトロール領域であり、先頭アドレスＸから始ま
り実装記憶領域11と同一の容量を持つ実装されていない
仮想領域である。
り実装記憶領域11と同一の容量を持つ実装されていない
仮想領域である。
31はアドレス制御部であり、パトロール領域へのアク
セスを検出しアドレス変換を実行する。
セスを検出しアドレス変換を実行する。
32はパトロール制御部であり、パトロールビットのオ
ン／オフ、リード命令、チェック命令およびライト命令
の発行を予め定めたシーケンスにより制御する。
ン／オフ、リード命令、チェック命令およびライト命令
の発行を予め定めたシーケンスにより制御する。
本発明では、先頭アドレスＸから始まり、記憶部１の
実装記憶領域11と同一のアドレス範囲を持ち、実装され
ていない領域をパトロール領域12と仮想すると共に、パ
トロール制御部３を設けて、中央処理装置２がアドレス
「Ｘ＋α」にアクセスしたとき起動して、パトロールビ
ットオン命令を発行し、記憶部（１）のアドレス「α」
へのリード命令を発行し、チェック命令を発行し、次い
でチェックを終了したデータのアドレス「α」へのライ
ト命令を発行し、最後にパトロールビットオフ命令を発
行する一連の制御を自動的に行ってアドレス「α」のパ
トロールを実行するものである。
実装記憶領域11と同一のアドレス範囲を持ち、実装され
ていない領域をパトロール領域12と仮想すると共に、パ
トロール制御部３を設けて、中央処理装置２がアドレス
「Ｘ＋α」にアクセスしたとき起動して、パトロールビ
ットオン命令を発行し、記憶部（１）のアドレス「α」
へのリード命令を発行し、チェック命令を発行し、次い
でチェックを終了したデータのアドレス「α」へのライ
ト命令を発行し、最後にパトロールビットオフ命令を発
行する一連の制御を自動的に行ってアドレス「α」のパ
トロールを実行するものである。
これによって、中央処理装置２は、一つのアドレスへ
のパトロールについて、パトロール領域12への１回のア
クセスで済むことになり、中央処理装置２の負荷は大い
に軽減される。
のパトロールについて、パトロール領域12への１回のア
クセスで済むことになり、中央処理装置２の負荷は大い
に軽減される。
以下第２図〜第５図に示す実施例により本発明のさら
に具体的に説明する。
に具体的に説明する。
第２図は、本発明の一実施例のシステム構成を示す図
である。
である。
図において、10は記憶装置（MEM）であり、20は中央
処理装置（CPU）である。
処理装置（CPU）である。
30は記憶制御アダプタ（ADP）であり、記憶装置10へ
のアクセスを制御すると共にアドレス制御部31およびパ
トロール制御部32を内蔵する。
のアクセスを制御すると共にアドレス制御部31およびパ
トロール制御部32を内蔵する。
40は磁気ディスクアダプタ（MDA）であり、磁気ディ
スク装置50を制御する。
スク装置50を制御する。
60はフロッピーディスクアダプタ（FDA）であり、フ
ロッピーディスク装置70を制御する。
ロッピーディスク装置70を制御する。
80は直列インタフエースアダプタ（SIA）であり、モ
デム90を介して通信インタフェースを制御する。
デム90を介して通信インタフェースを制御する。
第３図は、本発明の一実施例による処理を示すフロー
チャートである。
チャートである。
CPU20は、パトロールすべきアドレスαにＸを加算し
たアドレスＸ＋αにアクセスする。
たアドレスＸ＋αにアクセスする。
記憶制御アダプタ30に内蔵されているアドレス制御部
31がパトロール領域へのアクセスであることを検出し、
アドレスＸ＋αをαに変換し、パトロール制御部32に起
動をかける。パトロール制御部32は、パトロールビット
オン命令を発行し、次いでアドレスαのリード命令、チ
ェック命令、ライト命令を所定のシーケンスで発行し、
パトロールビットオフ命令を発行して処理を終わる。
31がパトロール領域へのアクセスであることを検出し、
アドレスＸ＋αをαに変換し、パトロール制御部32に起
動をかける。パトロール制御部32は、パトロールビット
オン命令を発行し、次いでアドレスαのリード命令、チ
ェック命令、ライト命令を所定のシーケンスで発行し、
パトロールビットオフ命令を発行して処理を終わる。
制御の流れは、同図（ｂ）に示すように、CPU20によ
る制御は１回のアクセスで終了して、制御はパトロール
制御部32に移り、パトロール制御部32によってパトロー
ル制御が行われる。
る制御は１回のアクセスで終了して、制御はパトロール
制御部32に移り、パトロール制御部32によってパトロー
ル制御が行われる。
第４図は、本発明の一実施例による動作例を示す図で
ある。
ある。
本実施例では、記憶装置（MEM）10は容量４メガバイ
トのRAMが実装されており、そのアドレス範囲は16進数
で表してＸ“000000"〜Ｘ“３′FFFFF"（Ｘは16進数を
示す表記）である。仮想のアドレス範囲Ｘ“800000"〜
Ｘ“BFFFFF"をパトロール領域とする。従って、前述の
Ｘは“800000"である。
トのRAMが実装されており、そのアドレス範囲は16進数
で表してＸ“000000"〜Ｘ“３′FFFFF"（Ｘは16進数を
示す表記）である。仮想のアドレス範囲Ｘ“800000"〜
Ｘ“BFFFFF"をパトロール領域とする。従って、前述の
Ｘは“800000"である。
CPU20は、アドレスＸ“000002"をパトロールしたい場
合には、アドレスＸ“800000"＋Ｘ“000002"にアクセス
命令を出す。
合には、アドレスＸ“800000"＋Ｘ“000002"にアクセス
命令を出す。
アドレス制御部31は、パトロール領域へのアクセスで
あることを検出し、アドレスＸ“800000"＋Ｘ“000002"
をアドレスＸ“000002"に変換し、パトロール制御部32
に起動をかける。パトロール制御部32は、パトロールビ
ットオン命令を発行し、次いでアドレスＸ“000002"の
リード命令、チェック命令を発行し、同一アドレスＸ
“000002"へライト命令と、所定のシーケンスで発行
し、最後にパトロールビットオフ命令を発行する。
あることを検出し、アドレスＸ“800000"＋Ｘ“000002"
をアドレスＸ“000002"に変換し、パトロール制御部32
に起動をかける。パトロール制御部32は、パトロールビ
ットオン命令を発行し、次いでアドレスＸ“000002"の
リード命令、チェック命令を発行し、同一アドレスＸ
“000002"へライト命令と、所定のシーケンスで発行
し、最後にパトロールビットオフ命令を発行する。
第５図は、本発明の一実施例の構成を示す図である。
図において、10は記憶装置（MEM）であり、101は誤り
検査回路である。
検査回路である。
20は中央処理装置（CPU）である。
30は記憶制御アダプタであり、記憶装置10へのアクセ
スを制御する記憶装置アクセス制御部301を主体とし、
アドレス制御部31、およびパトロール制御部32を内蔵し
ている。
スを制御する記憶装置アクセス制御部301を主体とし、
アドレス制御部31、およびパトロール制御部32を内蔵し
ている。
アドレス制御部31は、デコーダ311、パトロール指示
フラグ312およびアンドゲート313から成る。
フラグ312およびアンドゲート313から成る。
311はデコーダであり、CPU200の出力するアドレスの
上位４ビットをデコードしてパトロール領域へのアクセ
スを検出する。即ち、第４図に示したように、本実施例
の記憶装置10のアドレスは、16進６桁、即ち24ビットで
あり、その上位４ビットが、“1000"〜“1100"（16進で
８〜Ｂ）であれば、パトロール領域であると検出でき
る。デコーダ311は、パトロール領域へのアクセスを検
出すれば、上位４ビットから“8"を減算し、下位20ビッ
トはそのままとしてノーマルアドレスとして出力する。
上位４ビットをデコードしてパトロール領域へのアクセ
スを検出する。即ち、第４図に示したように、本実施例
の記憶装置10のアドレスは、16進６桁、即ち24ビットで
あり、その上位４ビットが、“1000"〜“1100"（16進で
８〜Ｂ）であれば、パトロール領域であると検出でき
る。デコーダ311は、パトロール領域へのアクセスを検
出すれば、上位４ビットから“8"を減算し、下位20ビッ
トはそのままとしてノーマルアドレスとして出力する。
312はパトロール指示フラグであり、CPU20からのパト
ロール指示信号によってセットされるフリップフロップ
からなる。
ロール指示信号によってセットされるフリップフロップ
からなる。
313はアンドゲートであり、デコーダ311のパトロール
領域アクセス検出信号とパトロール指示フラグ312の出
力とのアンドをとりパトロールアクセス信号として出力
する。パトロール指示フラグ312およびアンドゲート313
はパトロールアクセスが誤って行われることのないよう
に、パトロールを実行するときだけイネーブル（活性
化）するようにしたものである。
領域アクセス検出信号とパトロール指示フラグ312の出
力とのアンドをとりパトロールアクセス信号として出力
する。パトロール指示フラグ312およびアンドゲート313
はパトロールアクセスが誤って行われることのないよう
に、パトロールを実行するときだけイネーブル（活性
化）するようにしたものである。
32はパトロール制御部であり、パトロールアクセス信
号の入力によって起動し、予め定めたシーケンスにより
パトロールビットのオン／オフ、リード、チェックおよ
びライト命令の発行を制御する。
号の入力によって起動し、予め定めたシーケンスにより
パトロールビットのオン／オフ、リード、チェックおよ
びライト命令の発行を制御する。
以上の説明から明らかなように本発明によれば、パト
ロールの実行はCPUの１回のアクセスによって可能とな
り、CPUの負荷を軽減し、処理効率を向上するという著
しい工業的効果がある。
ロールの実行はCPUの１回のアクセスによって可能とな
り、CPUの負荷を軽減し、処理効率を向上するという著
しい工業的効果がある。
第１図は本発明の構成を示すブロック図、 第２図は本発明の一実施例のシステム構成を示す図、 第３図は本発明の一実施例による処理を示すフローチャ
ート、 第４図は本発明の一実施例による動作例を示す図、 第５図は本発明の一実施例の構成を示す図、 第６図は従来のパトロール制御を示す図である。 図において、 １は記憶部、10は記憶装置（MEM）、 2,20は中央処理装置（CPU）、 31はアドレス制御部、32はパトロール制御部、 30は記憶制御アダプタ（ADP）、 40は磁気ディスクアダプタ（MDA）、 50は磁気ディスク装置、 60はフロッピーディスクアダプタ（FDA）、 70はフロッピーディスク装置、 80は直列インタフェースアダプタ（SIA）、 101はエラー検査回路（ECC）、 301は記憶装置アクセス制御部、 311はデコーダ、312はパトロール指示フラグ、 313はアンドゲート、 を示す。
ート、 第４図は本発明の一実施例による動作例を示す図、 第５図は本発明の一実施例の構成を示す図、 第６図は従来のパトロール制御を示す図である。 図において、 １は記憶部、10は記憶装置（MEM）、 2,20は中央処理装置（CPU）、 31はアドレス制御部、32はパトロール制御部、 30は記憶制御アダプタ（ADP）、 40は磁気ディスクアダプタ（MDA）、 50は磁気ディスク装置、 60はフロッピーディスクアダプタ（FDA）、 70はフロッピーディスク装置、 80は直列インタフェースアダプタ（SIA）、 101はエラー検査回路（ECC）、 301は記憶装置アクセス制御部、 311はデコーダ、312はパトロール指示フラグ、 313はアンドゲート、 を示す。
Claims (1)
- 【請求項１】中央処理装置（２）の指示により、一定の
時間間隔で、記憶部（１）の記憶内容確認のためのパト
ロールを実行する計算機システムにおけるパトロール実
行制御を行うパトロール制御装置において、 前記記憶部（１）の実装記憶領域（11）を越える仮想的
な領域内に、先頭アドレスＸから始まり、前記実装記憶
装置領域（11）と同一のアドレス範囲を持つ領域をパト
ロール領域（12）として仮想すると共に、 中央処理装置（２）から該パトロール領域（11）のアド
レス「Ｘ＋α」にアクセスされたとき、これを検出しア
ドレス「α」を発生し該アドレス「α」へのパトロール
アクセス信号を出力するアドレス制御部（31）と、 前記アドレス制御部（31）から出力されたアドレス
「α」へのパトロールアクセス信号を受け、パトロール
中であり他からのアクセス禁止を示すパトロールビット
オン／オフ命令、リード命令、チェック命令およびライ
ト命令の発行を予め定めたシーケンスにより制御するパ
トロール制御部（32）とを備え、 中央処理装置（２）がアドレス「Ｘ＋α」にアクセスし
たとき、前記アドレス制御部（31）が起動してアドレス
「α」へのパトロールアクセス信号を出力し、該パトロ
ールアクセス信号を受信した前記パトロール制御部（3
2）が、パトロールビットオン命令を発行し、記憶部
（１）のアドレス「α」へのリード命令を発行し、最後
にパトロールビットオフ命令を発行する一連の制御を自
動的に行ってアドレス「α」のパトロールを実行するよ
う構成したことを特徴とするパトロール制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066823A JPH0816888B2 (ja) | 1989-03-17 | 1989-03-17 | パトロール制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066823A JPH0816888B2 (ja) | 1989-03-17 | 1989-03-17 | パトロール制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244354A JPH02244354A (ja) | 1990-09-28 |
| JPH0816888B2 true JPH0816888B2 (ja) | 1996-02-21 |
Family
ID=13326948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066823A Expired - Fee Related JPH0816888B2 (ja) | 1989-03-17 | 1989-03-17 | パトロール制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0816888B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61166654A (ja) * | 1985-01-19 | 1986-07-28 | Panafacom Ltd | メモリパトロ−ル診断方式 |
| JPS62147552A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 記憶装置 |
-
1989
- 1989-03-17 JP JP1066823A patent/JPH0816888B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244354A (ja) | 1990-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |