JPS62147552A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS62147552A JPS62147552A JP60288932A JP28893285A JPS62147552A JP S62147552 A JPS62147552 A JP S62147552A JP 60288932 A JP60288932 A JP 60288932A JP 28893285 A JP28893285 A JP 28893285A JP S62147552 A JPS62147552 A JP S62147552A
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- Japan
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- circuit
- error status
- signal
- action mode
- storage device
- Prior art date
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- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 3
- 238000012856 packing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は情報処理装置に用いられ、バス上に存在する
複数の記憶モジュールからなる記憶装置に関する。
複数の記憶モジュールからなる記憶装置に関する。
「従来の技術」
従来この種の記憶装置のアドレス情報の取り込み回路は
第４図に示すように構成されていた。通常動作の場合、
Ｃ，ＰＵ（中央処理装置）４０１からアドレス線４０２
を通じて記憶装置４１６に送られた第５図に示すような
アドレス情報４０８は周知のように記憶チップを選択す
るための情報４１５と、記憶装置自身がアクセスされて
いるかどうか７判別するための清報４１４とに分けられ
る。ここでビット比較回路４０５に送られた清報４１４
は記憶装置自身がアクセスされるべきかどうかを決める
ためのビット設定回路４０６から送られるビット設定情
報４０９と比較され、その結果アクセスされるべきと判
断された場合、コマンド制御回路４０７ヘアクセス信号
４１０が送られる。コマンド制御回路４０７にはＣＰＵ
４０１から送られたＷ／Ｒ制御信号４１２、エラーステ
ータスリード指令信号４１３（この場合部）が送られて
通常／エラーステータスリード動作指令信号４１１が通
常モードとをり、以後周知の方法で通常書込み／続出し
動作が実行される。なおビット設定回路４０６のビット
設定情報４０９は外部から自由に設定でき、または固定
的に設定される。
第４図に示すように構成されていた。通常動作の場合、
Ｃ，ＰＵ（中央処理装置）４０１からアドレス線４０２
を通じて記憶装置４１６に送られた第５図に示すような
アドレス情報４０８は周知のように記憶チップを選択す
るための情報４１５と、記憶装置自身がアクセスされて
いるかどうか７判別するための清報４１４とに分けられ
る。ここでビット比較回路４０５に送られた清報４１４
は記憶装置自身がアクセスされるべきかどうかを決める
ためのビット設定回路４０６から送られるビット設定情
報４０９と比較され、その結果アクセスされるべきと判
断された場合、コマンド制御回路４０７ヘアクセス信号
４１０が送られる。コマンド制御回路４０７にはＣＰＵ
４０１から送られたＷ／Ｒ制御信号４１２、エラーステ
ータスリード指令信号４１３（この場合部）が送られて
通常／エラーステータスリード動作指令信号４１１が通
常モードとをり、以後周知の方法で通常書込み／続出し
動作が実行される。なおビット設定回路４０６のビット
設定情報４０９は外部から自由に設定でき、または固定
的に設定される。
一方、エラーステータスリード動作時はエラーステータ
スリード指令信号４１３が真になり、更にアドレス情報
４０８には第６図に示すような情報が送られる。この情
報の中には自身がアクセスされるべきかどうかの情報が
少なくとも含まれている。よって通常／エラーステータ
スリード動作指令信号４１１はエラーステータスリード
モードとをり、以後周知の方法でエラーステータス動作
が実行される。
スリード指令信号４１３が真になり、更にアドレス情報
４０８には第６図に示すような情報が送られる。この情
報の中には自身がアクセスされるべきかどうかの情報が
少なくとも含まれている。よって通常／エラーステータ
スリード動作指令信号４１１はエラーステータスリード
モードとをり、以後周知の方法でエラーステータス動作
が実行される。
「発明が解決しようとする問題点」
上述した従来の記憶装置はエラーステータスリード動作
を行うためにＣＰ Ｕ ＝１０１と記憶装置４１６との
間にエラーステータスリード指令信号４０４が必要とを
り、このためインタフェース信号が増加し、これに付随
しインタフェース回路が双方に増加し、消費電力の増加
と信頼度の低下をもたらすという欠点を有する。
を行うためにＣＰ Ｕ ＝１０１と記憶装置４１６との
間にエラーステータスリード指令信号４０４が必要とを
り、このためインタフェース信号が増加し、これに付随
しインタフェース回路が双方に増加し、消費電力の増加
と信頼度の低下をもたらすという欠点を有する。
「問題点を解決するための手段」
この発明は少なくともＣＰＵと記憶装置とから構成され
る情報処理装置に用いられる記憶装置であって、少なく
ともＣＰＵからアドレス／データ情報線を介して送られ
るアドレス情報の最大実装記憶容量を越える上位ビット
を解読する手段と。
る情報処理装置に用いられる記憶装置であって、少なく
ともＣＰＵからアドレス／データ情報線を介して送られ
るアドレス情報の最大実装記憶容量を越える上位ビット
を解読する手段と。
最大実装記憶容量以下の下位ビラトラ設定する下位ビッ
ト設定手段と、その設定された下位ビットとＣＰＵから
送られたアドレス情報の下位ビットとを比較する下位ビ
ット比較手段と、上記上位ビット判定手段の解読結果と
上記下位ビット比較手段の比較結果と上記ＣＰＵからの
Ｗ／Ｒ制御信号とを入力し、その解読結果に応じて通常
動作モード又はエラーステータスリード動作モードの動
作指令信号を出力するコマンド制御手段とｔ具備する。
ト設定手段と、その設定された下位ビットとＣＰＵから
送られたアドレス情報の下位ビットとを比較する下位ビ
ット比較手段と、上記上位ビット判定手段の解読結果と
上記下位ビット比較手段の比較結果と上記ＣＰＵからの
Ｗ／Ｒ制御信号とを入力し、その解読結果に応じて通常
動作モード又はエラーステータスリード動作モードの動
作指令信号を出力するコマンド制御手段とｔ具備する。
「実施例」
次にこの発明について図面を参照して説明する。
この発明の実施例を示′Ｔ第１図においてＣＰＵ１０１
はアドレス線１０２を通じてアドレス情報１０８、Ｗ／
Ｒ制御線１０３を通じてＷ／Ｒ制御信号１１２を記憶装
置１１６へ供給する。記憶装置１１６内の上位ビット判
定回路１２２は上位アドレスビット情報１２０を入力し
、上位ビット判定信号１２１を出力する。下位ビット比
較回路１０５は下位アドレスビット情報１１４と下位ビ
ット設定回路１０６からの下位ビット設定清報１０９と
を入力し１両者を比較しアクセス信号１１０を出力する
。下位ビット設定回路１０６の下位ビット設定情報は固
定的又は外部から自由に設定可能とされる。コマンド制
御回路１０７は上位ビット判定信号１２１と、アクセス
信号１１０と、Ｗ／Ｒ制御信号１１２を入力して通常／
エラーステータスリード動作指令信号１１１を出力する
。
はアドレス線１０２を通じてアドレス情報１０８、Ｗ／
Ｒ制御線１０３を通じてＷ／Ｒ制御信号１１２を記憶装
置１１６へ供給する。記憶装置１１６内の上位ビット判
定回路１２２は上位アドレスビット情報１２０を入力し
、上位ビット判定信号１２１を出力する。下位ビット比
較回路１０５は下位アドレスビット情報１１４と下位ビ
ット設定回路１０６からの下位ビット設定清報１０９と
を入力し１両者を比較しアクセス信号１１０を出力する
。下位ビット設定回路１０６の下位ビット設定情報は固
定的又は外部から自由に設定可能とされる。コマンド制
御回路１０７は上位ビット判定信号１２１と、アクセス
信号１１０と、Ｗ／Ｒ制御信号１１２を入力して通常／
エラーステータスリード動作指令信号１１１を出力する
。
ここで下位ビット比較回路１０５は第４図中のビット比
較回路４０５と、下位ビット設定回路１０６はビット設
定回路４０６と、コマンド制御回路１０７はコマンド制
御回路１０７とそれぞれ対応し１機能はそれらと全く同
じである。
較回路４０５と、下位ビット設定回路１０６はビット設
定回路４０６と、コマンド制御回路１０７はコマンド制
御回路１０７とそれぞれ対応し１機能はそれらと全く同
じである。
次に動作を詳細に説明する。最初に通常動作時にはアド
レス情報１０８は第２図に示すような内容を含んでいる
。ここで上位ビットを除く池のビットは第５図のそれと
同じである。アドレス情報１０８の上位ビットはその動
作が通常動作であるかエラーステータスリード動作であ
るかを区別するもので、通常動作時はアドレス空間とし
て実装容量を越えているのですべて“０＃口なっている
。
レス情報１０８は第２図に示すような内容を含んでいる
。ここで上位ビットを除く池のビットは第５図のそれと
同じである。アドレス情報１０８の上位ビットはその動
作が通常動作であるかエラーステータスリード動作であ
るかを区別するもので、通常動作時はアドレス空間とし
て実装容量を越えているのですべて“０＃口なっている
。
従って上位ｅット判定回路１２２では上位ビット全″０
”を判定してコマンド制御回路１０７八通常動作モード
になった判定信号１２１を送る。この信号１２１とその
池の信号を入力してコマンド制御回路１０７から通常動
作モードになった通常／エラーステータスリード動作指
令信号１１１が出力される。以後周知の方法で通常動作
が実行される。
”を判定してコマンド制御回路１０７八通常動作モード
になった判定信号１２１を送る。この信号１２１とその
池の信号を入力してコマンド制御回路１０７から通常動
作モードになった通常／エラーステータスリード動作指
令信号１１１が出力される。以後周知の方法で通常動作
が実行される。
一方、エラーステータスリード動作時は、アドレス情報
１０Ｂは１例えば第３図に示すような内容になっている
。ここではアドレス情報１０８の上位ビットは全″１”
になっているが、通常動作で使用されることのないアド
レス空間の最上位空間を示している。さて第３図に示す
ようなアドレス情報１０８を入力された上位ビット判定
回路１２２はコマンド制御回路１０７ヘエラーステータ
スリード動作モードになった判定信号１２１を送る。こ
の信号１２１とその池の信号を入力してコマンド制御回
路１０７からエラーステータスリード動作モードになっ
た通常／エラーステータスリード動作指令信号１１１が
出力される。かくして以後周知の方法でエラーステータ
スリード動作が実行される。
１０Ｂは１例えば第３図に示すような内容になっている
。ここではアドレス情報１０８の上位ビットは全″１”
になっているが、通常動作で使用されることのないアド
レス空間の最上位空間を示している。さて第３図に示す
ようなアドレス情報１０８を入力された上位ビット判定
回路１２２はコマンド制御回路１０７ヘエラーステータ
スリード動作モードになった判定信号１２１を送る。こ
の信号１２１とその池の信号を入力してコマンド制御回
路１０７からエラーステータスリード動作モードになっ
た通常／エラーステータスリード動作指令信号１１１が
出力される。かくして以後周知の方法でエラーステータ
スリード動作が実行される。
「発明の効果」
以上説明したようにこの発明は第１図に示したような構
成に−ｒることにより、エラーステータスリード動作を
実行するための専用のインタフェース線を必要とせず、
低消費電力、高信頼度の記憶装置を提供できる効果があ
る。
成に−ｒることにより、エラーステータスリード動作を
実行するための専用のインタフェース線を必要とせず、
低消費電力、高信頼度の記憶装置を提供できる効果があ
る。
第１図はこの発明の実施例の要部を示すブロック図、第
２図及び第３図はそれぞれ第１図中のアドレス情報１０
８の内容を示すビット配列図、第４因は従来の記憶装置
の一部を示すブロック図。 第５図及び第６図はそれぞれ第４図中のアドレス情報４
０Ｂの内容を示すビット配列図である。 １０１．４０１ ：ＣＰＵ、１０５：下位ビット比較回
路、１０６：下位ビット設定回路、１０７゜４０７：コ
マンド制御回路、１１６，４１６：記憶装置、１２２：
上位ビット判定回路、４０５：ビット比較回路、４０６
：ビット設定回路。
２図及び第３図はそれぞれ第１図中のアドレス情報１０
８の内容を示すビット配列図、第４因は従来の記憶装置
の一部を示すブロック図。 第５図及び第６図はそれぞれ第４図中のアドレス情報４
０Ｂの内容を示すビット配列図である。 １０１．４０１ ：ＣＰＵ、１０５：下位ビット比較回
路、１０６：下位ビット設定回路、１０７゜４０７：コ
マンド制御回路、１１６，４１６：記憶装置、１２２：
上位ビット判定回路、４０５：ビット比較回路、４０６
：ビット設定回路。
Claims (1)
- （１）少なくとも中央処理装置と記憶装置とから構成さ
れる情報処理装置に用いられる記憶装置であつて、 少なくとも上記中央処理装置からアドレス情報線を介し
て送られるアドレス情報の最大実装記憶容量を越える上
位ビットを解読する上位ビット判定手段と、 上記最大実装記憶容量以下の下位ビットが設定される下
位ビット設定手段と、 その設定された下位ビットと上記中央処理装置から送ら
れたアドレス情報を比較する下位ビット比較手段と、 上記上位ビット判定手段の解読結果と、上記下位ビット
比較手段の比較結果と、上記中央処理装置からのＷ／Ｒ
制御信号とを入力し、その解読結果に応じて通常動作モ
ード又はエラーステータスリード動作モードの動作指令
信号を出力するコマンド制御手段とを具備することを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288932A JPS62147552A (ja) | 1985-12-20 | 1985-12-20 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288932A JPS62147552A (ja) | 1985-12-20 | 1985-12-20 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147552A true JPS62147552A (ja) | 1987-07-01 |
Family
ID=17736674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288932A Pending JPS62147552A (ja) | 1985-12-20 | 1985-12-20 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244354A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | パトロール制御装置 |
-
1985
- 1985-12-20 JP JP60288932A patent/JPS62147552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244354A (ja) * | 1989-03-17 | 1990-09-28 | Fujitsu Ltd | パトロール制御装置 |
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