JPS60500074A - 最遅デバイス同期化多重デバイス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は同期機構、より詳細には同期電子デバイスのアレイに関する。

発明の背景 複数のデバイスを単一のユニットとして互いに圧砕な調和にて動作することがし ばしば必要となる。従って、複数のデバイスの動作を同期化する必要性が生ずる 。最も遅いデバイスか同期デバイスの動作の速度、の制限要因となり、従って、 全てのデバイスを最も遅いデバイスに同期化する必要がある。

例えば、コンピュータ分野においては１つのデバイスの人力及び出力を他のデバ イスあるいは通信リンクにインタフェースするのに、通常、先入れ先出しバッフ ７メモリ（ＦＩＦＯ）か使用される。通信リンクあるいはデバイスの人力及び使 用ボートの幅は各種火きく異なるが、ＦＩＦＯは通常、標準幅、例えば、４ビツ トのものが提供される。従って、標準ＦＩＦＯ幅より広いボートあ□るいはリン クをインタフェースするには、通常、これらを複数のアレイ構成として使用しこ れらを調和して動作させる。ＦＩＦＯアレイを正常に動作させるためには、動作 の開始及び動作の終結の両方に関して、ＦＩＦＯを最も遅いＦＩＦＯの動作に同 期する必要がある。

先行技術においてＦＩＦＯの動作を同期化する幾つかの方法が提案されている。

しかし、提案された方法の幾つかは動作しないか、あるいは動作してもＦＩＦＯ の動作を非常に遅（することが知らている。計算及び通信システムの動作速度が 増加すると、これらＦＩＦＯアレイの動作速度かしばしばそのシステム動作の制 限要−因となす、先行技術の同期機構に起因する遅れがそのシステムの性能を許 容限度以下にすることかしばしばある。

発明の要約 本発明は同期して動作される複数のデバイスを含む新規の同期装置に関する。各 デバイスは動作の準備ができたことを示す第１の信号及び動作の完結を示す第２ の信号を生成する。各デバイスはそのデバイスを動作させる第３の信号及びその デバイスの動作を停止させる第４の信号を受信する。装置内に１つの同期機構が 含まれ、これか複数のデバイスに接続される。この同期機構の複数の入力はその デバイスから第１及び第２の信号を受信するためにそれぞれそのデバイスの１つ に接続され、該同期機構の１つの出力は複数のデバイスに第３及び第４の信号を 送信するためにその複数のデバイスに接続される。同期機構はその人力の各々に 第１の信号を検知すると第３の信号を送信する。該同期機構はこれが該複数のデ バイスの少なくとも１つから第１の信号を受信している間は該第３の信号の送信 を続ける。該同期機構はその複数の人力の各々に第２の信号を検知すると第４の 信号を送信する。該同期機構はそれが該複数のデバイスの少なくとも１つから第 ２の信号の受信を継続している間第４の信号の送信を継続する。こうして、複数 のデバイスの動作の開始及び終結かその複数の最も遅いデ／＜イスの動作の準備 及び動作の完了と同期して遂行される。

好ましくは、該複数のデバイスは複数のＦＩＦＯを含む。１つの構成においては 、第１及び第２の信号は出力レジスタ　エンプティ（空）信号の存在及び不存在 を表し、また第３及び第４の信号は出スタック転送信号の存在及び不存在を表わ す。別の構成においては、第１及び第２の信号は人力レジスタ　フル（一杯）信 号の存在及び不存在を表わし、また第３及び第４の信号は入スタック転送信号の 存在及び不存在を表わす。

好ましくは、該同期機構は第３あるいは第４の信号かその出力の所に生成される のに応答して、その人力の所に受信される信号のＡＮＤ結合あるいはＯＲ結合の いずれかの信号をその出力に生成する１つの回路を含む。好ましくは、この同期 機構は１つの全加算器回路を含む。

該全加算器の第１のセットの２進語入力及び桁上げ入力は複数の該同期機構の入 力を含む。該全加算器の１つの桁上げ出力は該同期機構の出力を含む。該全加算 器の第２のセットの２進語人力は該桁上げの出力に接続される。

この発明による装置は多くの利点を持つ。これは実現か簡単である。より具体的 には、該同期機構は簡単な方法にて市販の部品から構成できる。該同期装置はこ の構成デバイスを動作するのに要求される機能を、動作の開始及び終結の両方に 関して、複数の最も遅いデバイスの動作と同期して遂行する。それでいて、該同 期装置はこの機能を迅速に遂行し、データ伝送の同期動作−コンピュータシステ ム内のＦＩＦＯのインタフェース動作などのような高速用途の要件を満すことが 可能である。

本発明のこれら及びその他の利点は解説のための実施態様の図面を参照しての以 下の説明によってより明確となろう。

図面の簡単な説明 第１図は本発明の同期装置の１つの実施態様のブロック図であり： 第２図は第１図の全加算器の関連する回路の論理ダイアグラムてあり； 第３図は該装置の第２の実施態様のために構成された全加算器のブロック図であ り；そして 第４図は該装置の第３の実施態様のために構成された全加算器のブロック図であ る。

詳細な説明 ここで図面の説明に移るが、第１図は本発明に従って構成された同期装置１０の 説明のための１つの実施態様を示す。この装置１０は先入れ先出しバッフ７メモ リ（ＦＩＦＯ）１０１のアレイ１００を含む。ＦＩＦＯｌｏｌは従来のデバイ、 スである。例えば、カリホルニア州マウンテン　ビュー所在、のフヱアチャイル ドカメラ計器コーボレーシ３ン（Ｆａｉｒｃｈｉｌｄ　Ｃａｍｅｒａ　＆ｎｄ　 Ｉｎｓｔｒｕｍｅｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ）によって製造される集積回路 バッフ７デバイス９４０３を使用できる。

ＰＩＦ・０アレイ１００は通信人力バス１２３を通信出力バス１２４にインタフ ェースする。ＦＩＦＯアレイ１００は入力バス１２３上に受信された通信を出力 バス１２４上に送出する前に一時的に格納することによってこの２個のバス１２ ３と１２４の間に非同期通信を起こさせる。第１図の例においては、バス１２３ 及び１２４の各々は２０の通信ライン含み、従ってバス１２３及び１２４の各々 は２０ビツトのデータを並列に運ぶことが可能である。しかし、ＦＩＦＯアレイ １００の各ＰＩＦＯ１０１は４ビツト幅のみである。従って、バス１２３と１２ ４をインタフェースするためにＦＩＦＯアレイ１００内に５個のＦＩＦＯ，つま り１０１ａ−１０１ｅを含む。

各ＦＩＦＯ１０１は３つの部分、つまり１つの入力レジスタ（ＩＲ）１０２．１ つのスタック１０３、及び１つの出力レジスタ（ＯＲ）１０４を含む。スタック １０３はＦＩＦＯ１０１の格納部分として機能する。入−タの細切れを受信し、 この細切れを格納のためスタック１０３に転送することである。出力レジスタ１ ０４０機能はスタック１０３からデータの細切れを取り出し、これらを出力バス １２４の関連する４つのラインに送信することである。

ＦＩＦＯ１０１の動作の原理は以下の通りである。

各ＦＩＦＯ１０１内において、入力レジスタ１０２のＤと命名される。１つの入 力ポートが人力バス１２３の４つのラインに接続される。この４つのラインは４ ビツト、つまり２０ビツト幅バス１２３の１つの細切れを表わす。入力レジスタ １０２には従来の方法によって人力バス１２３からのデータの１つの細切れがロ ードされる。人力レジスタ１０２のロードが完了すると、ＰＩ、Ｆｏ　１０１は そのＩＲＦ（人力レジスタ　フル）出力端子を支援して同期デバイス１１０に対 してこの人力レジスタが一杯（フル）でありスタック１０３にその細切れを転送 する準備ができた旨の信号を送（ることである。

ＦＩＦＯ１０１は同期デバイス１１０によってそのＴＴＳ（スタック転送）入力 端子が支援されると、起動されその入力レジスタ１０２の内容をスタック１０３ のトップに転送する。入力レジスタ１０２が空になると、ＦＩＦＯ１０１はその ＩＲＦ出力端子の支援を中断し同期デバイス１１０に人力レジスタ１０２がスタ ック１０３への細切れの転送を完了し入力レジスタ１０２が空であることを知ら せる。ＦＩＦＯ１０１はそのＴＴＳ入力端子の同期デバイス゛１１０による支援 が中断されると人力レジスタ１０２からスタック１０３へのそれ以上の転送を中 止する。

同様に各ＦＩＦＯｌｏｌ内において、出力レジスタ１０４のＱと命名、される出 力ボートが出力バス１２４の４つのラインに接続される。この４つのラインは４ ビツト、つまり２０ビツト幅バス１２４の１つの細切れを表わす。出力レジスタ １０４の内容は従来の方法によって出力バス１２４に転送される。この出力レジ スタか空になると、ＦＩＦＯ１０１はそのＯＲＥ　（出力レジスタエンプティ） 出力端子を支援し、同期デバイス１１１に出力レジスタ１０４がエンプティ（空 ）でありスタック１０３から１つの細切れをロードする準備ができていることを 知らせる。’ＦＩＦＯ１０１はそのＴＯ３（出スタック転′送）入力端子が同期 デバイス１１１に−よって支援されている間起動されスタック１０３のボタムエ ントリーを出力レジスタ１０４に転送する。出力レジスタ１０４が一杯になると 、ＦＩＦＯ１０１はＯＲＥ出力１子の支１を中断して同期デバイス１１１にスタ ・ツク１０３から出力レジスタ１０４へのその細切れの転５送が完了し、出力レ ジスタ１０４が一杯であることを、知らせる。ＦＩＦＯＩＯＩはそのＴＯ８入力 端子の同期デバイス１１１による支援が中断されると、スタック１０３から出力 レジスタ１０４へのそれ以上の転送を中断する。

ＦＩＦＯ１０１ａ−１０１ｅのデータ人力動作が入力レジスタ１０２の全てが同 時に最後の入力レジスタ１０２が一杯になった時に起動されそれらの内容のスタ ック１０３への伝送が開始され、また最後の入力レジスタ１０２が空になった時 不能にされそれらの内容のスタック１０３への伝送が中断されるように同期され るよう、同期装置１０は同期機構１１０を使用する。同様に、ＦＩＦＯｌ０１ａ −１０１ｅのデータ出力動作を出力レジスタ１０４の全てが同時に最後の出力レ ジスタ１０４が空になった時に起動されスタック１０３からのデータの１つの細 切れがロードされ、また最後の出力レジスタ１０４が一杯になった時不能にされ スタック１０３からのデータのロードが中断されるよう、同期装置１０は同期機 構１１１を使用する。

４１！Ｗ１１１０及び１１１は類似の回路である。第１図に示すごとく各同期機 構１１０及び１１１は全加算器でありうるが、好ましくは、テキサス州、ダラス のテキサスインストルーメント　インコーボレーテ・ソＦ　（Ｔｅｘａｓ　ｌｎ ｓｔｒｕｍｅｎｔｓ　Ｉｎｃｏｒｐｏｒａｔｅｄ）によるデバイスＳＮ７４５２ ８３のような高速桁上げ２進全加算器を使用する。各機構１１０及び１１１は複 数の入力端子及び１つの出力端子を持つ。各機構１１０及び１１１はＡＮＤ１０ Ｒ機能を遂行する。つまり、この機構はその入力端子の全てか支援されるとその 出力端子を支援して機能のＡＮＤ部分を遂行し、一方、その入力端子の全ての支 援が中断されるとその出力端子の支援を中断して機能のＯＲ部分を遂行する。任 意の時間においてＡＮＤ１０Ｒ機能のどち°らの部分か遂行されるかはその時そ の出力端子か支援されているかあるいはその支援か中断されているかによって決 定される。この例のＡＮＤ１０Ｒ同期機能を提供する全加算器の論理の関連する 部分を第２図に示す。

同期機構１１０は５つの全てのＦＩＦＯ１０１ａ−１０１ｅのＩＲＦ　（入力レ ジスタフル）出力端子に接続された入力端子を持つ。同期機構！１０の出力端子 はドライバ１２１を介して５つの全てのＦＩＦＯ１０，１ａ−１０１ｅのＴＴＳ 　（入スタック転送）入力端子に接続される。従って、同期機構１１０は全ての Ｆ　Ｉ　ＦＯ１０１のＩＲＦ出力端子か支援されていることを発見すると全ての ＦＩＦＯＩＯＩのＴＴＳ入力端子の支援を行なう。また同期機構１１０は全ての ＦＩＦＯ１０１のＩＲＦ出力端子の支援が中断されていること発見すると全ての ＦＩＦＯ１’０１のＴＴＳ入力端子の支援を中断する。こうして、同期機構１１ ０は全てのＰＩＦＯ１０１のデータ入力動作の開始をＦＩＦＯアレイ１００の最 モ遅い入力レジスタが一杯になる時と同期化し、また全てのＦＩＦＯ１０１のデ ータ入力動作の終結を最も遅い入力レジスタ１０２が空になる時と同期化する。

同様に、同期機構１１１の入力端子はＦ、、Ｉ−ＦＯ１０１ａ−１０１ｅのＯＲ Ｅ　（出力レジスタ　エンプティ）出力端子に接続され、同期機構１１１の出力 端子はトライバ１２２を介してＦＩＦＯ１０１ａ−ＬＯｌｅｏ）ＴＯ３（出スタ ック転送）入力端子に接続される。従って、同期機構１１１は全てのＦＩＦＯ１ ０１のＯＲＥ出力端子が支援されていることを発見すると全てのＦＴＦＯ’ｌＯ １のＴＯ３入力端子を支援し、また同期機構１１１は全てのＰＩＦＯ１０１（７ ）ＯＲＥ出力出力端子種支援断されていることを発見すると全てのＦＩＦＯｌｏ ｌのＴＯ３入力端子の支援を中断する。こうして、同期機構１１１は全てのＰＩ ＦＯ１０１のデータ出力動作の開始をＦＩＦＯアレイ１００の最も遅い出力レジ スタ１０４が空になる時に同期化し、また全てのＦＩＦｏ　１０１のデータ出力 動作の終結を最も遅い出力レジスタ１０４が一杯になった時に同期化する。

第２図に示ずごとく、同期機構１１０及び１１１の各全加算器は第１の２進語人 力ボート、桁上げ入力端子００１桁上げ出力端子Ｃ４を形成する複数の入力端子 Ａｌ−Ａ４、並びに第２の２進語入カボートを形成する複数の外部端子Ｂ　１− Ｂ４を持つ。入力端子Ａ１１ｌ−ＡＩはそれぞれＮＯＲゲート２０１．２０３． ２０５及び２０７の入力に接続される。入力端子Ａ４−Ａｔは同様にそれぞれＮ ＡＮＤゲート２００．２０２．２０４及び２０６の人力に接続される。外部端子 Ｂ４−Ｂｌは同様にそれぞれゲート２００及び２０１．２０２及び２０３．２゜ ４及び２０５、並びに２０６及び２０７の第２の入力に接続される。入力端子ｃ ｏはインパーク２０８の人力に接続される。

ＮＯＲゲート２０１の出力はトライバ２０９の入力に接続される。ＮＯＲゲート ２０３．２０５及び２ｏ７の出力はそれぞれＡＮＤゲー）２１０’−２１２の入 力に接続され、インバータ２０８の出力はＡＮＤＮＯゲート２０３０入力続され る。Ｎ’ＡＮＤゲート２０４の出力はＡＮＤゲー）２１２−２１３の入力に接続 される。そしてＮＡＮＤゲート２０６の出力はＡＮＤゲート２１３の入力に接続 される。

ドライバ２０９及びＡＮＤゲート２１０−２１３の出力はＮＯＲゲートゲート２ １４の入力に接続される。ＮＯＲゲート２１４の出力は出力端子Ｃ４に接続され る。

第１図に戻り、ＰＩＦＯ１０１ａ−１０１ｅのＩＲＦ出力端子は全加算器同期機 ｆｉｌｌｏのＣＯ及びＡｌ−Ａ４入力端子に接続される。該機構１１０のＣ４出 力端子はトライバ１２１の入力及び該機構１１０の外部端子Ｂ　１−Ｂ４に接続 される。同様に、ＰＩＦＯｌｏｌａ−１０１ｅのＯＲＥ出力端子は全加算器同期 機構１１１のＣＯ及びＡ　１−Ａ４入力端子に接続される。該機構１１１のＣ４ 出力端子はドライバ１２２の入力及び該機構１１１の外部端子Ｂ　１−８４に接 続される。

ここで第１図及び第２図の両方を参照しながら第２図の回路の動作を説明する。

最初、入力端子Ｃ１Ｏ及びＡ１−Ａ４が支援されてない、つまり論理”０°′状 態ないし信号レベルにあり、ＮＡＮＤゲート２００．２０２．２０４及び２０６ 、並びにインバータ２０８の出力か論理″１”状態ないし信号レベルにあるもの と仮定する。

従って、ＡＮＤゲート２１３の出力は最初論理”■”状態にあり、従って、ＮＯ Ｒゲート２１４の出力は論理”０”状態にある。この結果、出力端子Ｃ４は支援 されてない、つまり論理”０”状態となる。そして、端子Ｃ４はｉ子Ｂ１−Ｂ４ に接続されているため、これら端子Ｂ１−Ｂ４は同様に論理”０”状態にあり、 結果としてゲート２００−２１３の全てか論理″１”出力を持つ。

入力端子ＣＯ及びＡｌ−Ａ４が選択的に支援されると、各種ゲート２０１．２０ ３．２０５．２０７及び２０８の出力は論理″０”状態を取り、これに応答して 、各種ゲー）２０９−２１３の出力に論理”０”状態を取らせる。しかし、端子 Ｂｌ−Ｂ４の論理”０”状態は、ＮＡＮＤゲート２００．２０２．２０４及び２ ０６の出力に論理”■”状態を保持させる。これによって、各ゲ−）２１０−２ １３の全てでなく１つの人力が論理”１”状態に保持され、従って、ゲート２０ ９−２１３の少なくとも１つが論理”１”状態にとどまる限り論理”１″状態に とどまる。この結果、ＮＯＲゲート２１４の出力は論理”０”状態にとどまる。

全ての入力端子ＣＯ及びＡ　１−Ａ４が論理”１”状態を取ると、各ゲー）２０ ９−２１３の入力は論理”０″状態を取り、結果として、ＮＯＲゲート２１４の 全ての入力が論理”０”状態となる。これはＮＯＲゲート２１４の出力に論理” １”状態を取らせ、従って出力端子Ｃ４が論理”１″状態に置かれる。

端子Ｃ４は端子Ｂｌ−Ｂ４に接続されているため、これら端子は同様に論理”１ ”状態数る。これはＮＡＮＤゲート２００．２０２．２０４、及び２０６の出力 に論理”０″状態を取らせる。しかし、ゲート２０９−２１３の少なくとも１つ の入力が既に論理”０″状態にあるため、これによってゲート２０９−２１３の 出力に変化は起こらない。端子Ｂｌ−Ｂ４の論理”ビ状態はＮ。

Ｒゲート２０１，２０３．２０５、及び２０７の出力を論理”０”状態に保持す る。各ゲー）２０９＝２１２の入力の少なくとも１つがこれによって論理″０” に保持され、従って、ゲー）２０９−２１２の全ての出力が論理”Ｏ″状態保持 される。

入力端子ＣＯ及びＡｌ−Ａ４の支援が選択的に解除されると、各種ゲート２００ ．２０２．２０４．２０６、及び２０８がこれに応答して論理”１″状態を取る 。しかし、入力端子ＣＯ及びＡｔ−Ａ４の少なくとも１つが論理″１”状態にと どまる限り、ＡＮＤゲート２１３への人力の少なくとも１つが論理″０”状態に とどまり、従って、ゲート２１３の出力が同様に論理″０”状態にとどまる。こ の結果、ＮＯＲゲート２１４の重力が論理”ｌ’ａ’態に保持される。

しかし、入力端子ＣＯ及びＡＯ−Ａ４の全てが論理”０”状態を取ると、ＡＮＤ ゲート２１３への全ての入力が論理”０”となり、ゲート２１３の出力が論理” １”′にされる。これはＮＯＲゲート２１４の出力に論理”０”状態を取らせ、 出力端子Ｃ４、そして端子Ｂｌ−Ｂ４を論理″０”状態にする。こうして第２図 の回路によって最初の状態が取られる。

第１図では、ＦＩＦＯアレイ１００は５つのＰＩＦＯｌｏｌａ−１０１ｅを含む ように示めされているが、ＦＩＦＯアレイ１００はこれ以上あるいはこれ以下の ＦＩＦＯ１０１から構成することもできる。少数のＦＩＦｏ　１０１が使用され た場合、各同期機構１１０及び１１１は第３図の全加算器１１３のような構成と なる。説明の目的上、第３図はＦＩＦＯアレイ１００が３つのＦＩＦＯ１０１を 含むものと仮定する。このような構成においては、ＦＩＦＯ１０１の出力端子は 同期機構１１３の入力端子ＣＯ及びＡ　１−Ａ４の任意の３つ、例えば、図示す るごとく、端子Ｃ０１ＡＩ及びＡ４に接続さ及びＡ４の任意の１つに接続される 。例えば、第３図に及びＡ４の１つに接続し、端子Ａ３を端子Ｃ山、、Ａ１１及 びＡ４の別の１つに接続することもできる。外部端子Ｂ　１−Ｂ４は出力端子ｃ ４に接続され、該端子ｃ４は各ＦＩＦＯ１０１の入力端子に接続される。

ＰＩＦＯｙレイ１００に：５つ以上のＦＩＦＯ１０１が使用された場合、各同期 機構１１０及び１１１の構成は第４図の全加算器１１４及び１１．５のようにな る。説明の目的上第４図はＦＩＦＯアレイ１００が７つのＦＩＦＯ１０１を持つ ものと仮定する。このような構成においては、各同期機構１１０あるいは１１１ は第２図の２個の全加算器回路１１４及び１１５を含む。各ＰＩＦ０１０１の出 力端子の回路１１４及び１１５への接続は、片方の回路１１４の入力端子ｃｏ及 びＡｌ−Ａ４及び他方の回路１１５の入力端子Ａ　ｌ−Ａ４の任意の所でおいて 説明の方法によってこれら入力端子の１つあるいは複数の使用されているものに 接続される。片方の回路１１４の出力端子Ｃ４は他方の回路１１５０入力端子Ｃ Ｏに接続される。そして、両方の回路１１４及び１１５の外部回路Ｂ　１−８４ は一緒に結合され回路１１５の出力端子１１５に接続される。回路１１５の端子 ｃ４は次に各ＦＩＦＯ１０１の入力端子に接続される。ＦＩＦＯアレイ１００に １０個あるいはそれ以上のＦＩＦＯｌｏｌを使用する場合は、第４図に示す方法 にて第２図の回路をさらに縦続して全てのＦＩＦＯ１０１に同期を提供する。

当業者にとっては上述した説明のための実施態様に各種変更及び修正を加えるこ とが容易にできよう。例えば、該同期装置内にＦＩＦＯ以外の装置を使用しこれ を同期化することも可能である。この同期装置を直列アレイの装置に構成するこ とも可能である。ＦＩＦＯアレイの同期化を１つのＦＩＦＯの人力レジスタと他 の出力レジスタの間で実現することも可能である。逆にこの同期化をレジスタを 分離した装置とみなして、同−ＦＩＦＯの入力レジスタと出力レジスタの間で実 現することも可能である。あるいは、全加算器を使用する代わりに特別の回路を 使用してこの同期回路を実現することもできる。

ここに説明の極性と反対の人力及び出力信号を持つ装置に使用する場合は該回路 に負の論理を使用することも可能である。あるいは同様の°機能を達成するのに 第２図の構成と異なる論理構成を使用するとともできる。これら変更及び修正は 本発明の範囲及び精神から逸脱することなく、また本発明の利点を損うことなく 実現可能である。従って、以下の請求の範囲はこれら変更及び修正を包括するも のとする。

ＦＩ６．　４ 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．複数のデータ格納デバイスの動作をそれらの最も遅いものと同期化する装置 において、 該複数の格納デバイスの各々が動作の開始準備を示す第１の信号（ＩＲＦ）及び 動作の完結を示す第２の信号（ＯＲＥ）を選択的に生成する１つの出力端子を持 ち、該デバイスがさらに該デバイスを動作させる第３の信号（ＴＴＳ）及び該デ バイスの動作を停止させる第４の信号（ＴＯ３）を受信するための１つの入力端 子を含み、第１の同期デバイス（１１０）の複数の入力端子が該複数のデバイス の複数の出力端子に接続され、そして該同期デバイスの複数の出力端子が該複数 のデバイスの複数の入力端子に接続され、該第１の同期デバイスがその複数の入 力端子の全てに該第１の信号を検知するとその出力端子に該第３の信号の生成を 開始し、該第１の信号がその複数の入力端子の少なくとも１つに存在している間 該第３の信号の生成を継続し、 第２の同期デバイス（１１１）がその複数の入力端子の全てに該第２の信号を検 知するとその出力端子に該第４の信号の生成を開始し、その複数の入力端子の少 なくとも１つに該第２の信号が存在する間該第４の信号の生成を継続することを 特徴とする同期装置。 ２、請求の範囲第１項に記載の同期装置において、該複数のデータ格納デバイス の各々が少なくとも１つの先入れ先出しバッフ７メ、モリを含むことを特徴とす る同期装置。 ３、請求の範囲第１項に記載の同期装置において、該第１及び第２の同期デバイ スの各々が少なくとも１つの全加算器回路を含むことをさらに特徴とする同期装 置。 ４、請求の範囲第１項に記載の同期装置において、該第１及び第２の同期デバイ スの各々が第１（Ａ１、Ａ２、Ａ３、Ａ４）及び第２（Ｂ１、Ｂ２、Ｂ３、Ｂ４ ）の２進語入力端子、桁上げ入力端子（Ｃｏ）、及び桁上げ出力端子（Ｃ４）を 持つ少なくとも１つの全加算器回路を含み、該第２のセットの２進語入力端子が 該桁同期装置。