JPH08172624A - Ｍｐｅｇ信号復号方法及び装置 - Google Patents

Ｍｐｅｇ信号復号方法及び装置

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JPH08172624A
JPH08172624A JP7224473A JP22447395A JPH08172624A JP H08172624 A JPH08172624 A JP H08172624A JP 7224473 A JP7224473 A JP 7224473A JP 22447395 A JP22447395 A JP 22447395A JP H08172624 A JPH08172624 A JP H08172624A
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video
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ピー． ワイズ エイドリアン
Kevin D Dewar
ディ． デュワー ケビン
Anthony Mark Jones
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William Sotheran Martin
ウィリアム ソザーラン マーティン
Colin Smith
スミス コリン
Helen Rosemary Finch
ローズマリー フィンチ ヘレン
Anthony Peter J Claydon
ピーター ジョン クレイドン アンソニー
Donald William W Patterson
ウィリアム ダブリュ． パターソン ドナルド
Barnes Mark
バーンズ マーク
Peter Kuligowski Andrew
ピーター カリゴウスキ アンドリュ
William P Robbins
ピー． ロビンズ ウィリアム
Nicholas Birch
バーチ ニコラス
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Abstract

(57)【要約】 【課題】 パイプライン処理マシンとして配置された二
線式インターフェースにより相互接続された複数のステ
ージを用いたＭＰＥＧビデオ拡張方法及び装置を提供す
る。 【解決手段】 制御トークン及びデータトークンがトー
クン形式の制御及びデータの両方を担持する単一の二線
式インターフェースに渡される。トークンデコード回路
がステージの内の或るものに配置され、トークンの内の
或るものをそのステージに関係する制御トークンとして
認識し、認識されない制御トークンをパイプラインに沿
って通過させる。再整理処理回路が選択されたステージ
内に配置され、認識された制御トークンに応答し、識別
されたデータトークンを扱うようにそのステージを再構
成する。メモリアドレス指定、共通処理ブロックを用い
たデータ変換、時間同期、非同期バッファリング、ビデ
オ情報の記憶、並列ハフマンデコーダ、等を含むシステ
ムを実動化するために種々の独特が支援サブ・システム
の回路及び処理技術が開示されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は複数のオーディオ及びビ
デオ信号を復号化する新たな改良システムに関し、特
に、複数のＭＰＥＧオーディオ及びビデオ信号を復号化
する新たな改良システムに関する。
【０００２】
【従来の技術】本発明の直列パイプライン処理システム
はユニークで特殊な対話型接続トークンをコントロール
トークン及びデータトークンの形式で再構成可能なパイ
プラインプロセッサとして設けられた複数の適応伸張回
路等に転送するために用いられる単一の２線バスを備え
ている。
【０００３】米国特許５，１１１，２９２号は例えば、
地上伝送用のＨＤＴＶ（高品位テレビ）信号を符号化／
復号化する装置を開示しており、その装置は伝送用の高
及び低優先チャンネルの間に圧縮したビデオコードワー
ドを分解する優先選択プロセッサを備えている。高品位
ビデオ源信号に応答して圧縮回路は圧縮したビデオデー
タを示す階層コードワードＣＷと、コードワードＣＷに
よって表されるデータの種類を定める関連コードワード
Ｔとを供給する。コードワードＣＷ及びＴに応答する優
先選択プロセッサは所定のデータブロックのビット数を
計数し、各チャンネルに備えられるべき各ブロックのビ
ット数を決定する。その後、プロセッサはコードワード
ＣＷを高及び低優先コードワード列に分解する。その高
及び低優先コードワード列は画像再生に対して比較的よ
り重要性の高い及び低い圧縮したビデオデータに各々対
応する。
【０００４】米国特許５，１２２，８７５号はＨＤＴＶ
信号を符号化／復号化する装置を開示している。その装
置は高品位ビデオ源信号に応答して圧縮したビデオデー
タを示す階層コードワードＣＷと、コードワードＣＷに
よって表されるデータの種類を定める関連コードワード
Ｔとを供給する圧縮回路を備えている。コードワードＣ
Ｗ及びＴに応答する優先選択回路はコードワードＣＷを
高及び低優先コードワード列に分解する。その高及び低
優先コードワード列は画像再生に対して比較的より重要
性の高い及び低い圧縮したビデオデータに各々対応す
る。高及び低優先コードワード列に応答して転送プロセ
ッサは高及び低優先コードワードの高及び低優先転送ブ
ロックを各々形成する。各転送ブロックはヘッダ、コー
ドワードＣＷ及びエラー検出チェックビットを含む。各
転送ブロックは追加のエラーチェックデータを供給する
前方エラーチェック回路に供給される。その後、高及び
低優先データはモデムに供給され、各伝送用の搬送波に
対して直角振幅変調が施される。
【０００５】よって、この技術分野の当業者は従来シス
テムの欠点を取り除く新たな改良したビデオ伸張システ
ムが要求されていることを長く感じていた。本発明はこ
の要求を十分に満たすものである。本発明の実施を明確
にする記載において次の項目は度々用いられ、次の用語
説明によって定義される。 用語説明 ブロック：８行×８列のマトリックス画素、すなわち６
４のＤＣＴ（離散コサイン変換）係数（ソース、量子
化、逆量子化）。 色度（成分）：ビットストリームの中で定まる形式で主
要な色に関する２つの色差信号のいずれか１つを表わす
マトリックス、ブロック又は信号画素。色差信号に用い
るシンボルはＣｒ及びＣｂである。 復号化表現：符号化形式で表される如きデータ成分。 復号化ビデオビットストリーム：この明細書で定められ
るような１以上の連続映像の復号化表現。 復号化順：映像が伝送され及び復号化される順番。この
順番は表示順と同一である必要はない。 成分：映像を構成する３つのマトリックス（輝度、及び
２つの色度）のいずれか１つからのマトリックス、ブロ
ック又は信号画素。 圧縮：データ項目を表すために用いられるビット数への
低減。 デコーダ：復号化処理手段の具体例。 復号化（処理）：入力復号化ビットストリームを読み取
り復号化した映像又はオーディオサンプルを生成するこ
の明細書で定めた処理手段。 表示順：復号化映像が表示される順番。これは、一般
に、復号化映像がエンコーダの入力で存在した順番と同
一である。 符号化（処理）：この明細書で定められたように入力映
像又はオーディオサンプルのストリームを読み取り有効
な復号化ビットストリームを生成するこの明細書には特
定されていない処理手段。 内部（イントラ）復号化：マクロブロック又は映像の復
号化。その復号化はマクロブロック又は映像からだけの
情報を使用する。 輝度（成分）：ビットストリームの中で定まる形式で主
要な色に関し信号の単色表現を表わすマトリックス、ブ
ロック又は信号画素。輝度に用いられるシンボルはＹで
ある。 マクロブロック：映像の輝度成分の１６×１６の部分か
ら生じる４つの８×８ブロックの輝度データと、２つ
（４：２：０クロマフォーマット）、４つ（４：２：２
クロマフォーマット）、又は８つ（４：４：４クロマフ
ォーマット）の対応する８×８ブロックの色度データ。
マクロブロックは画素データを述べるために使用された
り、この明細書のこの部分で定めたシンタックス（ｓｙ
ｎｔａｘ）のマクロブロックヘッダに定められた画素値
及びその他のデータ成分の復号化表現のために用いられ
る。この分野の当業者にはその使用は文脈から明らかで
ある。 動き補償：画素の予測能力を改良するために動きベクト
ルの使用。予測は予測エラー信号を形成するために用い
られる予め復号化された画素値を含む過去及び／又は未
来の基準映像にオフセットを与えるために動きベクトル
を使用する。 動きベクトル：現在の映像の座標位置から基準映像の座
標にオフセットを与える動き補償のために用いられる２
次元ベクトル。 非内部復号化：マクロブロック又は映像の復号化。その
復号化はそのマクロブロック又は映像からだけでなく他
の時間に生じるマクロブロック及び映像からの情報をも
使用する。 画素；ＰＥＬ：映像の画素 映像：信号源、復号又は復元した映像データ。信号源又
は復元した映像は輝度信号及び２つの色度信号を表わす
８ビット数の３つの長方形マトリックスからなる。プロ
グレッシィブビデオでは１つの映像は１つのフレームに
等しいが、インターレースビデオでは１つの映像は１つ
のフレーム、すなわち前後関係のフレームの表フィール
ド又は裏フィールドに関連する。 予測：現在復号化されている画素値又はデータ成分の見
込みを与えるために予測器の使用。 再構成可能な処理ステージ（ＲＰＳ）：認識したトーク
ンに応答して様々な動作を行なうためにそれ自身を再構
成する段階。 スライス：連続したマクロブロック。 トークン：制御及び／又はデータ機能用の対話型接続メ
ッセージパッケージの形状の一般的な結合ユニット スタートコード［システム及びビデオ］：単一の符号化
ビットストリームに挿入される３２ビットのコード。そ
れらは符号化シンタックスの構成のいくつかを識別する
ことを含む様々な目的で用いられる。 可変長符号化；ＶＬＣ：頻繁に起きるイベントに短いコ
ードワードを割り当てたまに起きるイベントに長いコー
ドワードを割り当てる符号化の可逆処理。 ビデオ列：１以上の連続映像。
【０００６】
【課題を解決するための手段】本発明は様々な制御及び
ＤＡＴＡトークンを有する２線パイプラインシステムに
おける使用に特に適用される新たな改良された方法及び
装置を提供する。システムの主要な成分は、スタート符
号デコーダと、ハフマンデコーダ及びマイクロブログラ
マブル状態マシン（ＭＳＭ）を含むビデオ分析器と、逆
離散コサイン変換（ＩＤＣＴ）と、連動したアドレス発
生ユニットを有する同期ＤＲＡＭコントローラと、適正
予測回路と、アップサンプリング及びビデオタイミング
発生を含む表示回路とを含む。
【０００７】更に重要なことは、本発明の様々な実施例
は、パイプライン処理機器として配置される２線インタ
ーフェースによって相互接続された複数のステージ
（段）を利用するＭＰＥＧビデオ伸張方法及び装置を含
むビデオ復号化システムの様々な態様において更なる改
善のために長く存在した要求を満たす。制御トークン及
びＤＡＴＡトークンはトークン形式で制御及びデータ両
方を運搬する１つの２線インターフェースを介して供給
する。トークン復号回路は設けられたステージに適切な
制御トークンとして所定のトークンを識別し、パイプラ
インに介して非認識の制御トークンを供給するために所
定のステージに設けられる。再構成処理回路は選択され
たステージに設けられ、識別された制御トークンに応答
して識別したＤＡＴＡトークンを処理するようなステー
ジを再構成する。独特のサーポート副システム回路及び
処理技術の幅広い変更は、メモリアドレス指定、共通処
理ブロックを用いるデータ変換、時間同期、非同期スイ
ングバッファリング、ビデオ情報の記憶、並列ハフマン
デコーダ等を含んでシステムを実施するために開示され
る。
【０００８】例として、また必要に限定するためではな
く、本発明は、様々な特徴の中に、表示時間を決定する
タイムスタンプと、第１の回路内のシステム時間を初期
化するクロック基準と、第１の回路内のシステム時間を
維持するクロック基準との伝達をなす第１時間カウンタ
と、その第１時間カウンタと同期をとった第２の回路内
のクロック基準によって初期化される第２時間カウンタ
とを有して時間の同期をとり、システム時間のローカル
コピーを維持し、タイムスタンプと第２時間カウンタと
を比較することによりシステム時間のローカルコピーと
システム時間との間の表示タイミングエラーを決定する
装置を備えている。それは更に、表示時間を決定するた
めにタイムスタンプと、システムデコーダ内のシステム
時間を初期化するクロック基準と、システムデコーダ内
のシステム時間を維持するクロック基準との伝達をなす
第１時間カウンタと、その第１時間カウンタと同期をと
った第２の回路内のクロック基準によって初期化される
第２時間カウンタとを用いてシステムデコーダ及びビデ
オデコーダとの同期をとり、システム時間のローカルコ
ピーを維持し、タイムスタンプと第２時間カウンタとを
比較することによりシステム時間のローカルコピーとシ
ステム時間との間の表示タイミングエラーを決定する装
置を備えている。
【０００９】その他の実施例は、第１の回路内のシステ
ム時間を初期化するクロック基準を用いて第１の回路及
び第２の回路の同期をとる装置を備え、第１回路はシス
テム時間を維持するためのクロック基準との伝達をなす
時間カウンタを有し、その装置は更に、基本ストリーム
時間を与えるために第１の回路内に第１基本ストリーム
タイムカウンタを含む。第１の回路はタイムスタンプを
入力するように適合され、第１の回路は基本ストリーム
時間とタイムスタンプとを加算しシステム時間を減算す
ることにより同期時間を発生する。第２の回路は第１の
回路からの同期時間を入力するように適合され、基本ス
トリーム時間のローカルコピーを与え、かつ同期時間と
基本ストリーム時間のローカルコピーとを比較すること
によりシステム時間とタイムスタンプとの間のタイミン
グエラーを決定する第１基本ストリーム時間カウンタと
同期した第２基本ストリーム時間カウンタを有する。こ
のように、クロック基準信号はタイミングエラーを決定
するために第２の回路に直接供給される必要はない。
【００１０】他の実施例においては、第１の回路及び第
２の回路の同期をとる装置は第１の回路内のシステム時
間を初期化するクロック基準を有している。第１の回路
はシステム時間を維持するクロック基準との伝達をなす
時間カウンタと、ビデオ復号時間を与える第１ビデオ時
間カウンタとを有している。その第１の回路はビデオタ
イムスタンプを入力する用に適合され、ビデオ復号時間
をビデオタイムスタンプに加算しシステム時間を減算す
ることにより同期時間を発生する。第２の回路は第１の
回路からの同期時間を入力するように適合され、ビデオ
復号時間のローカルコピーを与え、かつ同期時間とビデ
オ復号時間のローカルコピーとを比較することによりシ
ステム時間とビデオタイムスタンプとの間のタイミング
エラーを決定する第１ビデオ時間カウンタと同期した第
２ビデオ時間カウンタを有する。よって、クロック基準
信号はタイミングエラーを決定するために第２の回路に
直接供給される必要はない。
【００１１】本発明は、またパケットヘッダ内にタイム
スタンプを有するビデオデータストリームを備えること
によりタイミング情報を与える方法を含み、そのタイム
スタンプはデータのパケットの内の最初の映像に関して
いる。次のステップにおいて、レジスタはパケットヘッ
ダから取り出されレジスタ内に保持される有効なタイム
スタンプ情報を示すために用いられるフラグを備える。
次に、タイムスタンプはビデオデータストリームから取
り去られてレジスタ内に保持される。次いで、その方法
は映像開始となり、それに続いてフラグ状態をチェック
することによって有効タイムスタンプ情報がレジスタに
含まれるか否かを判別するためレジスタの状態を試験す
る。有効タイムスタンプ情報がレジスタ内に含まれるな
らばタイムスタンプは映像開始に応答して発生され、そ
して、そのタイムスタンプはデータストリーム内に戻さ
れる。
【００１２】他の実施例は上記したように、基本ストリ
ーム時間カウンタが１６ビットに制限される装置を含
む。同様に、上記したように、基本ストリームデコーダ
内に設けられた第２基本ストリーム時間カウンタが１６
ビットに制限される装置が備えられている。更に、上記
したように、同期時間は基本ストリームデコーダを制御
するために１６ビットにされる装置が備えられている。
【００１３】また、本発明はビデオを復号し、閾値に対
する表示時間エラーを決定する処理を有する。それは更
なる処理を行い、タイムスタンプトークンが示されてい
るか否かを判別し、そのタイムスタンプトークンをビデ
オデータと比較するためにトークン内のビデオデータを
分析し、タイミングエラー量を判別するために比較した
値を発生する。次に、閾値に対して比較されたときに比
較した値がタイミングエラーが示されたときの許容パラ
メータ内にあるか否かが判別され、その比較した値が許
容パラメータ以外にあるときを示す。
【００１４】代替実施例はシステムデコーダとビデオデ
コーダとを用いる装置を含む。そのシステムデコーダは
ＭＰＥＧシステムストリーム及び多重分離ビデオデータ
とそのストリームからのビデオタイムスタンプとを受け
入れるように適合される。そのシステムデコーダはシス
テム時間を示す第１時間カウンタを有する。ビデオデコ
ーダはほぼ一定のレートでビデオデータを受け入れ、か
つ可変レートでそのビデオデータを出力し、ビデオタイ
ムスタンプを供給するビデオデコーダバッファを有す
る。ビデオデータから映像を復号するビデオデコーダは
復号された映像のためのビデオタイムスタンプを適切な
表示時間を決定するように第２時間カウンタと比較す
る。第１の回路にシステム時間（ＳＹ）、タイムスタン
プ（ＴＳ）及び基本ストリーム時間（ＥＴ）を与えるこ
とにより第１の回路と第２の回路との間の時間エラーを
決定し、基本ストリーム時間（ＥＴ）、タイムスタンプ
（ＴＳ）及びシステム時間（ＳＹ）を用いることによっ
て同期時間（Ｘ）を得て、式Ｘ＝ＥＴ＋ＴＳ−ＳＹに応
じて第２の回路に同期時間（Ｘ）を与えかつ同期した基
本ストリームタイム（ＥＴ２）を発生し、同期した時間
を用いることによって時間エラーを得る方法が備えら
れ、よって、第２の回路にシステム時間を供給すること
なく、式ＥＴ２−Ｘに応じて第１の回路は第２の回路に
同期した時間にすることができる。
【００１５】第１の回路と第２の回路との間の時間エラ
ーを決定する他の方法は次のステップを有している。す
なわち、第１の回路にタイムスタンプ（ＴＳ）及び初期
時間（ＩＴ）を与え、タイムスタンプ（ＴＳ）及び初期
時間（ＩＴ）を用いることによって同期時間（Ｘ）を得
て、式Ｘ＝ＴＳ−１に応じて第２の回路に同期時間
（Ｘ）を与えると共に同期した基本ストリーム時間（Ｅ
Ｔ）を発生し、同期した時間（Ｘ）を用いて式ＥＴ−Ｘ
に応じて時間エラーを得る。このように、第１の回路
は、第２の回路にシステム時間を供給することなく、第
２の回路に同期した時間にすることができる。
【００１６】更に、第１の回路と第２の回路との間の時
間エラーを決定する他の方法は次のステップを有してい
る。すなわち、第１の回路にシステム時間（ＳＹ）、ビ
デオタイムスタンプ（ＶＴＳ）及びビデオ復号時間（Ｖ
Ｔ）を与え、ビデオ復号時間（ＶＴ）、ビデオタイムス
タンプ（ＶＴＳ）及びシステム時間（ＳＹ）を用いるこ
とによって同期時間（Ｘ）を得て、式Ｘ＝ＶＴ＋ＶＴＳ
−ＳＹに応じて第２の回路へ同期時間（Ｘ）を与えると
共に第１の回路内のビデオ復号時間（ＶＴ）に同期した
第２の回路内のビデオ復号時間（ＶＴ２）を発生し、同
期した時間（Ｘ）を用いかつ式ＶＴ２−Ｘに応じて時間
エラーを得る。よって、第１の回路は、第２の回路にシ
ステム時間を供給することなく、第２の回路に同期した
時間にすることができる。
【００１７】本発明においては、並列ハフマンデコーダ
ブロックは、ハフマン符号化可変長符号（Ｈｕｆｆｍａ
ｎ ｃｏｄｅｄ Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃ
ｏｄｅｓ：ＶＬＣｓ）及び固定長符号（Ｆｉｘｅｄ Ｌ
ｅｎｇｔｈ Ｃｏｄｅｓ：ＦＬＣｓ）を復号化し、分析
マイクロプログラマブル状態マシン（Ｍｉｃｒｏｐｒｏ
ｇｒａｍｍａｂｌｅ ｓｔａｔｅ ｍａｃｈｉｎｅ：Ｍ
ＳＭ）の制御の元でトークンを介して供給し、高い処理
能力を維持する。
【００１８】本発明の実施例においては、符号テーブル
索引技術は動作要求を達成するためハフマン符号を復号
化し、実際に不規則又は非標準である第２のＭＰＥＧ−
２変換係数テーブルを処理するために用いられる。本発
明の実施は、外部コントローラの助けなく単一のサイク
ル内にストリームからのある非常に複雑な成分を復号化
することを容易にする。そのような複雑な成分の例はエ
スケープ符号化係数（Ｅｓｃａｐｅ−ｃｏｄｅｄ ｃｏ
ｅｆｆｉｃｉｅｎｔｓ）、イントラＤＣ値（Ｉｎｔｒａ
−ＤＣ ｖａｌｕｅｓ）及び動きベクトルデルタ（Ｍｏ
ｔｉｏｎ Ｖｅｃｔｏｒ ｄｅｌｔａ）であり、それら
の全ては結合したＶＬＣ／ＦＬＣ成分としてストリーム
内に与えられる。
【００１９】ＶＬＣを復号化するため入力は、最上位及
び最下位データを処理する２つの入力データレジスタに
先ず読み込まれる。セレクタはＲＯＭ入力で次のＶＬＣ
の始めを割り当てるために用いられる。よって、非常に
早いＶＬＣを復号するためにセレクタはその５９ビット
入力の最初の２８ビットを出力し、それらの最初の１６
ビットはハフマン符号ＲＯＭ３０２に供給される。それ
に続くＶＬＣに対してセレクタはここまで符号化された
ビットの合計の計数値に応じた入力を効果的にシフトす
る。その計数値は復号化されるままに、実行合計に各Ｖ
ＬＣのサイズを加算することによって保持される。様々
なワード幅は、復号することができる最大符号化サイズ
（２８ビットのＭＰＥＧ−１エスケープ符号化係数）の
結果と、１６ビットである最大ＶＬＣサイズ（ＤＣＴ係
数テーブル）とある。
【００２０】「テーブル選択」入力はＭＰＥＧによって
要求される様々な異なるハフマン符号テーブル間の選択
のために用いられる。ＲＯＭはセレクタ／シフタで制御
されるアドレスを有している。ＲＯＭはＶＬＣテーブル
索引計算を行い、それに続いてデータ索引動作（ｉｎｄ
ｅｘ−ｔｏ−ｏｐｅｒａｔｉｏｎ）が復号化データを生
成する。
【００２１】索引計算は、与えられたデータを生成する
ハフマン符号を処理するために実行される「ドントケア
（ｄｏｎ’ｔ ｃａｒｅ）」マッチングを有する内容ア
ドレス指定可能メモリ（ＣＡＭ）の動作でる。索引生成
は（むしろアルゴリズム的に）テーブル索引（ルックア
ップ）方法で行われるので、標準のテーブルを処理する
制限はない。
【００２２】本発明において、ＲＯＭのアドレスは２つ
のフィールド内にある。大きいフィールドは復号化され
るべきビットパターンであり、小さいフィールドは調べ
られるべきハフマン符号を選択する。完全なＭＰＥＧ符
号テーブルに加えて、ＲＯＭは所定の符号テーブル用に
存在する不当なＶＬＣパターンを識別する入力を有す
る。
【００２３】本発明の他の実施例において、プロシージ
ャ （処理）は、可変幅データをアドレス指定するため
に用いられるべき固定ビット数を有し、かつ幅設定フィ
ールド及びアドレスフィールドを有する固定幅を有する
ワードを与えるために用いられる。また、データをアド
レス指定するために用いられるべき固定ビット数を有
し、かつ置換フィールド及びアドレスフィールドを有す
る固定幅ワードを有するメモリをアドレス指定するプロ
シージャと、状態マシン及び演算コアを含んでメモリを
アドレス指定する装置とがある。
【００２４】メモリをアドレス指定するプロシージャ
は、可変幅データをアドレス指定するために用いられる
べき所定の固定ビット数を有する固定幅ワードを供給
し、幅設定フィールドと、終端マーカとして作用するた
め少なくとも１ビットを幅設定フィールドに与えるアド
レスフィールドとを備えた固定幅ワードを設定し、デー
タのアドレスを設定する複数のビットからなるアドレス
フィールドを設定し、可変幅データのサイズと反比例し
てアドレスフィールド内のビットサイズを変化させ、可
変幅データのサイズに比例して幅設定フィールド内のビ
ット数を変化させ、可変幅データをアドレス指定する固
定幅ワードを保持する一方、幅設定フィールド及びアド
レスフィールドの幅を変化させることによって特徴づけ
られる。
【００２５】メモリをアドレス指定するプロシージャ
は、また、データのアドレスを設定する複数のビットか
らなるアドレスフィールドを設定し、少なくとも１つの
置換ビットからなる可変幅置換フィールドを設定し、そ
の置換フィールドはアドレスフィールドと置換フィール
ドとの間に終端マーカとして作用するために少なくとも
１ビットを有し、分離のアドレス指定源からの置換ビッ
トを示すために置換フィールドを用い、可変幅データを
アドレス指定する固定幅ワードを保持する一方、アドレ
スフィールドの幅と置換フィールドの幅とを逆に変化さ
せる。
【００２６】本発明においては、メモリ内の可変幅デー
タをアドレス指定する処理は、所定の幅でかつ部分ワー
ドからなるワードを有するメモリを備え、最下位ビット
調整にアクセスさせるために部分ワードを循環させ、ア
クセスしたワードが部分ワードとして認識されるように
ワードの残り部分を拡張し、ワードの残り部分を元に戻
して部分ワードが元の位置に戻るまでワードを循環させ
ることによって特徴づけられる。
【００２７】本発明は、メモリをアドレス指定する方法
及び装置を含み、ワードは可変幅データをアドレス指定
するために用いられるべき固定ビット数を有し、かつ幅
設定フィールド及びアドレスフィールドを有する固定幅
で与えられる。更に、データをアドレス指定するために
用いられるべき固定ビット数を有し、かつ置換フィール
ド及びアドレスフィールドを有する固定幅ワードを有す
るメモリをアドレス指定するプロシージャが用いられ
る。
【００２８】本発明は、ＲＡＭからそのＲＡＭの所定固
定バースト長Ｎより少ない数Ｍのワードをアクセスする
方法であって、そのＲＡＭはＲＡＭからの読み出し及び
ＲＡＭへの書き込みを選択的に可能及び不可能にするイ
ネーブルラインを含み、その方法は、ＲＡＭから読み出
され又はＲＡＭへ書き込まれるＮのワードを配列し、Ｎ
より小さいＭのワードがＲＡＭから読み出され又はＲＡ
Ｍへ書き込まれているときを判別し、ＭのワードがＲＡ
Ｍから読み出され又はＲＡＭへ書き込まれたときＲＡＭ
を不動作にさせることからなる。
【００２９】本発明は、２次元の映像と対応したデータ
ワードを記憶し及び読み出すためにダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）をアクセスする方法であ
って、そのＤＲＡＭは２つの分離したバンクを有し、各
バンクはデータワードを読み出す及び書き込むページモ
ードを動作することができ、２次元映像はセルの２次元
グリッドパターンの中に構成され、各セルは画素のＭＸ
Ｎマトリックスを含み、各セルと対応したワードはバン
クの１ページ以下を占め、その方法は、（ａ）２のバン
クのうちの特定の１つと対応した全てのデータワードが
その特定のバンクの特定のページについて読み出され及
び書き込まれるように各セルに２のバンクのうちの特定
の１つを割り当て、同一の行又は同一の列のいずれかに
ある隣り合うセルよりも異なるバンクと各セルが対応す
るようにセルへのバンクの割り当てがされており、
（ｂ）画素のマトリックスからなるセルと対応し、２次
元グリッドパターンと位置合わせせず、２次元グリッド
パターン内のセルの画素と位置合わせされたデータワー
ドを読み出し、（ｃ）２次元グリッドパターン内のセル
が位置合わせされていないセルと対応したデータワード
を含むことを識別し、（ｄ）位置合わせされていないセ
ルと対応したデータワードを含むように識別されたグリ
ッドパターンの中のセルの一方と対応するデータワード
をＤＲＡＭの第１のバンクから読み出し、（ｅ）位置合
わせされていないセルと対応したデータワードを含むよ
うに識別されたグリッドパターンの中のセルの他方と対
応するデータワードをＤＲＡＭの第２のバンクから読み
出し、（ｆ）位置合わせされていないセルと対応したデ
ータワード全てが読み出されるまで（ｅ）及び（ｆ）を
繰り返すことである。
【００３０】本発明は、ＲＡＭへのバスを接続するＲＡ
Ｍインターフェースを提供し、分離アドレス発生器はア
ドレスを発生し、ＲＡＭインターフェースはＲＡＭをア
ドレス指定するために必要である。そのアドレス発生器
は２線インターフェースを介してＲＡＭインターフェー
スと伝達転送する。本発明はフレーム又はフィールドと
して構成された符号化ビデオデータのバッファリングを
制御する方法を含む。この方法は各入力符号化フレーム
の映像番号を決定し、常に期待の表現番号を決定し、そ
の映像番号がその表現番号以降のとき準備としていずれ
かバッファにマークをつけることを含む。
【００３１】よって、デオデータを復号化するシステム
の設計、開発及び利用と関係したことについて、本発明
の様々な特徴によって達成されるように拡張した実施の
ための必要を長く認める。本発明のその他の目的及び利
点は図面と共に必要とされる次の詳細な説明から明らか
になる。
【００３２】
【実施例】以下の「本発明の詳細な説明」は次の章を含
んでいる。 １）メモリアドレス指定についての本発明の詳細な説明 固定幅ワード内の可変長フィールド アドレス指定を換えるための可変長フィールドを備えた
固定幅ワードの使用 アドレス置換 固定幅ワードを備えた可変幅データのアドレス指定 マイクロコード化可能な状態マシン構造 演算コア ２）共通処理ブロックを用いたデータ変換の発明の詳細
な説明 発明の理論背景 ３）時間同期についての本発明の詳細な説明 ４）非同期のスイングバッファリングについての本発明
の詳細な説明 ５）ビデオ情報の記憶についての本発明の詳細な説明 ６）並列ハフマンデコーダについての本発明の詳細な説
明 ハフマン符号ＲＯＭ 処理能力の最大化 ＦＬＣ及びトークン 実施 ７）更に詳細な説明 発明の詳細な説明 本発明の最も一般的な特徴の図示の実施例を、特に図面
の図１を参照して説明するが、本発明の好ましい実施例
２００からデータの流れは示されている。本発明の実施
例は、様々な制御及びＤＡＴＡトークンを有する２線パ
イプラインシステムを使用している。そのシステムの主
要な要素はスタートコード検出器２０１と、ハフマンデ
コーダ２０３及びマイクロプログラマブル状態マシン
（ＭＳＭ）２０４を組み込んだビデオ分析器２０２と、
逆離散コサイン変換（ＩＤＣＴ）２０５と、関連アドレ
ス発生ユニット２０７を備えた同期ＤＲＡＭコントロー
ラ２０６と、適切予測回路２０８と、アップサンプリン
グ２１０，２１１及びビデオタイミング生成回路２０８
を含む表示回路２０９である。
【００３３】本願はＤｉｓｃｏｖｉｓｉｏｎ Ａｓｓｏ
ｃｉａｔｅによって１９９４年３月２４日に「Ｖｉｄｅ
ｏ Ｄｅｃｏｍｐｒｅｓｓｉｏｎ」という名称の英国特
許出願９４０５９１４．４号において開示された技術内
容に類似しており、その英国特許出願は本願において参
照によって特に組み入れられる。上記のことに応じ、本
発明の特定の態様、特徴及びサブシステムの領域は以下
により詳細に言及される。図面では同様の参照符号は様
々な図面中の同様の又は対応する部分を示す。
【００３４】メモリアドレス指定についての本発明の詳
細な説明 本発明によるメモリをアドレス指定する方法及び装置を
ここに述べる。特に、本発明は固定幅ワードを備えた可
変幅ビットフィールドを拡張するために提供する。更
に、本発明は固定幅ワードを備えた可変幅データをアド
レス指定する方法を提供する。様々な実施例では可変幅
ビットフィールドはワードに置き換えられるべきビット
を特定するため、又は固定幅ワードを備えた可変幅デー
タをアドレス指定することにおいてワードの不使用部分
を特定するために用いられる。更に、本発明のシステム
は演算コアを有するマイクロコード化可能な状態マシン
を含む。
【００３５】マイクロコード化可能な状態マシンは多彩
な及び／又は複雑な計算の必要があるという設計問題を
解決するために用いられる。そのような設計例は、アド
レス発生、ストリーム分解及び符号化、フィルタタップ
係数計算を含んでいる。この点については、アドレス指
定は（１）ワードの可変幅部分をアクセスするために可
変長アドレス、（２）アドレス代用という２つの異なる
特徴を対処しなればならない。本発明においては、６４
×３２ビット構成を有するＲＡＭは６４×３２ビット、
１２８×１６ビット、２５６×８ビット、５１２×４ビ
ット、１０２４×２ビット又は２０４８×１ビット形式
を有する部分ワードにアドレス指定され得る。
【００３６】固定幅ワード内の可変長フィールド 多くのアプリケーションでは、置換、可変幅データアド
レス指定、又はワードの他の部分の圧縮等の動作のため
に（フィールドとして知られるべき）ワードの可変部分
を定めることは有用である。ワードの可変部分を定める
従来の方法はワード内のフィールドの幅を特定する追加
のワードを備えることである。本発明ではワード内の情
報を符号化する方法を述べる。本発明の方法は、ワード
の全体の定義でビットを節約すること、符号化したワー
ドの復号化を簡単にすること及び何が符号化されている
かを更に直感的に与えることの利点を有している。更
に、可変幅フィールドがそのワード内で調整される最上
位又は最下位ビットを含むならばこの符号化方法を適用
することができる。
【００３７】よって、表１は８ビットのワード内に定め
られ最小位ビット調整される可変幅フィールド（「Ｆ」
で示す）の２つの例を示している。「Ｗ」はワードの他
のポテンシャルフィールドを記している。
【００３８】
【表１】 表２は２進数でフィールドの最大幅を特定するように十
分な追加のビットを用いて表１に示されたフィールドを
符号化する従来の方法を示している。「Ｘ」を記したビ
ットは特定されない。すなちわ、それらの値は重要では
ない。この方法はビットの使用において明らかに非効率
であり、更に、本発明より直感的な形ではない。
【００３９】
【表２】 本発明による新たな方法は、ワード内のフィールドを定
める。この方法は継続マーカ及び終端マーカを用いるこ
とによりフィールドを定める。そのフィールドはそのフ
ィールドの一端から終端マーカまでに続く継続マーカ列
として特定される。しかしながら、ゼロ長フィールドの
場合には終端マーカはワード端で与えられる。継続マー
カ及び終端マーカの両方とも単一ビットであり、コンプ
リメンタリ（相補的関係）でなければならない。加え
て、フィールドはワードのいずれか端において調整され
なければならない。よって、フィールドを符号化する本
発明の方法は元のワード幅より１ビットだけ余分の幅を
必要とする。
【００４０】その新たな方法による表１に示したフィー
ルドの符号化は表３に示したようになる。この例におい
て、継続マーカは「１」であり、終端マーカは「０」で
ある。その例のフィールドは最小位ビット調整される。
【００４１】
【表３】 よって、本発明の符号化方法の利点は次の如きである。 １．符号化の必要なビット数が減少する。 ２．通常要求される表１，２に示した「フィールド設
定」の「Ｘを１」とする復号のための要求が２Ｘのうち
の１の形に既にある符号化では本来的であるので復号化
処理における簡略化が要求される。 ３．定められたフィールドを容易に識別できるように符
号化が直感的である。
【００４２】更に、本発明による符号化方法の使用で
は、表３の符号化と同様の表４の符号化のように、終端
マーカと継続マーカとを逆にして用いることができる。
「１」又は「０］の使用は本願において交換して用いる
ことができる。
【００４３】
【表４】 上記したように、符号化されたフィールドはワードのい
ずれかの端に調整されなければならない。表５は最上位
で調整されたフィールドを示している。すなわち、それ
は最下位ビットに位置調整されたフィールドと同様に符
号化され、符号化は最上位ビット（以下、ＭＳＢと称
す）から最下位ビット（以下、ＬＳＢと称す）に向かっ
て最初の終端マーカまでのフィールドにおいて行なわれ
る。表５に示したフィールドの符号化は表６に示されて
いる。
【００４４】
【表５】
【００４５】
【表６】 更に、ワードの最下位端及び最上位端から同意にフィー
ルドを符号化しても良い。例えば、表７に示した２つの
フィールドは上記したように各フィールド毎に１ビット
の追加で表８に示したように符号化することができる。
【００４６】
【表７】
【００４７】
【表８】 アドレス置換ための可変長フィールドを備えた固定幅ワ
ードの使用 他の値によってメモリアドレスの部分を置換することが
有益な場合がある。この場合、データに従ったアドレス
を構成することができる。アドレスの部分が何と置換さ
れるのか特定するためにメモリのアドレスに本発明の符
号化方法を適用することができる。最下位ビット調整の
可変長フィールドがアドレスに用いられるならば、置換
フィールドを定めることができる。例えば、１２ビット
のアドレス「０ｂａａａａａａａａａａａａ」が１２ビ
ットの値「０ｂｃｃｃｃｃｃｃｃｃｃｃｃ」によって５
つが最小位ビット側で置換されるように符号化されるな
らば、その１２ビットのアドレス「０ｂａａａａａａａ
ａａａａａ」は「０ｂａａａａａａａ０１１１１１」と
なり、アドレス「「０ｂａａａａａａａａｃｃｃｃｃ」
を発生する。表９は１２ビットアドレスへの置換のため
の符号化を示している。
【００４８】
【表９】 固定幅ワードを備えた可変幅データのアドレス指定 本発明の一実施例はその全幅で又は全幅までの２ｎの幅
にアクセスすることができるメモリのアドレス指定用で
ある（それらの小さいワードは部分ワードと呼ばれ
る）。よって、本発明の可変フィールド符号化がこのメ
モリに対しアドレス指定し、メモリにそれらアドレスの
索引を付けるためにどのように用いられるのかを示す。
【００４９】６４×３２ビットにアクセスするために、
３２，１６，８，４，２及び１ビットの幅において登録
ファイルは異なるアドレス長を必要とする。すなわち、
この実施例のものは６４×３２ビット，１２８×１６ビ
ット，２５６×８ビット，５１２×４ビット，１０２４
×２ビット又は２０４８×１ビットとしてアクセスする
ことができる６４×３２ビットメモリである。６４×３
２ビットの位置のうちの１つをアドレス指定するために
５ビットが必要であり、２０４８×１ビットの位置のう
ちの１つをアドレス指定するために１２ビットが必要で
ある。よって、アドレスは可変長にすることができ、実
際には、アドレスの幅はメモリのアドレスフォーマット
を特定する。アドレスを圧縮しその幅を定める最上位調
整の可変幅フィールドを用いることにより固定ワード幅
内でアドレスを定めることができる。これを表１０に示
す。
【００５０】
【表１０】 アドレスの索引を付けるためには、アドレス置換のため
に上記した同じ方法を用いてその部分を置換することが
できる。アドレスの置換部分（フィールド）については
表１０に示したそれらの最初に挿入される最小位ビット
調整の可変長フィールド（継続マーカ「１」、終端マー
カ「０」）によって定めることができる。表１１は例と
して８ビットのワードのアドレスを用いて、置換される
べき最小位ビットの数をどのように定めるのか示してい
る。付加される最小位ビットは置換の印（「Ｗ」で記し
た）である。置換のため固定幅ワードの通常の場合を図
２に示す。
【００５１】
【表１１】 実際には、置換コードは既に符号化されたアドレスの最
初に挿入される。この符号化からはイーリガルアドレス
（認められないアドレス）、ほとんど０ｘ００００及び
０ｘ３ｆｆｆであることがわかる。この場合、「０」は
８ビットより大きな置換を阻止するため下位９ビットに
あり、上位６ビットの「１」は許容アクセス幅を特定す
る。それらのエラーの１つが検出されたならば、アクセ
スは設定されないが、登録ファイルの内容は影響されな
い。
【００５２】本発明による、アドレス指定し登録ファイ
ル内の部分ワードをアクセスするシステムについて以下
に示す。従来のメモリ回路は、そのメモリが全幅で常に
アクセスされる必要があるものである。可変幅アクセス
を達成するために、全幅（３２ビット）のワードが読み
取られる。全幅のワードはアクセスされる部分ワードが
ＬＳＢに調整されるまで循環される。ワードの上位部分
は全幅まで拡張されて出力される。拡張は新たなＭＳＢ
又は同様の従来方法として符号絶対値の符号ビットを用
いて０又は１で埋めること、符号拡張を含んでよい。拡
張は演算モードに従っている。部分ワードがメモリに入
力され書き戻されたとき、それは循環した完全なワード
（逆循環されアレイに書き込まれた）に重畳される。図
３は３２ビットワードの第４の４ビットワードに４ビッ
トの部分ワードをアクセスするステップを示している。
【００５３】図３の１列の２１３にハッチングで示した
４ビットワード等の部分ワードをアクセス又は読み取る
ために、全幅のワードは２列の２１４のようにＬＳＢに
部分ワードを位置させるために循環させる必要がある。
３列の２１５に示したように、４ビットワードは完全な
３２ビットワードを作り出すために拡張される。このワ
ードは直ちにアクセスすることができる。
【００５４】図３に示したように、書き戻されるため
に、選択された全幅のワードは、２列の２１４に示した
ワードに重畳されている元の部分ワードの幅に切り詰め
られる。ＬＳＢの位置でこれは４列の２１６に示されて
いる。その結果としてのワードは読み取ったワードの中
の元の位に戻さ、これは５列の２１７に示されている。
この完全なワードを登録ファイルに書き戻すことができ
る。
【００５５】よって、次のリストは図３のステップを簡
単に説明している。 １．完全なワードをメモリから読む。 ２．右へ１２ビットの循環によりＬＳＢに部分ワードを
置く。 ３．完全なワードに拡張し、そして出力へ供給する。 ４．入力した部分ワードを（２）からの循環した完全な
ワードに重畳する。 ５．左へ１２ビットの循環により書き込まれるべき元の
状態に完全なワードを置く。
【００５６】上記のアクセスは図４に示したメモリのデ
ータ流れ構造を提案する。構造における番号は上記のリ
ストの番号及び図３の列番号と対応する。メモリアドレ
スは上記の構造を制御するために復号される必要があ
る。アドレスの幅におけるＭＳＢがメモリについて同一
の位置にあることが認識されるべきである。復号したア
ドレスの始めの６ビットは３２ビットワードのアドレス
であり、残りはビットアドレスである。よって、（置換
と並行した）復号段は最上位の終端マーカの位置を検出
することによってアドレス幅設定可変フィールドを復号
する。これはアドレスのＭＳＢの位置が調整されること
である（ＬＳＢでゼロにシフトする）。始めの６ビット
をメモリの３２ビットワードの列アドレスとして直接用
いることができる。下位の５ビットについては（図４か
ら分かるように、）両方のシフタを制御するために用い
ることができる。なぜなら、例えば、元の３２ビットア
ドレスは「０ｂ０００００」（それらはアドレスがＭＳ
Ｂ調整されたときシフトされる）のシフトを常に有して
いるからである。同様に、１６ビットアドレスは「０ｂ
ｘ００００」のシフト、すなわち、０又は１６ビットシ
フトを有することができ、１ビットアドレスは「０ｂｘ
ｘｘｘｘ」のシフト、すなわち、０から３１ビットシフ
トを有することができる。拡張器及び入力マルチプレク
サは各々出力ワードをマスクアウトし、適当な位置に入
力ワードを重畳するようにアクセス幅復号によって制御
される。図５に復号のブロック図を示している。幅及び
置換のための２つの可変幅フィールドの復号を並行にか
つ独立して行なうことができることが分かる。
【００５７】図２は下位の２列に示されたように可変幅
データのアドレス指定及び置換のために固定幅ワード１
３ビットの長さの例を示している。それの例では、８ビ
ットワードは位置「０ｂ１１０１ｓｓｓｓ」にアドレス
指定され、ここで、「ｓｓｓｓ」は他のアドレス源から
置換される。マイクロコード化可能な状態マシン構造 本発明によれば、メモリアドレスへの置換及びメモリの
可変幅アクセスは、図６に示された構成のマイクロコー
ド化可能な状態マシンの動作において共に行なわれる。
その構成は、マイクロコード指令と呼ばれる制御信号の
ワイドワードを介して演算コア２１９によって制御され
る状態マシン２１８の１つである。演算コア２１９は状
態フラグ及びいくつかのデータを順に状態マシン２１８
へ供給する。
【００５８】本発明によれば、状態マシン２１８はマイ
クロコード指令のリストを備えたメモリを有している。
従来のマイクロコード化可能な状態マシンでは、マイク
ロコード指令のリストを介して進行するか１つの指令か
ら他の指令にジャンプすることが起きる。ジャンプアド
レスは図７に示した形式である。置換された値は図６及
び図８に示したように演算コア２１９から供給される。
これはマイクロコードプログラム内に「シャンプテーブ
ル」を形成させる。よって、ジャンプが例えば、３ビッ
トの置換でされるならば、演算コアからの値によるジャ
ンプできる８つの連続的な位置がある。すなわち、それ
はプログラマブルジャンプとなる。
【００５９】演算コア 演算コア２１９は、図８に示したように、登録ファイル
（Ｒｅｇｉｓｔｅｒｆｉｌｅ）２２１と呼ばれるメモ
リ、演算及び論理ユニット（ＡＬＵ）２２２、入力ポー
ト２２３及び出力ポート２２４を備えている。それらの
素子は複数のバス及び複数のマルチプレクサを介して接
続されている。上記したように、それらの素子及びそれ
らの接続をなすマルチプレクサは、状態マシン２１８か
ら発せられるマイクロコード指令によって制御される。
ＡＬＵ２２２及びポート２２３，２２４は従来と同様で
あるが、登録ファイル２２１は、可変幅索引付きのアク
セスを可能にするメモリである。登録ファイル２２１へ
のアドレスはマイクロコード指令の中に直接符号化され
る。
【００６０】登録ファイルへのアドレス指定の方法を用
いることの利点は沢山ある。第一に、アプリケーション
内の位置はメモリの全幅（この場合３２ビット）である
必要はない。全幅の位置を用いるために装置の動作に影
響がないが、メモリの位置を非常に無駄に使う。メモリ
の位置数を最小にすることはメモリで使用される領域を
最小にし、よって、登録ファイル内の収納容量を最小に
する。第二に、メモリアクセスの可変幅と組み合わせて
索引を付けることは可変幅の位置の全てのステップを可
能にする。１ビットの場合にこれは長い除算及び乗算の
的確な実行を可能にする。
【００６１】よって、まとめとして次のステップを有す
るメモリアドレス指定処理が述べられている。 （１）可変幅データをアドレス指定するために用いられ
るべき所定の固定ビット数を有する固定幅ワードを供給
し、（２）幅設定フィールドと、終端マーカとして作用
するため少なくとも１ビットを幅設定フィールドに与え
るアドレスフィールドとを備えた固定幅ワードを設定
し、（３）データのアドレスを設定する複数のビットか
らなるアドレスフィールドを設定し、（４）可変幅デー
タのサイズと反比例してアドレスフィールド内のビット
サイズを変化させ、可変幅データのサイズに比例して幅
設定フィールド内のビット数を変化させ、可変幅データ
をアドレス指定する固定幅ワードを保持する一方、幅設
定フィールド及びアドレスフィールドの幅を変化させ
る。加えて、次のステップを有するメモリアドレス指定
処理が述べられている。
【００６２】（１）データをアドレス指定するために用
いられるべき所定の固定ビット数を有する固定幅ワード
を供給し、（２）アドレスフィールドと置換フィールド
とを備えた固定幅ワードを設定し、（３）データのアド
レスを設定する複数のビットからなるアドレスフィール
ドを設定し、（４）少なくとも１つの置換ビットからな
る可変幅置換フィールドを設定し、（５）その置換フィ
ールドはアドレスフィールドと置換フィールドとの間に
終端マーカとして作用するために少なくとも１ビットを
有し、（６）分離のアドレス指定源からの置換ビットを
示すために置換フィールドを用い、可変幅データをアド
レス指定する固定幅ワードを保持する一方、アドレスフ
ィールドの幅と置換フィールドの幅とを逆に変化させ
る。更に、メモリ内の可変幅データをアドレス指定する
処理は次のステップを有するように述べられている。
【００６３】（１）所定の幅でかつ部分ワードからなる
ワードを有するメモリを備え、（２）最下位ビット調整
にアクセスさせるために部分ワードを循環させ、（３）
アクセスしたワードが部分ワードとして認識されるよう
にワードの残り部分を拡張し、（４）ワードの残り部分
を元に戻して部分ワードが元の位置に戻るまでワードを
循環させる。
【００６４】共通処理ブロックを用いたデータ変換の発
明の詳細な説明 本発明の実施例は周波数から時間表示に信号を変換する
方法及びその変換を実施するディジタル回路構成に関す
る。情報内容及び変換速度の両方を増加することは電気
通信の分野における共通の目的である。しかしながら、
送信した信号を処理しなければならない送受信端末でハ
ードウエアのように、各通信媒体は送信速度の限界を有
している。例えば、電信キーをたたくことより郵便文書
をタイプし読み取ることの方が速いけれども電信線は一
般に郵便より情報送信では大変に速い媒体である。
【００６５】送信した情報を符号化する方法は、情報を
運ぶことができる速度を制限する。例えば、長い電信メ
ッセージは同一の情報内容の簡潔なメッセージより転送
するためには長くかかる。よって、大きな送信及び受信
速度では、できるだけ沢山送信されるようにデータを圧
縮することにより得て、そして高速送信媒体を用いてで
きるだけ速く両端末でデータを処理することができる。
それはシステムにおける障害の減少又は除去を意味す
る。
【００６６】大きなデータ量の高速送信を主に行なう１
つの応用はディジタルテレビジョンの分野にある。従来
のテレビジョンシステムはテレビジョン画面に表示され
る各ライン内の画素（ピクセル）の輝度及び色を制御す
るためアナログの無線信号及び電気信号を使用するが、
ディジタルテレビジョン送信システムは各画素毎の輝度
値及び色値に対応する２進数にアナログ信号を変換する
ことにより画像のディジタル的な表現を生成する。最近
のディジタル符号化方式及びハードウエア構成は一般
に、従来のアナログ送信システムより更に高い情報送信
レート可能にする。ディジタルテレビジョンでは、従来
のアナログのものよりもより高解像度でより生に近い画
像を達成することができる。いわゆる高品位テレビジョ
ン（ＨＤＴＶ）システムを含むディジタルテレビジョン
システムは、工業化された世界の大部分では次の１０年
間は従来のアナログテレビジョン技術に置き代わること
は予測される。送信及び記憶の両方においてアナログか
らディジタル画像への転換は、アナログオーディオレコ
ードから現在どこにでもあるコンパクトディスクに切り
換えられたことと同様である。
【００６７】ディジタル画像技術が一般的に有用となる
ためにディジタル画像を符号化する標準案が採用されて
いる。そのような標準案はＪＰＥＧ規格として知られ、
静止画用として用いられる。動画用としては２つの標
準、ＭＰＥＧとＨ．２６１とが現在あり、その両方は動
画の連続するフレームの各々においてＪＰＥＧと同様の
処理を行なう。ＪＰＥＧを繰り返し用いること以上の利
点を得るために、ＭＰＥＧ及びＨ．２６１は連続するフ
レーム間の差において動作し、その差、すなわちフレー
ム間の動きが小さいという良く知られたことを利用す
る。よって、一連の画面の中の各フレームが一連の画面
の中の最も近いフレームに完全には似ていないような同
等の静止画情報を送信又は記憶することよりむしろその
変化に対応する情報を送信又は記憶することは時間又は
容量を少なくする。
【００６８】便宜のために全ての現在の標準は画像又は
絵をタイル又はブロックに分割している。各ブロックは
幅８ピクセルで高さ８ピクセルの画像片からなる。各ピ
クセルはピクセルの「成分」として知られた３つ（又は
それ以上）のディジタル数によって表される。カラー化
されたピクセルを例えば、ＹＵＶ，ＹＣｒ，Ｖｂ，ＲＧ
Ｂ等の標準表記を用いて成分に分割する異なる方法は沢
山ある。従来のＪＰＥＧのような方法は各成分で分かれ
て作用する。
【００６９】目は画像の高い周波数成分（又は縁）に鈍
感であることは良く知られている。最も高い周波数に関
する情報については画質の重大な低下を気付かせること
なく普通全て削除することができる。目が情報の欠落を
分かることなく高周波数情報を除去することにより画像
の中の情報内容を減少させるためには空間情報（例え
ば、輝度の実値）を含む８×８のピクセルブロックは周
波数情報を得るために何らかの方法で変換されなければ
ならない。ＪＰＥＧ、ＭＰＥＧ及びＨ．２６１の標準規
格は８×８周波数マトリックスを得るように８×８空間
マトリックスについて動作する公知の離散コサイン変換
（Ｄｉｓｃｒｅｔｅ Ｃｏｓｉｎｅ Ｔｒａｎｓｆｏｒ
ｍ）を使用している。
【００７０】上記したように、入力データは画像の正方
形のエリアを表している。入力データを周波数表現に変
換する場合に、適用される変換は２次元でなければなら
ないが、そのような２次元変換を効率よく計算すること
は難しい。しかしながら、その公知の離散コサイン変換
（ＤＣＴ）及びそれに関連した逆ＤＣＴ（ＩＤＣＴ）は
分離できるという特性を有している。これは一度に８×
８ピクセルブロックの６４ピクセル全てに作用する必要
があるということよりむしろ、そのブロックを先ず、列
毎に中間値に変換することができることを意味する。そ
の中間値は最終的な変換した周波数値にコラム毎に変換
される。
【００７１】Ｎ次（ｏｒｄｅｒ Ｎ）の１次元のＤＣＴ
は２つのＮ×Ｎのマトリックスを乗算することと同等で
ある。８×８のピクセルブロックについて必要なマトリ
ックス乗算を行なうためには、５１２回の乗算及び４４
８回の加算が要求され、それによって１０２４回の乗算
及び８９６回の加算が８×８のピクセルブロックについ
て完全な２次元のＤＣＴを行なうために必要である。そ
れらの演算動作、特に乗算は複雑で遅く、達成できる送
信レートを制限する。それらはＤＣＴを実行するように
用いられるシリコンチップにかなりのスペースを必要と
する。
【００７２】ＤＣＴ処理では要求される計算量を減少さ
せるように再構成することができる。現在、ＤＣＴで必
要とされる計算を減少させる方法が２つあり、その両方
とも「２進間引き（ｂｉｎａｒｙ ｄｅｃｉｍａｔｉｏ
ｎ）」を用いている。その「２進間引き」手段はＮ×Ｎ
の変換よりも２つのＮ２×Ｎ２の変換を用いることによ
り計算することができ、これを準備する間に計算オーバ
ヘッドを加える。８×８変換は５１２回の乗算及び４４
８回の加算を必要とするが、４×４変換は６４回の乗算
及び４８回の加算を必要とするだけである。２進間引き
は２８４回の乗算及び３５２回の加算を節約し、その間
引きを行なう場合に必要なオーバヘッドは計算における
減少に比較して取るに足りない。
【００７３】現在、２進間引きの２つの主な方法がＥｏ
ｎｇ Ｇｉ Ｌｅｅ（「Ａ ＮｅｗＡｌｇｏｒｉｔｈｍ
ｔｏ Ｃｏｍｐｕｔｅ ｔｈｅ ＤＣＴ：ＤＣＴ計算
の新たなアルゴリズム」ＩＥＥＥ Ｔｒａｎｓａｃｔｉ
ｏｎ ｏｎ Ａｃｏｕｓｔｉｃｓ， Ｓｐｅｅｃｈ ａ
ｎｄ Ｓｉｇｎａ１ Ｐｒｏｃｅｓｓｉｎｇ， Ｖｏ
ｌ． Ａｓｓｐ ３２， Ｎｏ ６， ｐ １２４３
Ｄｅｃｅｍｂｅｒ １９８４）及びＷｅｎ−Ｈｓｉｕｎ
ｇ Ｃｈｅｎ（「Ａ Ｆａｓｔ Ｃｏｍｐｕｔａｔｉｏ
ｎａｌ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ｔｈｅ ＤＣ
Ｔ：ＤＣＴ用の高速計算アルゴリズム」Ｗｅｎ−Ｈｓｉ
ｕｎｇ Ｃｈｅｎ， Ｃ． Ｈａｒｒｉｓｏｎ Ｓｍｉ
ｔｈ， ＳＣＰｒａｌｉｃｋ， ＩＥＥＥ Ｔｒａｎｓ
ａｃｔｉｏｎ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ，
Ｃｏｌ． Ｃｏｍ ２５， Ｎｏ． ９ １００４，
Ｓｅｐｔｅｍｂｅｒ １９７７）によって開発され
た。前者（Ｅｏｎｇ Ｇｉ Ｌｅｅ）の方法は逆ＤＣＴ
の設定において本来の対称を利用し、簡単なコサイン一
致を用いて再帰的（ｒｅｃｕｒｓｉｖｅ）２進間引き方
法を定める。この前者のアプローチはＩＤＣＴに適切な
だけである。
【００７４】後者（Ｗｅｎ−Ｈｓｉｕｎｇ Ｃｈｅｎ）
の方法はマトリックスを対角線だけに減少させる再帰的
マトリックス一致を使用する。この方法は対角線マトリ
ックスのための知られた一致を用いてＤＣＴの容易な２
進間引きを与える。両者（Ｌｅｅ及びＣｈｅｎ）の方法
の大きな欠点は、乗算及び加算を行なう必要があるとき
に関して不平衡なことである。主に、それらの方法の両
方共に多くの加算に続いて多くの乗算、又はその逆に多
くの乗算に続いて多くの加算を要求する。Ｌｅｅ又はＣ
ｈｅｎの方法をハードウエアにて行なうときには加算器
及び乗算器のパラレル動作を備えることができない。こ
れは、ハードウエアの最善の活用は全ての加算器及び乗
算器が常に使用されるときであるのでそれらの速度及び
効率を低下させる。
【００７５】そのようなＤＣＴ及びＩＤＣＴ動作を行な
う公知の方法及び装置の更なる欠点は、いわゆる正規化
係数を扱うことが通常難しく、公知のアーキテクチャは
全ての乗算器が使用されているとき追加の乗算時間を加
える必要があることである。順及び逆のＤＣＴをビデオ
データに適用する公知の方法は、計算を行なう半導体素
子のレイアウトと関係させる必要がないソフトウエア設
計者にとって非常に簡単で高効率である。しかしなが
ら、そのような方法はディジタルビデオ用で望まれる送
信レートで満足に行なうためには遅過ぎ、又は半導体ア
ーキテクチャ及びハードウエア相互接続において複雑す
ぎる。
【００７６】ビデオデータによりＤＣＴ及びＩＤＣＴ動
作を行なう存在する方法及びハードウエア構成の他の欠
点は、それらが数値の浮動小数点内部表示を要求するこ
とである。この欠点を表すため、（たとえあるとして
も）１０進小数点の右に数字を含む３桁の数で処理する
ことかできるだけの計算機を有すると仮定する。更に、
その計算機は数１２．３と４．５６とを加えることにあ
ると仮定する（１０進小数点はそれら２つの数値のおけ
る数字の位置に関連して固定されていない。言い換えれ
ば、１０進小数点は「浮動」であることができる。）計
算機は答１６．８６を表すために要求される４つの数字
を記憶することができないので、計算機はその答を３つ
の数字に減少させるなければならない。最も右の「６］
を省略することによりその答を切り詰めて１６．８の答
を生じさせるか、３桁の近似値１６．９までその答を四
捨五入する必要なハードウエアを有していなければなら
ない。
【００７７】非常に簡単な例を示すと、浮動小数点演算
が要求されるならば、正確でなくなることを受け入れる
か、四捨五入誤差を最小にするため非常に複雑で空間を
無駄にする回路を含まなければならない。しかしなが
ら、効率の良い四捨五入回路でさえ、四捨五入又は切り
捨て誤差の累算及び伝播はビデオ信号において受け入れ
ることができない歪みを導く。この問題は、浮動小数点
四捨五入又は切り捨て誤差が加算より乗算で一般的に大
きいのでビデオ信号を処理する方法が多数の乗算を要求
するとき更に大きい。
【００７８】より効率的なＤＣＴ／ＩＤＣＴ方法及びハ
ードウエア構成は、その方法で使用された数値が固定の
１０進小数点で、各数値のフルダイナミックレンジを使
用できるような方法で表わすことができる。そのような
システムにおいては、切り捨て又は四捨五入誤差が除去
されるか、少なくとも大きく減少される。上記の例で
は、ハードウエアが４つの数字を扱うことができるなら
ば、９９．９９より大きい数は必要とされず、どの数も
第２及び第３位置の間に１０進小数点を有し、それでそ
の１０進小数点の存在は計算に全く影響を与えない。よ
って、どの数も整数であるかのように演算を実行するこ
とができる。例えば、その答１２３０＋０４５６＝１６
８６は、「１６８６」の中の「６」と「８」との間に１
０進小数点を有するべきあることは常に分かるので、１
２．３０＋４．５６＝１６．８６と同じであることは明
かである。その代わりに、数値（定数又はそれ以外）が
同一の範囲内に存在するように選択的に位置どり又は調
整されるならば、その範囲内の各数を１組の整数として
正確にかつ明確に表わすことができる。
【００７９】必要とされた乗算器の数を減らす１つの方
法は、異なるソースからの入力データを受け入れること
ができる単一の乗算器を単に備えることである。言い換
えれば、あるアーキテクチャはＤＣＴ又はＩＤＣＴ計算
の異なるステップにおいて要求される乗算を行なう単一
の乗算器を使用する。そのような「クロスバー切換」は
要求される乗算器の数を減少させるけれども、大きく複
雉な乗算器の構成は乗算器への入力の選択、乗算器から
の他の分離、及び選択したソースから乗算器の入力への
適切な信号の切換をそれに代わって含まれなければなら
ないことを意味する。また、追加の大規模の乗算器は共
有の乗算器から適切な後段の回路に多数の入力を切り換
えることが要求される。よって、クロスバー切換又は多
重化は複雑であり、（余分の記憶が必要であるので）一
般的に遅く、価格は最終の半導体実現においてかかる。
【００８０】「クロスバー切換」を含む現存アーキテク
チャの他の欠点はそれらが一般用途の乗算器を必要とす
ることである。言い換えれば、現存のシステムは両方の
入力が可変できる乗算器を必要とする。良く知られたよ
うに、ディジタル乗算器の実現では、乗算ワードの現ビ
ットが「１」ならば被乗数の値はその部分結果に加算さ
れ、現ビットが「０」ならばそうされないように加算器
及びシフタの行を一般的に含む。一般用途の乗算器はど
のビットも「１」である場合を処理することができなけ
ればならないので、加算器の列は乗算ワードの各ビット
に備えられる必要がある。
【００８１】例として、データワードが８ビット幅で、
５による単一入力を乗算すると仮定する。数５の８ビッ
ト表現は０００００１０１である。言い換えすれば、５
によるディジタル乗算は入力値が左に２位置シフトさせ
（４による乗算に対応する）、そしてそのアップシフト
された値に加算されるような入力値を必要とする。係数
の他の６つの位置は「０」のビット値を有し、それでそ
れらはシフト又は追加のステップを必要としない。
【００８２】固定係数の乗算器、すなわちこの場合、５
だけによる乗算をすることができる乗算器は（キャリビ
ットを扱うために必要な回路に無関係なく）乗算を行な
うためには単一のシフタ及び単一の加算器だけを必要と
する。逆に、一般用途の乗算器は８つの位置の６つは決
して使用の必要はないが、８つの位置の各々にシフタ及
び加算器を必要とする。例示のように、係数内の各
「０」に対応する加算器の行を設計者が除去することが
できるので、固定の係数は乗算器を簡略化することがで
き、それによりシリコン領域を少なくすることができ
る。
【００８３】ＩＤＣＴ方法において、本発明によれば、
Ｎ×Ｎ画素ブロックの各Ｎ行（ｒｏｗ）及びＮ列（ｃｏ
ｌｕｍｎ）毎の１次元ＩＤＣＴは間引きされ、１次元Ｉ
ＤＣＴ（１−Ｄ ＩＤＣＴはＮ−２偶数の画素入力ワー
ド及びＮ−２奇数画素入力ワードで分離して行なわれ
る。好ましい実施例においては、ＪＰＥＧ規格に応じて
Ｎ＝８である。２次元ＩＤＣＴの結果は２つの１次元Ｉ
ＤＣＴ動作を（データの中間の順序を置き換えて）順に
行なうことにより得られる。
【００８４】共通の処理ステップにおいて、Ｎ＝８のた
めには第１対の入力値は乗算のために加算器及び減算器
を出力する必要なく通過される。第２対の入力値の各々
は２つの基準化コサイン値に対応する２つの一定係数値
の各々によって乗算される。他の乗算と１つの減算及び
１つの加算だけはその共通の処理ステップでは要求され
ない。その第２対は偶数又は奇数の結果の値を得るため
第１対の入力値と対（ｐａｉｒｗｉｓｅ）で加算され又
は差し引かれる。
【００８５】事前共通処理段では、最も低位の奇数入力
ワードは２の平方根によって予め乗算され、その奇数入
力ワードは共通の処理ブロックにおける処理の前にペア
ワイズで合計される。事後共通処理段では、処理した奇
数入力ワードに対応する中間値は奇数の結果値を生成す
るために所定の一定係数によって乗算される。奇数及び
偶数の結果値の計算後、Ｎ／２高位出力は偶数の結果値
からの奇数の結果値の簡単な減算によって生成され、Ｎ
／２低位出力は奇数の結果値と偶数の結果値との簡単な
加算によって生成される。
【００８６】（ビデオ処理システムの送信端における）
ＤＣＴ及び（本発明の様々な態様の１又はそれ以上を組
み入れている受信端における）ＩＤＣＴの両方のため
に、その値は簡単な２進右シフトによる２の因数によっ
て下方に故意に調整される。この平衡した上方への調整
は従来の方法において要求される多数の乗算ステップを
除去する。
【００８７】本発明の方法における他の態様において
は、一定係数の選択したビット又は中間の結果データワ
ードは「１］又は「０］のいずれかに選択したビットの
所定の設定によって四捨五入又は調整される。画素デー
タの２次元変換は第１の１次元ＩＤＣＴ処理ステップか
らの出力値による第２の同一の１次元動作によって実行
される。
【００８８】本発明の他の態様によれば、ＩＤＣＴシス
テムは事前共通処理回路と、共通処理回路とを含んでお
り、そこにおいて事前共通、共通及び事後共通処理計算
は入力データワードによって行なわれる。管理コントロ
ーラは様々なシステムラッチの読み込みを制御するため
に制御信号を発生する。好ましくは、それは低位出力信
号を生成しラッチするための偶数及び奇数の結果値の直
接加算及び高位出力信号を生成しラッチするための偶数
の結果値からの奇数の結果値の直接減算に事前共通ブロ
ックのラッチを入力させるようにＮ／２偶数及びＮ／２
奇数入力ワードのアプリケーションを時系列多重化し、
内部マルチプレクサを連続的に制御することである。
【００８９】本発明においては、偶数及び奇数の入力ワ
ードは好ましくは同一の処理ブロックを介して分離した
経路で処理される。入力データワードは好ましくは（必
要ではないが）、厳格に昇順又降順ではなく、むしろデ
ータ通路の効率の良い「バタフライ」構成を可能にする
順でラッチされる。更に、少なくとも共通処理回路はそ
の適当な動作のために要求されるクロックや制御信号を
用いることなく、他の処理ブロックであるように特定の
アプリケーションに従う事前ロジック回路として構成さ
れ得る。
【００９０】一般用途の（２つの可変入力を備えた）乗
算器は要求されない。むしろ、一定係数乗算器が好まし
い実施例の中では含まれる。更に、固定少数点整数演算
素子がその本発明の好ましい実施例では含まれ、次の１
又はそれ以上の特徴を有するビデオデータのＩＤＣＴ変
換を行なう方法及びシステムを提供するように設計する
ことができる。 １．全ての高価な演算動作の連続的使用。 ２．ＩＤＣＴを実現するために必要なシリコン領域を減
少するために、好ましくはアーキテクチャの有効なパイ
プライン処理のために要求されるより多くなく、追加の
記憶素子を必要とする一般用途の乗算器よりむしろ少数
の一定係数乗算器と接続したラッチのような少数の記憶
素子数がある。 ３．例えば、公知の「リップル加算器」を用いるならば
各演算動作が複雑な設計を用いる必要がないように動作
は取り決められる。遅延を避けかつより大きなスループ
ット及び効率を可能にするために他の考案がリアレンジ
動作を先にするような方法に動作が構成されるならば、
「分解」又はそれらの回答を生成するために十分の時間
を与える。 ４．自然順に結果を生成することができる。 ５．高価で複雑なクロスバー切換が要求されない。 ６．アーキテクチャは速い動作をサポートすることがで
きる。 ７．変換ハードウエアを介したデータの流れを制御する
ために使用される回路を領域内で小さくすることができ
る。
【００９１】発明の理論背景 本発明によるＩＤＣＴシステムに用いられる信号処理方
法の様々な構成要素の目的及び機能と共に利点の理解の
ためにはそのシステムの理論の根拠を理解することが手
助けとなる。２次元ＩＤＣＴの分離可能性 Ｎ×Ｎ画素ブロックの２次元フォーワード離散コサイン
変換の数学的定義は次の通りである。ここで、Ｕ（ｊ，
ｋ）は画素絶対値Ｘ（ｍ，ｎ）に対応する画素周波数値
である。
【００９２】
【式１】 ２Ｎは変換のｄｃレベルを定め、係数ｃ（ｊ），ｃ
（ｋ）は公知の正規化ファクタである。それに対応する
逆離散コサイン変換（ＩＤＣＴ）の表現は次の通りであ
る。
【００９３】
【式２】 フォーワードＤＣＴは周波数表現に（輝度等の特性を直
接表すかＭＰＥＧ規格内等の差異を表わす）空間値を変
換するために用いられる。逆ＤＣＴはその名称に示され
たようにその逆の「方向」の演算動作を行なう。すなわ
ち、ＩＤＣＴは周波数値を空間値に戻す変換を行なう。
【００９４】式２では各コサイン関数は合計符号のいず
れか１にだけに対応していることを表わす。式２は次の
ように書き換えることができる。
【００９５】
【式３】 これは第１のＩＤＣＴ演算の出力を入力として用いて第
２の１次元ＩＤＣＴによるそのままの標準データの置き
換えの後に続く、ｋ及びｎに対応する全ての項の積を行
なう第１の１次元ＩＤＣＴと等価である。１次元ＩＤＣＴの定義 １次元のＮ点のＩＤＣＴ（ここでｎは偶数）は次の式に
よって定義される。
【００９６】
【式４】 ここで、ｙ（ｎ）は逆変換関数へのＮ入力であり、ｘ
（ｋ）はそのＮ出力である。２次元の場合のように、Ｄ
ＣＴの式は合計符号の外の正規化定数と式内で位置を切
り換えるｘ，ｙベクトルとを除いて合計符号の元で同一
の構造を有する。１次元ＩＤＣＴの分解 上記したように、２次元ＩＤＣＴについては置き換えに
よって分離された１次元ＩＤＣＴのシーケンスを用いて
計算することができる。一実施例によれば、それら１次
元演算の各々は、要求サイズ及び半導体実現の複雑さを
更に減少させるように開発されるサブプロシージャに順
に分解される。
【００９７】係数の正規化 上記したように、ＩＤＣＴハードウエアの重要な設計目
標は、回路内に備える必要のある乗算器の数の減少であ
る。よって、ＩＤＣＴにおけるＤＣＴを計算するほとん
どの方法は必要な乗算数の減少を試みることである。し
かしながら、この実施例によれば、全ての入力値は２の
平方根のファクタによって強制的に上方調整される。言
い換えすれば、本発明のこの実施例による方法を用いれ
ば、ＩＤＣＴ表現式Ｅの右手側は２の平方根によって乗
算される。
【００９８】実施例によれば、２つの１次元ＩＤＣＴ演
算動作は最終的な２次元ＩＤＣＴの結果を生成するよう
に（中間の置き換えと共に）並行して行なわれる。それ
らの１次元演算動作の各々は同一の２の平方根によって
乗算される。中間の置き換えは調整を含んでおらず、並
行した２の平方根による２つの乗算の結果は、最終的な
２次元結果がファクタ（数値）２によって上方調整され
ることである。無調整値を得るためには、回路は２によ
る除算だけを必要とする。その値は全て数値として表さ
れるので、これはデータの簡単な右へのシフトによって
容易に達成することができる。以下に明確にするよう
に、各１次元ＩＤＣＴ段において２の平方根による上方
調整及び最終的な２による下方調整はシステムのハード
ウエア内の加算器、乗算器及びシフタによって達成さ
れ、それによってシステムはそのシステムと接続される
他の装置に調整した入力の必要を求めない。この理由の
ため、そのシステムはＪＰＥＧ又はＭＰＥＧ規格に応じ
た動作を行なう他の従来の装置と互換性がある。よっ
て、本発明のこの実施例による正規化は、少なくとも２
つの２乗算演算の平方根に対してＩＤＣＴ半導体アーキ
テクチャ内のハードウエア乗算器の必要性を除去する。
【００９９】以下に詳細に述べるように、各１次元演算
動作で入力データの（２の平方根によって上方調整す
る）単一の追加の乗算ステップは、従来の方法を用いた
とき要求される他の乗算ステップの除去をもたらす。１次元ＩＤＣＴの高位及び低位出力への分離 表現式ＥはＮ／２低位出力（ｋ＝０，１，…，Ｎ／２−
１）及びＮ／２高位出力（ｋ＝Ｎ／２，ｋ＝Ｎ／２＋
１，…，Ｎ）に分離して評価することができる。Ｎ＝８
については、これは先ず、ｙ（０），ｙ（１），ｙ
（２）及びｙ（３）を計算するために入力を変換し、そ
してｙ（４），ｙ（５），ｙ（６）及びｙ（７）を計算
するために入力を変換することを意味している。
【０１００】高位出力（ｋ＝Ｎ／２＋１，…，Ｎ）のた
めに変数ｋ’＝（Ｎ−１−ｋ）を導入してそれによりｋ
が（Ｎ／２＋１）からＮまで変化するようにｋ’は（Ｎ
／２−１）からＮまで変化する。それは表現式Ｅが次の
式５（合計の間隔を除いて式Ｅと同一式）及び式６に分
割することができることを示している。 低位出力：
【０１０１】
【式５】 高位出力：
【０１０２】
【式６】 （全ての高位項でｃ（ｎ）＝１であるのでｃ（ｎ）はこ
の式表現には含まれない。） 式５及び式６共に、項（−１）ｎが上位のＮ２出力値で
奇数入力（ｎ ｏｄｄ）の合計符号の元で積の符号を変
えることを除いて、またｙ項がｃ（０）＝１／２１／２
によって乗算されることを除いて、合計符号の元で同一
の構造を有する。
【０１０３】１次元ＩＤＣＴの偶数及び奇数出力への分
離 １次元ＩＤＣＴ表現式４における１つの合計は２つの合
計に分離することができる。２つの合計は偶数入力（Ｎ
＝８ではｙ（０），ｙ（２），ｙ（４）及びｙ（６））
に対する合計と、奇数入力（Ｎ＝８ではｙ（１），ｙ
（３），ｙ（５）及びｙ（７））に対する合計とであ
る。ｇ（ｋ）は偶数入力の部分合計を表わし、ｈ（ｋ）
は奇数入力の部分合計を表わす。よって、
【０１０４】
【式７】
【０１０５】
【式８】 Ｎ＝８では式７及び式８における合計はＮ＝｛０，１，
２，３｝に亘ってとられる。公知のコサインの同一式を
思い起こすと、２ｃｏｓＡｃｏｓＢ＝ｃｏｓ（Ａ＋Ｂ）
＋ｃｏｓ（Ａ−Ｂ）であり、Ａ＝Π（２ｋ＋１）／２
Ｎ、及びＢ＝Π（２ｋ＋１）（２Ｎ＋１）／２Ｎと設定
すると、 ２ｃｏｓＡ＝１／｛２ｃｏｓ［Π（２ｋ＋１）／２
Ｎ］｝＝Ｃｋ によって式８の両側を乗算することができる。Ｃｋは合
計のインデェクス（指標）ｎとは関連がないので、合計
符号内で動かすことができる。ｙ（−１）＝０という定
義を仮定し、入力ｙ（７）に対するコサイン関数が０に
等しい。ｈ（ｋ）は次の式に書き換えることができる。
【０１０６】
【式９】 入力［ｙ（２ｎ＋１）＝ｙ（２ｎ−１）］は、ｈ（ｋ）
の計算において奇数入力項がＮ／２の対の入力ｐ（ｎ）
＝［ｙ（２ｎ＋１）＝ｙ（２ｎ−１）］を形成するため
に対にされていることを意味している。Ｎ＝８に対して
は、ｐ（ｎ）の値は次のようになる。 ｎ ｐ（ｎ） ０ ｙ（−１）＋Ｙ（１）＝Ｙ（１）Ｙ（−１）＝０ 定義により １ ｙ（１）＋ｙ（３） ２ ｙ（３）＋ｙ（５） ３ ｙ（５）＋ｙ（７） ｈ（ｋ）の式９は次のように表わすことができる。
【０１０７】
【式１０】 合計符号の元でコサイン項は（式５と比べて）１次元Ｉ
ＤＣＴの構造を各々有するｇ（ｋ）及びｈ（ｋ）の両方
に対して同一であることに注目されたい。しかしなが
ら、奇数項すなわちｈ（ｋ）に対するＩＤＣＴの結果は
ファクタ Ｃｋ＝１／｛２ｃｏｓ［Π（２ｋ＋１）／２Ｎ によって乗算される。
【０１０８】言い換えれば、ｇ（ｋ）は偶数入力ｙ（２
ｎ）で演算動作するｎ／２−ポイントＩＤＣＴであり、
ｈ（ｋ）は［ｙ（２ｎ＋１）＝ｙ（２ｎ−１）］で演算
動作するｎ／２−ポイントＩＤＣＴであり、ここで、定
義によってｙ（−１）＝０である。次に同一を示す。 ｙｎ＝ｙ（ｎ）； ｃ１＝ｃｏｓ（Π８）； ｃ２＝ｃｏｓ（２Π８）＝ｃｏｓ（Π４）＝１√２； ｃ３＝ｃｏｓ（３Π８）； ｄ１＝１［２ｃｏｓ（Π１６１０）］； ｄ３＝１［２ｃｏｓ（３Π／１６）］； ｄ５＝１［２ｃｏｓ（５Π／１６）］； ｄ７＝１［２ｃｏｓ（９７Π／１６）］ 更に、調整したコサイン係数は次の如くある。 ｃ１ｓ＝（√２）ｃｏｓ（Π／８）； ｃ３ｓ＝（√２）ｃｏｓ（３Π８）； コサイン関数の均一性（ｃｏｓ（−φ）＝ｃｏｓ
（φ））及び周期性（ｃｏｓ（−φ））Π（−φ）＝−
ｃｏｓ（φ）を用いて、式７及び式８はＮ＝８に対して
拡張することができる（（Ｏ）は１√２である。）
【０１０９】本発明のこの実施例によれば、全ての値は
ＤＣＴ及びＩＤＣＴ演算動作の両方について２のファク
タによって上方調整される。言い換えすれば、その実施
例によれば、ｇ（ｋ）及びｈ（ｋ）の両方が調整ファク
タによって乗算されるのである。よって、そのｇ（ｋ）
及びｈ（ｋ）の表現は次のようになる。
【０１１０】
【式１１】
【０１１１】
【式１２】 ｃ２＝ｃｏｓ（Π／４）＝１／√２であるので、√２に
よる乗算は調整したｃ２値＝１を与える。この実施例に
よれば、（ビデオ絶対及び周波数値の値の上方調整に対
応する）表現を調整することにより、各々が一般的に有
用な乗算器が必要ないように一定係数である乗算の必要
性及びｃ３ｓを除去することができる。これはＩＤＣＴ
演算動作の半導体の実現において対応するハードウエア
乗算器の必要性を次々に除去する。
【０１１２】ｇ（ｋ）及びｈ（ｋ）の構造における類似
点はマトリックス形状においてそれらの式を表わすこと
によって示すことができる。Ｃを次にように４×４のコ
サイン係数マトリックスで定義する。
【０１１３】
【式１３】
【０１１４】
【式１４】
【０１１５】
【式１５】 ここで、Ｄ＝ｄｉａｇ［ｄ１，ｄ３，ｄ５，ｄ７］＝対
角線に沿ったｄ１，ｄ３，ｄ５及びｄ７を備えかつ他の
エレメントは０に等しい４×４のマトリックスである。
式１４及び式１５に示すように、ｇ（ｋ）を得るために
偶数入力で動作するプロシージャとｈ（ｋ）を得るため
に奇数入力で動作するプロシージャとはコサイン係数マ
トリックスＣによる乗算の共通ステップを有する。しか
しながら、ｈ（ｋ）を得るために入力は先ず（定義によ
るｙ＝（−１）を呼び出して）対で合計しなければなら
ない。ｙ＝（１）は２によって予め乗算されなければな
らない。Ｃによる乗算の結果はＤにより乗算される必要
がある。
【０１１６】また、上記したように、そのＮ−ポイン
ト、１次元ＩＤＣＴ（式４を参照）は（グループ化され
た）Ｎ／２奇数及びＮ／２偶数入力値について（合計符
号の元で）共通のコア動作を各々含む２つのＮ／２−ポ
イント、１次元ＩＤＣＴに分離することができる。上記
の表現はこの実施例において実施されるようにＩＤＣＴ
つぎの簡単な構造を生成する。 低位出力（Ｎ＝８，出力ｋ｛０，１，２，３｝）：
【０１１７】
【式１６】 高位出力（Ｎ＝８，出力ｋ｛４，５，６，７｝）：
【０１１８】
【式１７】 ｇ（ｋ）は出力値を直接生成するため偶数入力値で直接
演算動作し、ｈ（ｋ’）は値ｄｌ，ｄ３，ｄ５及びｄ７
による乗算と同様に入力値をグループ化して含んでい
る。通常のように、ＩＤＣＴ回路の設計者はサイズ対速
度、実現した素子数の多さ対減少した相互接続の複雑さ
等のトレードオフの数に直面する。例えば、シリコンチ
ップ上に追加の又は更なる複雑な素子を含むことによる
計算速度を改善することができるが、これは明らかにそ
の具体化を大きく又は更に複雑にしてしまう。また、Ｉ
ＤＣＴチップで有用である又は望まれることが「ルック
アヘッド（先取り）」加算器等の精密で複雑な設計の使
用を限定又は阻むことになる。
【０１１９】正確性の標準 全ての計算の限りない精密性及び正確性、その上、無限
の記憶容量及び計算時間を仮定すると、ＩＤＣＴ及びＤ
ＣＴの変換映像データによって生成される映像は完全に
元の映像を再生する。勿論、そのような完全は存在する
技術を用いて得られない。
【０１２０】しかしながら、標準化を達成するために、
ＩＤＣＴシステムは国際電信電話諮問委員会（ＣＣＩＴ
Ｔ）によって「ＣＣＩＴＴ勧告Ｈ．２６１−逆変換正確
仕様の添付１」として出された標準化方法に応じて現在
測定される。このテストは生成されるランダム整数を含
む１００００組の８×８のブロックを詳述する。それら
のブロックは１００００組の８×８の「基準」ＩＤＣＴ
出力データを生成するため予め設定された正確度を用い
て（予め設定された四捨五入、クリッピング及び演算動
作の先に又はそれに続いて）ＤＣＴ及びＩＤＣＴ変換さ
れる。
【０１２１】ＩＤＣＴの実行が試験されるとき、そのＣ
ＣＩＴＴのテストブロックが入力として用いられる。実
際にＩＤＣＴ変換した出力は公知の「基準」ＩＤＣＴ出
力データと統計的に比較される。最大値は全体として及
び各成分としてブロックのピーク、平均、２乗平均及び
平均値の平均誤差の点からそのＩＤＣＴに対して特定さ
れる。更に、そのＩＤＣＴは対応する入力ブロックが全
て０を含んでいるならば、全て０出力を生成しなければ
ならない。また、そのＩＤＣＴは全ての入力データの符
号が変化されたときには同一の標準と合わなければなら
ない。ＩＤＣＴの実行は、最大の誤差がテスト中に特定
した最大値を越えないならば、受け入れられるべき正確
性を有するとことである。
【０１２２】他の公知の標準は（「８×８の離散コサイ
ン変換の実行のためのＩＥＥＥ標準仕様案」，Ｐ１１８
０／Ｄ２，１９９０年７月１８日）及び（「８×８の離
散コサイン変換」，ＩＳＯ委員会のＣＤ１１１７２−２
案の添付Ａ）における米国電気電子学会（ＩＥＥＥ）の
ものである。それらは上記のＣＣＩＴＴの標準に本質的
に一致している。
【０１２３】ハードウエアの実現 図９は本発明の一実施例によるＩＤＣＴ方法のデータの
流れを示す簡略ブロック図である（図示及び以下に説明
するように、ハードウエアの構成は更に小型で効率的に
し得るが）。図９において、Ｙ［０］及びＹ［４］等の
システムへの入力及びＸ［３］及びＸ［６］等のシステ
ムからの出力は単線で伝達されるように示されている。
図９の単線の各々は各入力及び出力と対応する完全に並
行に多くのビットで幅の広いデータワードを伝達するデ
ータバスの形で多くの伝導体を示していることと理解す
べきである。
【０１２４】図９において、大きな円２２５及び２２６
は２入力加算器を示し、その加算器の入力の接続点の小
さい円２２７は対応する入力ワードの補数が用いられる
ことを示している。そのような補数をとる入力を備えた
加算器は、非補数の入力から補数をとった入力を減算す
る。例えば、上方左の加算器からの出力Ｔ０はＹ［０］
＋Ｙ［４］に等しくなるけれども、出力Ｔ１の加算器は
値Ｙ＋（−１），＊Ｙ４＝Ｙ０−Ｙ４を形成する。よっ
て、１つ補数をとる入力を備えた加算器は差をとる成分
であるということができる。
【０１２５】また、図９において、一定係数乗算はデー
タ通路に塗りつぶしの三角形２３０によって示されてい
る。例えば、入力Ｙ１はＢＯを生成する加算器に入力す
る前に、２の平方根の乗算器を通過する。よって、中間
値Ｔ３＝Ｙ２ Ｔ３＝Ｙ２ｃ１ｓ＋Ｙ６ ｃ３ｓ及び中
間値Ｂ２＝ｐｌ ｃ３ｓ−ｐ３ ｃ１ｓ＝（Ｙ１＋Ｙ
３）ｃ３ｓ−（Ｙ５＋Ｙ７）ｃ１ｓである。その示した
加算、減算及び乗算を行なうことにより示した構成はｇ
（０）〜ｇ（３）のために式１１及びｈ（０）〜ｈ
（３）のために式１２を実行することが分かる。
【０１２６】図９は本発明の重要な利点を示している。
図９に示すように、その構成は４つの主要な領域、すな
わち、対となった入力ｐ（ｋ）を生成し２の平方根によ
って入力ｙ（１）を乗算する事前共通ブロックＰＲＥＣ
（２３１）、式１２のように一定係数ｄｌ，ｄ３，ｄ
５，ｄ７の４つ乗算器を含む第１事後共通ブロックＰＯ
ＳＴＣ１（２３３）、式１６及び式１７のように低位出
力用としてｇ０〜ｇ３項とｈ０〜ｈ３項とを合計し、高
位出力用としてｇ０〜ｇ３項とｈ０〜ｈ３項との差を生
成する第２事後共通ブロックＰＯＳＴＣ２（２３５）、
及び奇数及び偶数データ通路に含まれる共通ブロックＣ
ＢＬＫ（２３２）に分割されている。本発明の実施例に
よる処理回路においては、奇数及び偶数入力に行なう共
通動作は図９に示したような複構成よりもむしろ単一の
構成によって実行される。
【０１２７】実施例における動作方法及びディジタル構
成を理解するためには、「キャリビット」を理解するこ
とが手助けとなる。簡単な例として、１＋１＝０のよう
な２つの２進数の加算においては「１」のキャリは正し
い結果「１０」（十進数「２」の２進数表示）を生成す
るため次の高位ビットに加算されなければならない。換
言すれば、０１＋０１＝００（キャリなしの合計）＋１
０（キャリワード）である。「合計」に「キャリワー
ド」を加えて正しい回答００＋１０＝１０を得る。
【０１２８】１０進数の例として、数「４３６」と「８
２５］とを加算すると仮定する。手で２つの数を加算す
る共通の手順は通常、次に示す如くである。 １．１の位：「６」と「５」との加算は十の位に「１」
のキャリを有する「１」である。 合計：１、キャリイン：０、キャリアウト：１ ２．十の位：「３」と「２」との加算は「５」であり、
前ステップからのキャリ「１」を加算してキャリなく
「６」を与える。
【０１２９】 合計：５、キャリイン：１、キャリアウト：０ ３．百の位：「４」と「８」との加算は千の位に「１」
のキャリを有する「２」であり、前ステップからのキャ
リはない。 合計：２、キャリイン：０、キャリアウト：１ ４．千の位：「０」と「０」との加算に百の位からのキ
ャリ「１」を加算して「１」を与える。
【０１３０】 合計：０、キャリイン：１、キャリアウト：０ 回答の「１２６１」は隣接の低位の位置のキャリアウト
による各位へのキャリインにより同一の位の合計に各位
のキャリイン合計を加算して生成される。（最低位への
キャリインは常に０である。）勿論、問題は十の位から
キャリインがあるか否かを知るまで百の位で「４」と
「８］とを加算することを待つ必要があることである。
これは本質的にこのような動作をする「リップル加算
器」を表わす。リップル加算器は特別な記憶素子を必要
とすることなく「最終の」回答を得るが、他の設計より
遅くなる。
【０１３１】代替の設計として「キャリセーブ（ｃａｒ
ｒｙ−ｓａｖｅ）」が知られている。各位の２つの数の
合計は部分合計又は結果ワード（この例では０２５１）
及び異なるワード（１０１０）でキャリ値を記憶するこ
とにより生成される。その完全な回答は次のステップで
その合計及びキャリワードを「分解する（ｒｅｓｏｌｖ
ｉｎｇ）」ことによって０２５１＋１０１０＝１２６１
のように得られる。記憶されている限りの時間にキャリ
ワードを部分結果に加算することができるか否かを判別
するために待つことなく同時に位毎に加算を行なうこと
ができる。
【０１３２】その解答動作は各計算段で要求される時間
の大きな割合を通常必要とするので、それら動作の速度
アップはその変換サイズにおける比較的小さな増加だけ
を必要とするが、全体の動作速度に重要な影響を与え
る。よって、キャリセーブ乗算器は各行にリップル加算
器を用いることよりも通常速い。しかしながら、乗算器
において各加算のためのキャリワードは記憶されるか次
の加算へ渡す必要があるので時間のおける利点は大変な
複雑さを犠牲にしている。更に、乗算の最終出力を得る
ために、最終部分合計及び最終キャリワードはリップル
加算器に加えることにより求めなければならない。しか
しながら、１つのリップル加算器だけが必要となり、そ
れにより時間節約は実行される必要がある乗算の大きさ
に通常、比例する。更に、キャリワードは加算される他
の数として扱われ、最終の乗算解答が必要となる前のと
きにそれが加算される限りは実際の加算を遅延させるこ
とができる。
【０１３３】本発明のこの実施例において、遅延解答の
実現は設計を簡単にし、ＩＤＣＴ回路の処理能力を増加
させるために用いられる。また、予め選択したキャリワ
ードのあるビットは、標準テストデータセットによる本
発明のテスト動作の統計的分析に基づくＩＤＣＴの結果
で大きな期待で正確性を与えるために解答の前に所定値
に任意的に及び強制的に変えられる。
【０１３４】図１０は本発明の好ましい実施例の構成を
示すブロック図である。この好ましい実施例において、
奇数及び偶数の入力は時間多重化され、共通ブロックＣ
ＢＬＫ（２３２）において分離処理される。この入力は
どちらか一方の順に処理される。図１０において、記号
Ｙ［１，０］，Ｙ［５，４］，Ｙ［３，２］及びＹ
［７，６」は奇数入力Ｙ１，Ｙ３，Ｙ５，Ｙ７が先ず計
算回路を完全に通過し、偶数入力Ｙ０，Ｙ２，Ｙ４，Ｙ
６が続くことを示すために用いられる。この順は現実施
例にかくことができないものではなく、それでもなお、
以下に説明するように、下流（ｄｏｗｎｓｔｒｅａｍ）
への演算動作は、奇数入力だけについて実行され、奇数
入力値を先ず入力することによりそれら下流への演算動
作を、全ての入力に共通の演算動作が偶数入力について
上流（ｕｐｓｔｒｅａｍ）へ実行されると同時に行なう
ことができる。これは多数の演算素子が逆にアイドルの
ままである時間を減少させる。
【０１３５】同様に、記号Ｘ［０，７］，Ｘ［１，
６］，Ｘ［３，４］及びＸ［２，５］は低位出力Ｘ０，
Ｘ１，Ｘ２，Ｘ３が先ず出力され、それに高位出力Ｘ
４，Ｘ５，Ｘ６，Ｘ７が続くことを示すために用いられ
る。図９及び図１０に示すように、奇数入力がＹ１，Ｙ
３，Ｙ５，Ｙ７であるため必要はないが、入力は完全に
初期的には昇順にグループ化される。この順に入力信号
を配置することは図９及び図１０に示した簡単な「バタ
フライ」データ通路構成を可能にし、シリコン半導体素
子において本発明の実行における相互接続効率を大きく
増加させる。
【０１３６】図１０に示したように、加算器及び減算器
は「＋」（加算器）２３５、１つの補数入力を有する加
算器「−」（減算器）２３６又は「±」（加算及び減算
２３７の間を切り換えることができる分解加算器／減算
器）のいずれかを囲む円によって示される。２つのｍビ
ットの入力ワードの共通ブロック２３２における大部分
の加算器及び乗算器は、加算／減算のキャリビットを含
むｍビット又はｍ−１ビットと並列して結果として生じ
るｍビットの部分である。言い換えすれば、共通ブロッ
クＣＢＬＫ ２３２における第１の乗算及び減算は、キ
ャリビットの加算が次の処理段まで遅延されるという未
分解の意味である。このステップの利点はそのようなキ
ャリセーブ加算器／減算器がその結果にキャリビットワ
ードの最終の加算を行なう必要がないということであ
る。しかしながら、分解加算器はまた加算器の出力にお
けるバス幅を減少させるために用いられる。
【０１３７】図１０は本発明の好ましい実施例における
１及び２入力のラッチの使用を示している。図１０にお
いて、ラッチは長方形２３８として示されており、事前
共通ブロックＰＲＥＣ ２３１及び事後共通ブロックＰ
ＯＳＴＣ ２３３の両方に用いられる。１入力のラッチ
はラッチｇ［０，７］，ｇ［１，６］，ｇ［３，４］及
びｇ［２，５］とｈ［０，７］，ｈ［１，６］，ｈ
［３，４］及びｈ［２，５］からの各出力に対応する計
算したｇ（ｋ）及びｈ（ｋ）である分解加算器／減算器
への入力をラッチすると共に、乗算器Ｄ１，Ｄ３，Ｄ５
及びＤ７の入力で使用される。そのように、分解加算器
／乗算器は上記の式１６及び式１７に示した加算又は減
算を行なう。
【０１３８】上記したように、偶数入力Ｙ０，Ｙ２，Ｙ
４及びＹ６は共通ブロックＣＢＬＫＫ ２３２において
処理される前に対にされる必要はない。しかしながら、
奇数入力がそのような対である必要があるだけでなく、
入力Ｙ１２は適切な入力値が共通ブロックＣＢＬＫ ２
３２に送られることを確かにするために２の平方根によ
って乗算されなければならない。事前共通ブロックＰＲ
ＥＣ ２３１は各入力値用に２入力乗算（「ＭＵＸ」）
ラッチＣ１０，Ｃ５４，Ｃ３２及びＣ７６を有する。２
入力ＭＵＸラッチへの１入力はその結果として未処理の
入力値に直接結合され、他の入力は分解加算器及び入力
Ｙ１用の２の平方根の分解乗算器から入力される。よっ
て、正しい対の又は対でない入力を、それら２つの入力
間の多重化ラッチの単なる切り換えによって共通ブロッ
クＣＢＬＫ ２３２に容易に送ることができる。
【０１３９】図１０に示すように、２の平方根の乗算器
Ｄ１，Ｄ３，Ｄ５，Ｄ７は好ましくはそれらの出力を定
める。すなわち、完全な合計を生成するためにキャリビ
ットが加算されている結果を生成する。これはその乗算
器からの出力が対応するパラレルデータ通路において未
乗算の入力として同一のバス幅を有することを確かにす
る。
【０１４０】本発明による共通ブロックＣＢＬＫ ２３
２の好ましい実施例は、Ｙ［１，０］及びＹ［５，４］
各々についての前方データ通路に「ダミー」減算器２４
０を含む。それら素子は２つの入力をパラレル出力とし
て通過するように結合するために動作する（ダミー減算
器の場合、１つの入力の２の補数をとった後）。各場合
において、１つの入力はそれが次の処理段で加算される
キャリビットを含むように処理される。よって、対応す
る加算及び乗算は遅延されるけれども行なわれる。
【０１４１】この技術はフルスケールの加算器／乗算器
をそれら素子の実現では必要としないので上方の２つの
データ通路に必要なリソースを減少させる。よって、そ
の「結合器（ｃｏｍｂｉｎｅｒｓ）」は加算器及び乗算
器として動作し、それら素子のために実行させることが
でき、次の加算のための素子への単なる導体として又は
減算のためのインバータ列として実行させることがで
き、それらのいずれも少しもまたは全く追加回路を必要
としない。
【０１４２】そのような結合器の使用は、共通ブロック
ＣＢＬＫ ２３２における始めの加算器及び減算器から
の出力が同一の幅を全て有し、底部の２つのデータ通路
にあるキャリセーブ加算器／減算器の出力と一致するこ
と意味している。それらはその２つのデータ通路で共通
ブロックＣＢＬＫ内のそれに続く分解加算器及び減算器
への入力を生成する。
【０１４３】上記したように、偶数入力は本発明の好ま
しい実施例において奇数入力と分離して処理される。奇
数入力が先ず処理されるとする。管理制御回路（図１０
に図示せず）は奇数入力ワードを事前共通ブロックＰＲ
ＥＣに供給し、対の値ｐ０〜ｐ３（図９を参照、ｐ
（ｎ）の定義）を記憶する多重ラッチＣ１０，Ｃ５４，
Ｃ３２，Ｃ７６の低位入力（図１０を参照）を選択す
る。ラッチ１ｈ０，１ｈ１，１ｈ３及び１ｈ２は各々値
Ｈ０，Ｈ１，Ｈ３及びＨ２をラッチするために活性化さ
れる。
【０１４４】その管理制御回路は事前共通ブロックＰＲ
ＥＣ ２３１内の２入力多重ラッチＣ１０，Ｃ５４，Ｃ
３２，Ｃ７６の上側入力をラッチし選択し、偶数入力ワ
ードをそれらラッチに供給する。偶数入力はｇ０〜ｇ３
の値を生成するために用いられるので、管理制御回路は
事後共通ブロックＰＯＳＴＣ ２３３内のラッチＬｇ０
〜Ｌｇ３をｇ（ｋ）値を記憶するために制御する。
【０１４５】ｇ（ｋ）及びｈ（ｋ）値がラッチされる
と、事後共通ブロックＰＯＳＴＣ ２３３は分解加算器
／減算器を減算モードに切り換えることにより高位信号
Ｘ７，Ｘ６，Ｘ５及びＸ４を出力する。低位出力信号Ｘ
３，Ｘ２，Ｘ１及びＸ０は分解加算器／減算器を加算モ
ードに切り換えることにより発生される。出力データに
ついては自然の順を含む任意の順に送ることができる。
【０１４６】本発明による好ましい多重化の実行は図１
０に非常に簡単な図形として示され、図９に示された非
多重化構成と同一の計算を行なう。しかしながら、共通
ブロックＣＢＬＫ ２３２における加算器、減算器及び
乗算器の数は半分に削減され、ダミー加算器／減算器の
使用は高価な演算回路の複雑さを更に減少させる。図１
１は本発明の実施例によるＩＤＣＴ回路の実際の主成分
及びデータラインを示している。その主成分は事前共通
ブロック回路ＰＲＥＣ ２３１、共通ブロック回路ＣＢ
ＬＫ ２３２、及び事後共通ブロック回路ＰＯＳＴＣ
２３３を含む。また、そのシステムは入力、タイミン
グ、及び制御信号を事前共通ブロック回路ＰＲＥＣ ２
３１及び事後共通ブロック回路ＰＯＳＴＣ ２３３に直
接又は非直接に供給するコントローラＣＮＴＬ ２４１
を含む。
【０１４７】本発明の好ましい実施例においては、入力
及び出力信号（Ｙ０〜Ｙ７及びＸ０〜Ｘ７）は２２ビッ
ト幅である。これが存在する工業標準によって測定され
るように許容できる正確性を確保することができる最小
幅であることをテストは示している。以下に詳細に説明
するように、この最小幅は「１」又は「０」であるべき
選択された演算素子内のあるキャリワードを強制するこ
とにより部分的に得られる。本発明によれば、あるデー
タワードの調整に相当するこのビット操作は公知の入力
テストデータのＩＤＣＴ変換を用いた後に、ＩＤＣＴシ
ステムの結果の統計的な分析の結果として行なわれる。
あるビットを所定値に強制することによって、四捨五入
及び切り捨て誤差の影響を減少させることができること
が分かり、それによってＩＤＣＴシステムからの空間出
力データが公知の「正しい］空間データから少ない差異
にすることができた。しかしながら、本発明の実施例に
よる回路に用いられる成分は公知の方法を用いて異なる
バス幅に全て適応させることができるので、本発明は他
のデータワード長に同様に適用することができる。
【０１４８】共に処理される全ての４つの入力は８８の
パラレル導体（４×２２）を介して事前共通ブロックＰ
ＲＥＣに同期して入力されるが、画素ワードは送信デー
タからの時点に１に通常変換される。実施例によれば、
入力データワードは好ましくは１つの２２ビット入力バ
スを介して直列に全て搬送され、各入力ワードはデータ
通路内の適切な入力ポイントで順にラッチされる。図１
１に示したように、２２ビットの入力データバスはＴ＿
ＩＮ［２１：０］ ２４２で示されている。
【０１４９】その図において、以下に説明するように、
多数ビット信号はコロン「：」の左の高位ビットとコロ
ンの右の最下位（ＬＳＢ）を有するブラケットに示され
る。例えば、入力信号Ｔ＿ＩＮ［２１：０］２４２は０
から２１までの番号のビットを有する２２ビット幅で
あ。単一のビットは平方ブラケット内の単一番号として
定義され、Ｔ＿ＩＮ［１］は信号Ｔ＿ＩＮの最下位ビッ
トの次のビットを示す。
【０１５０】本発明の実施例においては、次の制御信号
は事前共通ブロックＰＲＥＣ ２３１の動作を制御する
ために用いられる。 ＩＮ＿ＣＬＫ，ＯＵＴ＿ＣＬＫ：本発明によれば、その
システムは好ましくは重なり合うことがない２つの位相
クロックを使用する。その信号ＩＮ＿ＣＬＫ及びＯＵＴ
＿ＣＬＫは入力、中間及び出力信号の値を保持するラッ
チの列である。
【０１５１】ＬＡＴＣＨ１０，ＬＡＴＣＨ５４，ＬＡＴ
ＣＨ３２，ＬＡＴＣＨ７６：好ましくは、１つの２２ビ
ットワードは１度にシステムに入力される。一方、４つ
の入力信号は一度に処理される。各入力信号は３つの他
の入力ワードと処理される前にそのアーキテクチャ内で
適切な位置でラッチされなければならない。それらのラ
ッチ信号は各入力ラッチを作動させるために用いられ
る。例えば、信号ＬＡＴＣＨ５４は先ず入力信号Ｙ５を
ラッチし、その後、次の処理段の間だけ入力信号Ｙ５
（図１０を参照）と同一点で事前共通ブロックＰＲＥＣ
２３１に入力する入力信号Ｙ４をラッチするために用
いられる。
【０１５２】ＬＡＴＣＨ：４つの偶数又は奇数入力信号
が事前共通ブロックＰＲＥＣ ２３１にラッチされる
と、好ましくはラッチのその後の列へ同じ時点でシフト
される。信号ＬＡＴＣＨは事前共通ブロックＰＲＥＣ
２３１内の演算素子によって演算動作される４つの入力
値を保持する入力ラッチの第２列を作動させるために用
いられる。
【０１５３】ＳＥＬ＿ＢＹＰ，ＳＥＬ＿Ｐ：図１０に示
されるように、ラッチＣ１０，Ｃ５４，Ｃ３２及びＣ７
６にラッチされる偶数入力信号は加算器及び２の平方根
の分解乗算器を迂回するようにされるべきである。しか
しながら、奇数入力信号は対の入力ｐ（ｎ）を形成する
ために先ず対にされなければならない。信号Ｙ１は２の
平方根によって乗算される必要がある。制御信号ＳＥＬ
＿Ｐはその対にされた入力信号を選択するために作用さ
れる。従って、それらの信号は事前共通ブロックＰＲＥ
Ｃ ２３１の出力ラッチへ制御信号を通過させるマルチ
プレクサとして動作するゲートを制御するために用いら
れる。
【０１５４】上記したように、厳格な昇順に入力信号を
配置しないことは高相互接続効率を有する簡単な「バタ
フライ」バス構造をもたらす。また、述べたように、奇
数入力が先ず、事前共通ブロックへグループとして供給
され、それに続いて偶数入力となる。しかしながら、順
番は各奇数又は偶数グループ内で用いられれば良い。す
なわち、入力の順は奇数入力を処理するために分離して
与えられる、又は回路の分離領域内に少なくとも与えら
れる如く適切なラッチ配置を用いることができる。
【０１５５】管理制御回路は事後共通ブロックＰＯＳＴ
Ｃ ２３３のためにタイミング及び制御信号を発生す
る。それらの制御信号は次の如くである。 ＥＮ＿ＢＨ，ＥＮ＿ＧＨ：図９を再度参照すると、共通
ブロックＣＢＬＫ＿２３２からの出力は、奇数入力を処
理した後、Ｈ０，Ｈ１，Ｈ３及びＨ２として示される。
それらの信号は最初の共通ブロックＣＢＬＫ１ ２３２
内の係数乗算器ｄｌ，ｄ３，ｄ７，ｄ５各々に送出され
る。信号ＥＮ＿ＢＨは係数乗算器において乗算された
後、ｈ０〜ｈ３値を保持するラッチを作動させると共に
ｇ０〜ｇ３値を保持するラッチを作動させるために用い
られる。
【０１５６】ＡＤＤ，ＳＵＢ：図１０に示したように、
実施例は低位出力を生成するために合計及び差ｇ（ｋ）
及びｈ（ｋ）値を求める分解加算器／減算器の１つのバ
ンクを含む。信号ＡＤＤ，ＳＵＢはその分解加算器／減
算器を加算及び減算モード各々に設定するために用いら
れる。 ＥＮ＿Ｏ：この信号は分解加算器／減算器からの結果を
ラッチする出力ラッチを作動させるために用いられる。
【０１５７】ＭＵＸ＿ＯＵＴ７０，ＭＵＸ＿ＯＵＴ６
１，ＭＵＸ＿ＯＵＴ４３，ＭＵＸ＿ＯＵＴ５２：本発明
のよれば、システムからの出力データは好ましくは１つ
の２２ビット出力バスを介して送出され、それによっ
て、１つの出力値（Ｘ０〜Ｘ７）だけが一度に送出され
る。それらの信号は４つのラッチされた出力値の最終の
出力ラッチにラッチされるべきものを選択するために順
に作用される。よって、それらの信号は４−１マルチプ
レクサのための制御信号として動作する。
【０１５８】Ｔ＿ＯＵＴ［２１：０］：これは事後共通
ブロックＰＯＳＴＣ ２３３からの２２ビットの信号を
示す。 事前共通ブロックＰＲＥＣ ２３１からの出力信号は共
通ブロックＣＢＬＫ ２３２への入力信号を生成させるためにラッチされる。
図１１に示されたように、事前共通ブロックＰＲＥＣ
２３１からの出力信号は４つの２２ビットのデータワー
ドＣＩ１０［２１：０］，ＣＩ５４［２１：０］，ＣＩ
３２［２１：０］，ＣＩ７６［２１：０］として与えら
れ、それは共通ブロックＣＢＬＫ ２３２への入力信号
ＩＮ［０］，ＩＮ［１］，ＩＮ［３］，ＩＮ［２］とな
る。
【０１５９】図１１に示すように、共通ブロックＣＢＬ
Ｋ ２３２からの４つの２２ビットの結果は出力信号Ｏ
ＵＴ０［２１：０］，ＯＵＴ１［２１：０］，ＯＵＴ３
［２１：０］，ＯＵＴ２［２１：０］として並列に変換
される。それは、ＣＯ７０［２１：１］，ＣＯ６１［２
１：１］，ＣＯ４３［２１：１］，ＣＯ５２［２１：
１］として事後共通ブロックＰＯＳＴＣ ２３３の入力
信号としてラッチされる。
【０１６０】共通ブロックＣＢＬＫのために要求される
制御信号はない。この例のＩＤＣＴシステムのユニーク
な構成のため、システム動作の共通ブロックについては
クロック、タイミング又は制御信号を必要とせず純粋な
論理動作として動作することができる。これは更に素子
の複雑さを減少させる。アプリケーション（特に、全て
の必要な演算動作を行なうために十分の時間があるも
の）によっては、事前共通ブロックＰＲＥＣ ２３１及
び事後共通ブロックＰＯＳＴＣ ２３３がクロック、タ
イミング又は制御信号なしに動作するように構成しても
良い。
【０１６１】図１２は本発明における事前共通ブロック
ＰＲＥＣ ２３１のブロック図である。この図及びそれ
に続く図において、記号「Ｓ１［ａ］，Ｓ２［ｂ］，
…，ＳＭ［Ｚ］」は信号Ｓ１，Ｓ２，…，ＳＭから選択
したビットａ，ｂ，…，ｚが、信号Ｓ１の選択ビット
「ａ］である最上位ビット（ＭＳＢ）及び信号ＳＭの選
択ビット「ｚ」である最下位ビット（ＬＳＢ）と共に同
一のバスを介して並列に転送されることを表している。
ここで、Ｓは任意の信号表示、ａ，ｂ，…，ｚは信号の
バス幅の範囲内の整数である。その選択ビットは個々の
ビットである必要はない。むしろ、全体的又は部分的な
多数ビットワードは他の単一ビット（ｂｉｔｓ）、或い
は完全な又は部分的な多数ビットワードと共に送出され
ても良い。図において、シンポルＳは対応する信号表示
によって置き換えられる。
【０１６２】例えば、図１２において、２の平方根の乗
算器はＲ２ＭＵＬの如く示される。この未分解乗算器か
ら出力される「セーブ（ｓａｖｅ）」又は「未分解合計
（ｕｎｒｅｓｏｌｖｅｄ ｓｕｍ）」は２１ビットワー
ドＭ５Ｓ［２０：０］として示され、同様に、乗算器Ｒ
２ＭＵＬから出力された「キャリ」は２２ビットのワー
ドＭ５Ｃ［２０：０］として表され、それはキャリセー
ブ分解加算器Ｍ５Ａの「ｂ」入力へのバスを介して転送
される（「０」はセーブ出力の最下位２１ビットにＭＳ
Ｂとして挿入される。しかしながら、これは分解加算器
Ｍ５Ａの「ａ」入力へ供給される前になされる。これは
記号ＧＮＤ Ｍ５Ｓ［２０：０］で図１２には示されて
いる。）言い換えすれば、加算器Ｍ５ＡへのＭＳＢ入力
に対応する導体はグランドＧＮＤにそれを接続すること
により強制的に「０」にされる。
【０１６３】「０」がなぜ「合計」の２２番目のビット
として挿入されるかを理解するために、乗算の部分合計
がｎ場所分の幅をであれば、キャリワードは部分合計に
関して左へ１場所分だけシフトされる。よって、そのキ
ャリワードは最下位位置内の「０］（単位位置の中にキ
ャリビットを生成するためこの位置の前には何もないの
で）を有するｎ＋１番目の位置の有効データビットでｎ
＋１場所に拡張される。それらの２つのワードが分解２
進数加算器への入力として用いられるならば、キャリワ
ードのビット（数字）が部分合計の対応するビットと適
切に位置合わせされることを確実にするように注意しな
ければならない。これは十進小数点（例えば、整数演算
における如く）が両ワード内における位置合わせをもっ
て維持されることを確実にする。加算器への入力がｎ＋
１ビット幅とすると、他の入力でキャリワードと位置合
わせされるｎ＋１ビット入力を与えるために「０」を全
てのｎビットのポジティブ部分合計ワードの最高位ビッ
トに挿入することができる。
【０１６４】上記したように、事前共通ブロックＰＲＥ
Ｃ ２３１内で与えられた時間で処理される４つの入力
は入力バスＴ＿ＩＮ（２１：０）を介して転送される。
この入力バスは４つの入力ラッチＩＮ１０Ｌ，ＩＮ５４
Ｌ，ＩＮ３４Ｌ及びＩＮ７６Ｌの入力に接続される。各
ラッチは、入力クロック信号ＩＮ＿ＣＬＫ及び対応する
ラッチ選択信号ＬＡＴＣＨ１０，ＬＡＴＣＨ５４，ＬＡ
ＴＣＨ３２，ＬＡＴＣＨ７６が高レベル（ｈｉｇｈ）で
あるときだけ作動可能にされる。よって、ラッチ可能信
号ＬＡＴＣＨ１０，ＬＡＴＣＨ５４，ＬＡＴＣＨ３２，
ＬＡＴＣＨ７６が引き続いて生じることにより４つの入
力をＩＮ＿ＣＬＫ信号の４つの期間内にそれら各入力ラ
ッチにラッチすることができる。この時間の間に、４つ
の入力値を安定化しかつラッチするためにＬＡＴＣＨ信
号は入力ラッチＩＮ１０Ｌ，ＩＮ５４Ｌ，ＩＮ３４Ｌ及
びＩＮ７６Ｌを活性化するように低レベル（又は異なる
位相）にされるべきである。
【０１６５】本発明に応じたラッチのタイミングの例は
図１３に示されている。４つの入力信号が好ましい順に
ラッチされると、それらはラッチＬ１０Ｌ，Ｌ５４Ｌ，
Ｌ３２Ｌ，Ｌ７６Ｌの第２のバンクへ送られる。それら
ラッチの第２のバンクは、信号ＯＵＴ＿ＣＬＫ及びＬＡ
ＴＣＨが高レベルのときに作動可能にされる。その信号
タイミングは図１３に示される。
【０１６６】本発明のシステムは８つの入力ワード全て
の入力を遅延させる必要はない。全ての偶数又は奇数入
力ワードが入力ラッチＩＮ１０Ｌ，ＩＮ５４Ｌ，ＩＮ３
４Ｌ及びＩＮ７６Ｌに受け入れられラッチされると、Ｉ
Ｎ＿ＣＬＫの次の立ち上がりエッジで遅延なく他の４つ
の入力信号を受け入れ始めることができるようにその入
力ラッチは解放される。
【０１６７】図の中で示された様々な成分のために用い
られた２つの数字のサフィクス記号［１０，５４，３
２，７６］は、奇数信号が先ず処理され、その構造内の
その後のパスにおける偶数信号が続くことを示してい
る。上記したように、この順番は本発明においては要求
されず、付加的な順番を用いても良いことはこの分野の
当業者には理解され得る。
【０１６８】４つの入力信号がラッチＬ１０Ｌ，Ｌ５４
Ｌ，Ｌ３２Ｌ，Ｌ７６Ｌの第２のバンクに適切な順番で
ラッチされると、対応する値は選択バイパス信号ＳＥＬ
＿ＢＹＰの活性化により出力ラッチＣ１０Ｌ，Ｃ５４
Ｌ，Ｃ３２Ｌ，Ｃ７６Ｌへの入力として供給されるか、
又はそれらは「セレクトｐ」信号ＳＥＬ＿Ｐの活性化に
より同一の出力ラッチへ対とされかつ乗算された入力と
して供給される。言い換えれば、全ての信号は事前共通
ブロックＰＲＥＣ ２３１の出力ラッチＣ１０Ｌ，Ｃ５
４Ｌ，Ｃ３２Ｌ，Ｃ７６Ｌへ直接及び非直接的に、演算
素子を介して供給される。しかしながら、適切な値は
「選択バイパス」信号ＳＥＬ＿ＢＹＰ（偶数入力Ｙ０，
Ｙ２，Ｙ４及びＹ６用）又は「セレクトｐ」信号ＳＥＬ
＿Ｐ（奇数入力Ｙ１，Ｙ３，Ｙ５及びＹ７用）の活性化
によりそれらラッチにロードされる。この分野の当業者
には理解され得るであろうが、それら及びその他の制御
信号の所望のタイミング及び順番はコントローラＣＮＴ
Ｌ２４１の適切な動作構造及び又は［マイクロ］プログ
ラミングによって公知の方法で容易に達成される。
【０１６９】ラッチＬ１０Ｌの出力にて最上位の入力値
は２の平方根の乗算器Ｒ２ＭＵＬへ先ず供給され、そし
て示されたように分解加算器Ｍ５Ａに供給される。分解
加算器Ｍ５Ａからの出力は２の平方根によってラッチＬ
１０Ｌからの出力の分解乗算と等価として示される。そ
の他の３つのラッチＬ５４Ｌ，Ｌ３２Ｌ，Ｌ７６Ｌから
の出力は、２２ビットのランチバスＬＣＨ５４［２１：
０］，ＬＣＨ３２［２１：０］，ＬＣＨ７６［２１：
０］を介して直接的に及び分解加算器Ｐ２Ａ，Ｐ１Ａ及
びＰ３Ａ各々を介して非直接的に、対応する出力ラッチ
Ｃ５４Ｌ，Ｃ３２Ｌ及びＣ７６Ｌ各々に転送される。
【０１７０】本発明においては、各分解加算器Ｐ２Ａ，
Ｐ１Ａ，Ｐ３Ａは２つの入力「ａ」及び「ｂ］を有して
いる。加算器Ｐ２Ａについては一方の入力はラッチＬ３
２Ｌから入力され、他の入力はラッチＬ５４Ｌから入力
される。（Ｌ５４Ｌにラッチされた）入力値Ｙ５及び
（Ｌ３２Ｌにラッチされた）Ｙ３については加算器Ｐ２
Ａからの出力がＹ５＋Ｙ３に等しく、それは上記したよ
うにｐ（２）に等しい。従って、その加算器は対の入力
値ｐ（１），ｐ（２）及びｐ（３）を生成するために奇
数入力を対にする。勿論、Ｌ５４Ｌ，Ｌ３２Ｌ，Ｌ７６
Ｌにラッチされた偶数入力信号は分解加算器Ｐ２Ａ，Ｐ
１Ａ，Ｐ３Ａ各々を介して通過するが、その結果として
生じるｐ「値」は出力ラッチＣ５４Ｌ，Ｃ３２Ｌ，Ｃ７
６Ｌへは供給されない。なぜなら、その「選択ｐ」信号
ＳＥＬ＿Ｐは偶数入力に対しては活性化されないからで
ある。
【０１７１】入力クロック信号ＩＮ＿ＣＬＫの活性化に
より出力ラッチＣ１０Ｌ，Ｃ５４Ｌ，Ｃ３２Ｌ，Ｃ７６
Ｌにラッチされる値は、偶数入力Ｙ０，Ｙ２，Ｙ４，Ｙ
６又は奇数入力について対となった入力値Ｐ０，Ｐ１，
Ｐ２，Ｐ３に等しくなる。入力Ｙ（１）は値Ｕ（−１）
と「対」にされ、それは０になると仮定される。図１２
に示されたように、この仮定は値Ｙ１に何も加算しない
ことによって実行される。代わりに、Ｙ１は図９及び図
１０に示したように２の平方根によって乗算されるだけ
である。
【０１７２】図１４は本発明における共通ブロックＣＢ
ＬＫ ２３２の好ましいアーキテクチャを示している。
異なるシステムブロック内の様々な乗算及び加算のため
その様々な計算を行なう前にその共通ブロックへの入力
値を下方調整することが必要又は利点となる。これはシ
ステム内の様々な演算素子への対応する入力のために同
一の十進小数点（それは整数演算ために伴う）の位置を
可能にする。
【０１７３】よって、入力値ＩＮ０［２１：０］及びＩ
Ｎ１［２１：０］はディジタル演算において２ビットの
右シフトに対応する４のファクタによって下方調整され
る。２進数表現において数の符号を（正の値を正に、負
の値を負に）維持するために、最上位ビット（ＭＳＢ）
はその結果として生じる右シフトしたワードの２つの最
上位ビットに複写される。この処理は「符号拡張（ｓｉ
ｇｎ ｅｘｔｅｎｔｉｏｎ）」として知られている。従
って、入力値ＩＮ０は符号拡張で２ビットだけ下方シフ
トされてＩＮ［２１］，ＩＮ０［２１］，ＩＮ０［２
１：２］として示されたシフトした入力値を形成する。
入力値ＩＮ１［２１：０］は同様に２つの位置だけ符号
拡張される。また、入力ＩＮ２はシフトされ、ＩＮ２
［２１］，ＩＮ２［２１：１］を生成するために拡張さ
れる。それらの１位置のシフトは２のファクタによる切
り捨て除算に対応する。
【０１７４】図１０に示されたように、入力ＩＮ２，Ｉ
Ｎ３はその調整された係数ｃ１ｓ及びｃ３ｓによって乗
算される必要があるものである。各入力ＩＮ３及びＩＮ
２波調整された係数の各々によって乗算される必要があ
る。図１４に示すように、これは４つの一定係数キャリ
セーブ乗算器ＭＵＬ Ｃ１Ｓ，ＭＵＬＮＣ１Ｓ，ＭＵＬ
Ｃ３Ｃ３，及びＭＵＬＣ２Ｓ２によって行なわれる。底
部のＩＮ２用の乗算器は反転乗算器ＭＵＬＮＣ１Ｓであ
る。すなわち、その出力は一定値Ｃ１Ｓにより乗算され
る入力の値の負に相当する。よって、Ｃ７６にラッチさ
れた値は（Ｃ３Ｓによる乗算の後）Ｃ３２にラッチされ
た値から減算される。反転乗算器ＭＵＬＮＣ１Ｓを備え
ることによって、減算は対応する値の負を加えることに
より行なわれ、それは差を生成することと同等である。
これは後段の加算器に同様の回路の使用を可能にする
が、非反転乗算器を使用することはその後に減算器が用
いられることになる。
【０１７５】本発明の図示した実施例において、４つの
コサイン係数乗算器ＭＵＬ Ｃ１Ｓ，ＭＵＬＮＣ１Ｓ，
ＭＵＬＣ３Ｃ３，及びＭＵＬＣ２Ｓ２が含まれる。も
し、構成が信号が乗算器を分離して通過するようにされ
るならば、必要な乗算は２つの乗算器だけ、すなわちｃ
１ｓ係数用とｃ３ｓ係数用を用いて行なうことができ
る。
【０１７６】本発明によれば、乗算器ＭＵＬ Ｃ１Ｓ，
ＭＵＬＮＣ１Ｓ，ＭＵＬＣ３Ｃ３，及びＭＵＬＣ２Ｓ２
は好ましくはキャリサーブ形であり、それは２つの出力
ワード、すなわち、ハードウエア乗算器内で行なわれる
多数の行の加算の結果に対応する一方と、生成されるキ
ャリビットに対応する他方とをそれら乗算器が発生する
ことを意味している。乗算器からの出力は２つの４入力
分解加算器ＢＴ２，ＢＴ３のいずれかへの入力として接
続されている。
【０１７７】簡単な図示だけのため、乗算器からの５つ
の出力バスは、この分野の当業者には理解できるので、
加算器の対応する入力バスに接続されるように描かれて
おらず省略されている。それらの接続は理解されるべき
であり、同一のラベルを有する各出力及び入力によって
描かれる。従って、乗算器ＭＵＬＣ１Ｓの同一の出力Ｍ
１Ｓ［２０：０］は加算器ＢＴ３の入力「ｓａ（ｓａｖ
ｅ−ａ）」の低位２１ビットに接続される。
【０１７８】図１４に示されたように、加算器ＢＴ２及
びＢＴ３への５つの入力は「分割（ｓｐｌｉｔ）」であ
るように示される。例えば、加算器ＢＴ２の「ｃａ」入
力は最下位の２１ビットとしての入力であるＭＣ３［２
０：０］の上にＩＮ３［２１］を有するように示されて
いる。同様に、同一の加算器の入力「ｓａ］はＧＮＤ、
Ｍ３Ｓ［１９：０］の上のＧＮＤであると示されてい
る。これは２つの０がこの入力ワードの２つの最上位ビ
ットとして追加されることを意味する。そのような追加
のビットは適切な２２ビット幅の入力ワードが適切な符
号を有して生成されることを確実にする。
【０１７９】キャリセーブ加算器ＢＴ２及びＢＴ３は２
つの異なる２２ビットの入力のキャリワード及びセーブ
ワードを加算して２２ビットの出力セーブワードＴ３Ｓ
［２１：０］及び２１ビットの出力キャリワードＴ３Ｃ
［２１：１］を生成する。よって、各加算器への入力は
８８ビット幅であり、各加算器からの出力は４３ビット
幅である。図１０に示したように、キャリセーブ加算器
ＢＴ３からの出力と加算される前に、ラッチＣ１０から
の出力は最上方のデータ通路におけるラッチＣ５４から
の出力と結合される。しかしながら、その「結合（ｃｏ
ｍｂｉｎａｔｉｏｎ）」は上方データ通路におけるそれ
に続く加算器に到達するまでには必要はない。その結
果、図１４に示すように、そのシフトされかつ符号拡張
化された入力値ＩＮ０は 上方キャリ出力に接続され
る。加算器ＣＳ０の上方キャリ入力はそのシフトされか
つ符号拡張化された入力値ＩＮ０に接続され、そのシフ
トされかつ符号拡張化された入力値ＩＮ１は同一の加算
器の上方セーブ入力として接続される。言い換えれば、
ＩＮ０及びＩＮ１は加算器ＣＳ０において後で加算され
る。
【０１８０】よって、図１０に示した点で必ず行なわれ
る必要はないが、図１０に用いた特定の「ダミー」加算
器／減算器２４０は、動作が行なわれる必要があること
を示す。同様に、図１０に示した下方のダミー減算器２
４０はラッチＣ１０の出力から減算されるべきラッチＣ
５４からの出力を必要とする。これはＣ１０からの出力
をＣ５４の出力の補数と加算することと同一である。
【０１８１】図１４を再び参照すると、（図１０のラッ
チＣ５４の出力に対応する）入力ＩＮ１の補数は２２ビ
ットの入力インバータＩＮ１［２１：０］（それはその
入力の各ビットのビット単位の論理反転を生成する）に
よって行なわれる。ＩＮ１値の補数、ＮＩＮ１［２１：
０］は加算器ＣＳ１の上方「セーブ」入力に、シフトさ
れかつ符号拡張化されたＩＮ０である対応する上方「キ
ャリ」入力と共に供給される。加算器ＣＳ１の上方部分
ではＩＮ０引くＩＮ１に相当する減算が行なわれる。
【０１８２】図１０に示した下方の２つのデータ通路に
おいては、分解減算器が共通ブロックＣＢＬＫ ２３２
の出力で上方の２つのデータ通路内に示された分解加算
器の代わりに用いられる。各分解加算器又は減算器は分
解加算器が後段に続くキャリセーブ加算器又は減算器と
等しい。これは図１４に示されている。図１０に示した
接続構成に従って、減算器ＣＳ２及びＣＳ３はそれらの
入力としてＩＮ０〜ＩＮ３の処理した値を有する。
【０１８３】加算器／減算器Ｃ２０〜ＣＳ３の各々から
の２２ビットのキャリ及びセーブ出力は、分解加算器Ｒ
ＥＳ０〜ＲＥＳ３において分割される。この分野の当業
者には分かるように、キャリ及びセーブ出力の分解はデ
ィジタル設計の分野ではよく理解されるので、ここでの
より詳細な説明はしない。図１４に示すように、キャリ
セーブ加算器／減算器ＣＳ０〜ＣＳ３のセーブ出力は対
応する分解加算器ＲＥＳ０〜ＲＥＳ３の「ａ」入力への
２２ビットの入力として直接供給される。
【０１８４】この分野では良く知られているように、２
進数の２の補数はそのビットの各々を反転し（「１」を
「０」に、又は「０］を「１」に）、「１］を加算する
ことにより生成される。その「１」についてはビット反
転の後に直ちに、又はより遅れて加算することができ
る。キャリワードのＬＳＢは常に「０」であり、それは
キャリワードＯ０Ｃ及び０１Ｃを分解加算器ＲＥＳ０及
びＲＥＳ１各々に入力されるようにグランドＧＮＤに結
合することによって本発明の実施例では行なわれる。し
かしながら、２の補数をとった値を生成するために減算
器ＣＳ２及びＣＳ３のキャリ出力への「１」の加算は、
電圧ＶＤＤを供給するためにそれらデータワードＯ２Ｃ
及びＯ３ＳのＬＳＢを結び付けることにより実行され、
それによってキャリワードの「０」ＬＳＢは、「１」に
よる加算と同等のように「１」に置き代わる。
【０１８５】上記の理由により、「０」は、（ＬＳＢを
グランドＧＮＤに結合することにより）キャリセーブ加
算器ＣＳ０及びＣＳ１からの２１ビットのキャリワード
にＬＳＢとして付加される。キャリセーブ減算器ＣＳ２
及びＣＳ３からのキャリワードのＬＳＢは対応するデー
タラインを供給電圧ＶＤＤに結合することにより「１」
に等しく設定される。よって、分解加算器ＲＥＳ０〜Ｒ
ＥＳ３は加算器／減算器ＣＳ０〜ＣＳ３からの出力を分
解して２２ビットの出力信号ＯＵＴ０［２１：０］〜Ｏ
ＵＴ３［２１：０］を生成する。
【０１８６】本発明の実施例におけるＩＤＣＴ回路の２
つの利点については図１４に見つけることができる。第
１に、制御又はタイミング信号は共通ブロックＣＢＬＫ
２３２では要求されない。むしろ、その共通ブロック
への入力信号はその共通ブロック２３２内の純粋な論理
演算素子に直ちに供給されて常に処理される。第２に、
データワードの適切な調整によって、整数演算（又は少
なくとも全ての値のために１０進小数点を固定する）を
常に用いることができる。これは正確さについて受け入
れ難い犠牲を伴うことなく浮動小数点の素子の複雑さ及
び遅さを回避する。
【０１８７】本発明の実施例の他の利点は、示したよう
な入力を順番付けることにより、また平衡の間引き方法
を用いることにより本発明によれば、シリコンでの実現
において多数の点で同様の設計構造を用いることができ
ることである。例えば、図１４に示したように、一定係
数乗算器ＭＵＬＣ１Ｓ，ＭＵＬＣ３Ｓ３，ＭＵＬＣ３Ｓ
２及びＭＵＬＮＣ１Ｓ全ては同様の構成を有し、データ
通路において同一の点でデータを受け入れ、それによ
り、４つの全ての乗算器が同時に動作することができ
る。これは「障害（ｂｏｔｔｌｅｎｅｃｋｓ）」を除去
し、半導体実現では二重のパラレル構造の利点を全て得
ることができる。キャリセーブ加算器ＢＴ２及びＢＴ３
はそれに続くキャリセーブ加算器及び減算器のように同
様に同時に動作することができる。この設計の対称性及
び多数の素子の効率的な同時利用は本発明の実施例によ
る構成全てにおいて共通である。
【０１８８】図１５は本発明における事後共通ブロック
ＰＯＳＴＣ ２３３の好ましい構成を示している。図１
０に示したように、事後共通ブロックＰＯＳＴＣ ２３
３の主要な機能は、係数ｄ１，ｄ３，ｄ５及びｄ７によ
って共通ブロックの出力を乗算することによりｈ０〜ｈ
３値を生成すること、低位出力を生成するためｇ（ｋ）
及びｈ（ｋ）値を加算すること、及び高位出力を生成す
るためｈ（ｋ）値から対応するｇ（ｋ）値を減算するこ
とである。図１０及び図１５両方を参照して、Ｂｈラッ
チが活性化されたとき、すなわち制御回路がＥＮ＿ＢＨ
信号を高レベルにし、かつ出力クロック信号ＯＵＴＣ＿
ＣＬＫを高レベルにしたとき、事後共通ブロックＰＯＳ
ＴＣ ２３３は共通ブロックＣＢＬＫ ２３２からの対
応する出力をラッチＢＨ０Ｌ，ＢＨ１Ｌ，ＢＨ３Ｌ及び
ＢＨ２Ｌにラッチする。制御回路が信号ＥＮ＿ＧＨ及び
入力クロック信号ＩＮ＿ＣＬＫを高レベルにすることに
よりラッチＧ０Ｌ，Ｇ１Ｌ，Ｇ３Ｌ及びＧ２Ｌを活性化
したときｇ（ｋ），ｇ０〜ｇ３値は対応するラッチＧ０
Ｌ，Ｇ１Ｌ，Ｇ３Ｌ及びＧ２Ｌにラッチされる。
【０１８９】処理した奇数入力、すなわち値ｈ０〜ｈ３
は、ＥＮ＿ＧＨ及びＩＮ＿ＣＬＫが高レベルのとき一定
係数乗算器Ｄ１ＭＵＬ，Ｄ３ＭＵＬ，Ｄ５ＭＵＬ及びＤ
７ＭＵＬを介してラッチＨ０Ｌ，Ｈ１Ｌ，Ｈ３Ｌ及びＨ
２Ｌにラッチされる。それらの乗算器はｄｌ，ｄ３，ｄ
５及びｄ７によって各々乗算される。好ましい実施例に
おいては、それらの一定係数乗算器は設計を簡単にしか
つ計算速度を上昇させるためには好ましくはキャリセー
ブ乗算器である。図１５に示すように、その一定係数乗
算器からの「キャリ（ｃ）」は、以下に述べるある変化
を伴って分解加算器Ｈ０Ａ，Ｈ１Ａ，Ｈ３Ａ及びＨ２Ａ
の一方の入力に接続される。一定係数乗算器からの「セ
ーブ（ｓ）」は、同様に、以下に述べるある強制的な変
化を伴って対応する分解加算器の他方の入力に接続され
る。
【０１９０】更に、図１５に示すように、Ｈ０信号のＬ
ＳＢは好ましくはＨ０についての対応する「セーブ」出
力を０にセットすることにより「１」に強制的にされ、
第２のビット（Ｈ０Ｓ［１］に対応する）は「１」にセ
ットされる。一定係数乗算器Ｄ３ＭＵＬのキャリ及びセ
ーブ出力からのデータワードは、同様に分解加算器Ｈ１
Ａへの入力として処理される。それら処理及び分解加算
器Ｈ１Ａへの入力の利点。
【０１９１】本発明によれば、係数乗算器Ｄ７ＭＵＬ及
びＤ５ＭＵＬからのキャリ出力の全ての２２ビットは対
応する分解加算器Ｈ３Ａ及びＨ２Ａの「ａ」入力に直接
接続される。各乗算器の「セーブ」出力のＭＳＢは対応
するデータラインをグランドＧＮＤに結合することによ
り強制的に「０」にされる。述べたＩＤＣＴシステムは
上記のＣＣＩＴＴ仕様にたいして試験される。ディジタ
ル加算器及び乗算器の調整及びその他の公知のプロパテ
ィのため正確性は１００００サンプルを通常無駄にする
が、「０」又は「１」へ上記の様々なビットを強制的に
することを行ってディジタル変換の期待誤差を減少させ
た。データワードのビット処理の結果として、本発明の
実施例は同等の正確性を生成するためには２４ビットが
通常必要であるが、２２ビット幅データワードだけを用
いてＣＣＩＴＴ規格の元で許容できる正確性を達成し
た。
【０１９２】正確性の限界や切り捨て及び四捨五入誤差
のため、ＩＤＣＴシステムでは各データワード毎にいく
らかの不正確が通常ある。しかしながら、データワード
の選択ビットを強制してエラーが全体の結果、統計的に
よく生じるハードウエア内の特定の点で特定のデータワ
ードの中に系統的に生じたことが発見された。ビット強
制は例えば、１以上のキャリビットを選択的に所定値に
強制することにより処理内で適用しても良い。
【０１９３】本発明においては、ビット強制方法は特定
の値をとるために常に強制されるあるビットと静的であ
る必要はなく、むしろ動的方法が用いられて良い。例え
ば、データワードの選択ビットは、ワードが偶数又は奇
数、正又は負、閾値より上又は下等のいずれかであるか
に従って「１」又は「０」に強制される。通常、単なる
小さな系統的な変化は全ての統計的な動作を改善する必
要がある。従って、本発明の実施例によれば、選択デー
タワード（必要はないが、好ましくは一度に１ビット及
び１ワード）のＬＳＢは「１」又は「０」に強制され
る。ＣＣＩＴＴテストが実行され、その実行のためのＣ
ＣＩＴＴ統計値はまとめ得られる。そして、そのビット
は「１」又は「０」の他値に強制され、テストは再実行
される。他のデータワードのＬＳＢ（又はＬＳＢｓ）は
「１」又は「０」に強制され、同様の統計値が得られ
る。様々な強制したワード内の強制したビットの様々な
組み合わせに対する統計値を試験することにより、最良
の統計的な動作を決定することができる。
【０１９４】しかしながら、この統計的な根拠を置く改
善が必要ないならば、一定係数乗算器Ｄ１ＭＵＬ，Ｄ３
ＭＵＬ，Ｄ５ＭＵＬ及びＤ７ＭＵＬからの出力が分解加
算器Ｈ０Ａ〜Ｈ３Ａにおいて従来の方法で分解されても
良い。その対応するラッチＨ０Ｌ〜Ｈ３Ｌの入力の低位
２１ビットはそれらの入力のＬＳＢと共にグランドに結
合される。
【０１９５】Ｈラッチ（Ｈ０Ｌ〜Ｈ３Ｌ）及びＧラッチ
（Ｇ０Ｌ〜Ｇ３Ｌ）からの出力は分解加算器−乗算器Ｓ
７０Ａ，Ｓ６１Ａ，Ｓ４３Ａ及びＳ５２Ａへのａ及びｂ
入力を対で生成する。上記したように、ＡＤＤ信号が高
レベルのときそれら入力の加算が行われ、減算可能信号
ＳＵＢが高レベルのとき「ｂ」入力を「ａ」入力から減
算することが行われる。上方の２つのラッチ対Ｈ０Ｌ及
びＧ０Ｌ、Ｈ１Ｌ及びＧ１Ｌの第２ビットは以下に示す
方法において構成を選択することにより処理される。
【０１９６】分解加算器−乗算器Ｓ７０Ａ，Ｓ６１Ａ，
Ｓ４３Ａ及びＳ５２Ａからの出力は結果ラッチＲ７０
Ｌ，Ｒ６１Ｌ，Ｒ４３Ｌ及びＲ２Ｌにラッチされる。図
１５ｂに示すように、加算器／減算器Ｓ７０Ａ及びＳ６
１Ａへの入力ワードは、本発明によれば、処理された各
入力ワードの第２ビットを有する。例えば、加算器／減
算器Ｓ７０Ａの「ａ」入力への入力ワードの第２ビット
はＧ０［１Ｍ］，Ｇ０［１Ｍ］，Ｇ０［０］である。言
い換えすれば、第２のビットは値Ｇ０１Ｍを有するため
にセットされる。加算器／減算器Ｓ７０Ａ及びＳ６１Ａ
への他の入力の第２のビットは同様に処理される。この
ビット処理は４つの２：１マルチプレクサＨ０１ＭＵ
Ｘ，Ｇ０１ＭＵＸ，Ｈ１１ＭＵＸ及びＧ１１ＭＵＸ（図
１５ｂの右に図示）によって達成される。本発明におい
ては、それらのマルチプレクサはＡＤＤ及びＳＵＢ信号
によって制御される。すなわち、各加算器／減算器Ｓ７
０Ａ及びＳ６１Ａがセットされたならば（ＡＤＤが高レ
ベル）、第２のビット（Ｈ０１Ｍ，Ｇ０１Ｍ，Ｈ１１Ｍ
及びＧ１１Ｍ）が１にセットされ、ＳＵＢ信号が高レベ
ルにセットされたならば、その第２のビットはその実際
のラッチ出力値にセットされる。この方法における個々
のビットの設定は高速動作を容易に行なう。上記したよ
うに、数多くのテスト画素ワードの統計的分析が更に正
確な結果をそれによって得ることを示しているので、そ
の好ましい実施例はビット強制構成を含む。しかしなが
ら、この方法においてより小さいワード幅の利点を与え
るが、第２のビットを処理する必要はない。
【０１９７】４つの高位又は低位結果は出力ラッチＲ７
０Ｌ，Ｒ６１Ｌ，Ｒ４３Ｌ及びＲ５２Ｌにラッチされ
る。その結果は多重信号ＭＵＸ＿ＯＵＴ７０，ＭＵＸ＿
ＯＵＴ６１，ＭＵＸ＿ＯＵＴ４３，ＭＵＸ＿ＯＵＴ５２
の制御の元で最終の出力ラッチＯＵＴＦに順次ラッチさ
れる。したがって、結果信号が出力される順はラッチに
ラッチされる順を変化させることにより簡単に制御する
ことができる。
【０１９８】事後共通ブロックＰＯＳＴＣ ２３３内の
クロック信号と制御信号との間の関係は図１３ｂ及び図
１３ｃに示されている。上記したように、２つの１次元
ＩＤＣＴ動作は、２次元ＩＤＣＴを行なうためにデータ
の間の置き換えで直列的に行なわれる。よって、事後共
通ブロックＰＯＳＴＣ ２３３からの出力信号は、本発
明の実施例によれば、先ず、ＲＡＭメモリ回路等の従来
の記憶ユニットに公知の方法で列方向に（又は行方向
に）記憶され、そして、次の事前共通ブロックへの入力
として供給されるように行方向に（列方向に）記憶ユニ
ットから読み出される。このブロックで上記したように
処理されるために共通ブロックＣＢＬＫ ２３２及び事
後共通ブロックＰＯＳＴＣ２３３においてもである。
【０１９９】行（列）で記憶させ、列（行）で読み出す
ことは、第２の１次元ＩＤＣＴの前にデータの置き換え
の必要な動作を行なう。第２のＰＯＳＴＣ ２３３から
の出力は所望の２次元ＩＤＣＴ結果であり、それを様々
な処理ブロック内で実行された調整シフトをオフセット
するためにシフトすることによる従来の方法において調
整することができる。特に、１つの位置だけの右シフト
は１次元ＩＤＣＴ動作において行なわれる２つの２の平
方根の乗算をオフセットするために必要な２による除算
を行なう。
【０２００】アプリケーションに従ってこの第２のＩＤ
ＣＴ構造（図１１に示されたものと好ましくは同一であ
る）は好ましくは分離の半導体である。これは、回路の
単一の実現がリアルタイムで２つの経路を操作すること
ができるように画素クロックレートが十分であるならば
分離した１次元変換が必要ではないが、同一の回路が両
方の変換のために用いられるならば起きる速度の減少を
避ける。
【０２０１】図１６〜図３８に示したように、本発明に
よる第２の好ましい実施例は単一の１次元変換を用い
る。この実施例は上記したような画素クロックレートの
低下を必要としない。第１の好ましい実施例において存
在する「分解加算器」は「高速分解加算器」と交換され
ている。図３８に示されたようにそれらは「高速分解加
算器」と名称されている。この変換は各データ通路演算
ブロックに対してそのデータ入力に更なる時間を与える
効果を有する。第１の好ましい実施例において存在する
「ラッチ」は２位相の「フリップフロップ」及び「レジ
スタ」に交換されている。
【０２０２】その存在する１次元ＩＤＣＴデータ通路パ
イプラインの前後に位置されたラッチィングメモリ素子
は、特に図１８に示したように１つのブロックの中に組
み入れられている。よって、第２の好ましい実施例の入
出力にあるメモリ素子の量はＴ２データの可変量をバッ
ファとするように増加される。図１６及び図１７に示さ
れたように、２つのデータストリーム、すなわちストリ
ーム「Ｔ１」（未処理のデータ）及びストリーム「Ｔ
２」（一度１次元ＩＤＣＴを介し、またＴＲＡＭ内で置
き換えられているデータ）は、時間多重化方式において
データ通路パイプラインの中に導入される。
【０２０３】本発明において、各ストリームはデータ通
路パイプラインの中にデータ項目のグループを導くため
にその変化を用いる。そのデータストリームは、図１
７，図１８及び図３３に示すように、それらがデータ通
路のパイプライン下方に順次送られそのデータ通路の出
力でデインターリーブされるようにインターリーブされ
る。グループは数において変化することができ、例にお
いてはそれらは８ビットである。
【０２０４】本発明においては、Ｔ１は遅らす必要はな
い。Ｔ２がＴ１とインターリーブ（交互配置）の点に到
達したとしても、入力バッファはパイプラインの中にそ
のデータを導入すべきでない。なぜなら、これはＴ１の
ストリームとぶつかり合い、そして、ストリームＴ２は
データストリームを遅らせないように余分のバッファリ
ング（蓄え）を備えているからである。しかしながら、
その代わりストリームＴ１と安全にインターリーブし得
るような時間までにその入力ストリームからのデータが
バッファに保持される。これは図１９及び図３３に示さ
れおり、そこではストリームＴ１からのデータは信号
「Ｌａｔｃｈ１（０）〜Ｌａｔｃｈ１（７）」を用いて
ラッチ０〜７において第１の変換の中にロードされてい
る。よって、Ｔ２からのデータは図３３に示した信号を
用いて図１９に示したように「Ｌａｔｃｈ２（０）〜Ｌ
ａｔｃｈ２（１５）」にロードされている。
【０２０５】インターリーブは「Ｔ１ ＯＫ２挿入（ｉ
ｎｓｅｒｔ）」及び「Ｔ２ ＯＫ２挿入」信号によって
制御される。通常の動作の元ではインターリーブはその
信号が高レベルになったとき生じる。しかしながら、
「Ｔ２ ＯＫ挿入」が高レベルの時にＴ２用のラッチ内
のデータ量がまだ適切な量に達していないならば、その
ラッチはその機会を失い、データを挿入する次の機会が
生じるまでデータのバッファリングを続けなければなら
ない。
【０２０６】概要として本発明における上記のバッファ
リングが生じるならば、比較できる「損失（ｓｌｉｐｐ
ａｇｅ）」がＴ２の出力で生じなければならない。Ｔ２
はそのデータ挿入点を失いかつ図１９に示したラッチ内
にバッファリングし続ける必要があるときスリップす
る。Ｔ２がスリップし、パイプラインの中にデータを導
けないならば、データ通路の出力でそのＴ２ストリーム
出力内に対応するギャップが存在する。このギャップは
そのＴ２出力にて余分のバッファリングの使用によって
取り去られる。この処理は可変Ｔ２−１次元ＩＤＣＴと
共に「固定した］Ｔ１−１次元ＩＤＣＴ変換を有すると
思われる。ここで、データストリームは同一の演算デー
タ通路パイプライン部分を用いるので時間多重化方式で
インターリーブされる。
【０２０７】本発明においては、データがＴ１に入力さ
れないとき「復旧（Ｒｅｃｏｖｅｒｙ）」が起きる。そ
れはＴ２バッファがＴ１及びそのデータストリームに追
いつくための機会である。データ無しはＩＤＣＴを迂回
するデータタイプであり、図３４の「Ｌａｔｃｈ２
［φ］」にデータスパイクとして示されている。これは
結局はＴ２入力をそのようにし、それはＴ２のバッファ
リングにその出力で満たすことである。「Ｔ２ｄｏｕ
ｔ」信号及び「ｏｕｔ」信号がサイクルの数だけギャッ
プされるとき復旧は図３３及び図２５に示される。その
ギャップはデータストリームを修復するための基準とし
て用いられる。Ｔ２用のラッチがそのデータを挿入する
ことを待っていたときそれら２つの信号の間のサイクル
におけるギャップがバッファリングのギャップと同一で
ある。
【０２０８】ＰＯＳＴＣ ２３３内のＴＲＡＮＳＦＯＲ
Ｍ（変換）に続いて、インターリーブされたストリーム
は図１８及び図２３に示すように、「Ｔ２ｏｕｔ」の中
でデインターリーブされる。その「Ｔ２ｏｕｔ」データ
ストリームは上記したようにそのデータ内にスリップギ
ャップを有している。図１７に示したＴ２ｏｕｔ［１４
３：φ］は、図１７のブロック「ＩＤＤＰＭＵＸ」とし
て示された１６：１のマルチプレクサブロックに入力す
る。マルチプレクサブロックは図２５に示したように、
出力バッファブロック内の１６位置のうちの１位置から
データを選択する。この位置は図２９に示した制御ロジ
ックによって選択され、その制御ロジックはその入力に
てＴ２のバッファアップをするまでそのギャップを使用
する。このギャップは基準として用いられる。マルチプ
レクサブロックからの出力ストリームＴ２ＤＯＵＴは修
復されたデータストリームである。
【０２０９】上記したＩＤＣＴ構造のために本発明の実
施例で実行される範囲テストにおいては、中間値及び最
終値はＣＣＩＴＴ規格に合致する一方、各点で公知の範
囲内に維持される。このため、演算計算においてオーバ
フロー又はアンダーフローの恐れなく少量だけ（例え
ば、所望の値に選択データワードのあるビットを強制す
ることによって）上記したように選択値を「調整する」
ことができた。
【０２１０】本発明による方法及びシステムは多数の方
法に変更することができる。例えば、加算又は乗算を分
解するために用いる構成は公知の技術を用いて変更する
ことができる。よって、好ましい実施例が分離した分割
加算器でキャリセーブ素子を用いている減算器の分割加
算器を使用することができる。また、本発明の好ましい
実施例はそれらの許容範囲内に全ての値が残ることを確
実にするように様々な点で下方調整を用いる。しかしな
がら、下方調整は、他の予防処置がオーバフロー又はア
ンダーフローを防止するためにとられるので必要ない。
【０２１１】本発明の一実施例においては、様々なデー
タワードの所定のビットがシステム内で要求されたワー
ド幅を減少させるように処理される。しかしながら、様
々な中間値は勿論ビット処理なく転送されても良い。更
に、データワードだけが本発明の図示した例内ではビッ
ト処理されるが、一定係数のビットを処理し、ＣＣＩＴ
Ｔ規格の元ではその結果を評価することができる。その
結果の比較がある場合に、特定のビットを所定の値に強
制することに利点があることを示したならば、対応する
乗算器を実行するために要求されるシリコン領域を更に
減少させるために、それらの係数の２進数表現における
「０」の数を増加させることができる。
【０２１２】本発明の上記した態様のまとめにおいて
は、次のことが述べられる。第１データストリーム源を
定義する第１のラッチ及び第２データストリーム源を定
義する第２のラッチを有するデータを変換する装置。第
１及び第２ラッチは１つの演算ユニットと通信する。そ
の演算ユニットは置き換えＲＡＭにデータを伝達し、そ
の置き換えＲＡＭはデータを置換し、それを第２ラッチ
に転送する。第２ラッチは調整可能であり、受信及び送
信されているデータの可変レートを調整するためにサイ
ズを変更できる。第２ラッチ及び第１ラッチは演算ユニ
ットに順次第１及び第２データストリームを伝達する。
しかしながら、その第２ラッチの逐次伝達は第１ラッチ
からの伝達を妨害しない。この方法において、共通の演
算ユニットは第１及び第２データストリームのために用
いられる。更に、共通の演算ユニットを使用してデータ
を変換する処理について次に述べる。先ず、第１ラッチ
にデータを読み込みし、所定数のサイクルに到達する
と、演算ユニットにデータを送信し、制御シフトレジス
タの中に第１マーカビットを読み込む。次に、第２ラッ
チにデータを読み込み、その第２ラッチは調整可能であ
り、異なるレートで受信及び送信されているデータの可
変レートを調整するためにサイズを変更できる。次のス
テップは、第１制御シフトレジスタが所定の状態に達
し、かつ第２ラッチが所定データ量で満たされたとき、
第２ラッチ内のデータを演算ユニットに送信することで
ある。次に、第２ラッチが所定データ量で満たされない
ならば、第２ラッチからのデータの送信を防止し、第１
ラッチがデータを受け入れていないとき第２ラッチを複
旧させる。
【０２１３】時間同期についての本発明の詳細な説明 ＭＰＥＧ−２において、ビデオ及びオーディオデータは
ＭＰＥＧ−２システムストリームにおいて搬送される情
報を用いて同期をとっている。これについて、本質的に
同期を処理する２つの情報タイプ、クロック基準及びタ
イムスタンプがある。クロック基準はデコーダに何番が
時間「今（ｎｏｗ）」を表すかを知らせるために用いら
れる。これは、デコーダが現時間が何であるかを常に知
るように規則的な間隔で増加するカウンタを初期化する
ために用いられる。
【０２１４】タイムスタンプはプログラム（通常、ビデ
オ及びオーディオ）を作成するために用いられるデータ
の流れ（ｓｔｒｅａｍ）の中に置かれる。ビデオの場
合、タイムスタンプは映像と関連され、（クロック基準
によって初期化されたカウンタによって設定された）何
「時」に映像が表示されるべきかをデコーダに伝達す
る。ＭＰＥＧにおいて、システムストリームの中へは一
連のクロック基準で多重化される。それらのクロック基
準は「システム時間」を設定する。２つのクロック基準
のタイプ、プログラムクロック基準（ＰＣＲｓ）及びシ
ステムクロック基準（ＳＣＲｓ）である。本発明におい
て、そのクロック基準各々がデコーダによって同一の方
法で使用されるので、ＰＣＲｓ及びＳＣＲｓの間の差異
は問題とならない。ＰＣＲｓ及びＳＣＲｓは分解能を２
７ＭＨｚ（又は秒当たり１／２７×１０ｅ６）に拡張す
る更なるフィールドを有する９０ＭＨｚの分解能へのタ
イミング情報を有する。クロック基準は「システム時
間」がランダムアクセス又はチャンネル変更の後、再初
期化される順でデータストリームの中に含まれる。よっ
て、タイムスタンプは映像を簡単に復号化できるデコー
ダの仮定モデルを示すことを理解することが重要であ
る。この分野の当業者には理解できるように、実際のデ
コーダはこれをすることができず、映像を表示すべき理
論的時間を変更するステップをとらなければならない。
更に、タイムスタンプ及びクロック基準は表示時に表示
時間及び誤差を決定するために用いられる。この変更は
特定のデコーダのアーキテクチャの詳細に従う。ビデオ
デコーダによって導出される遅延はオーディオデコーダ
における遅延と明確に等しくなければならない。
【０２１５】ＭＰＥＧを復号するときには「システム時
間」の概念において不連続が起きる。例えば、編集した
ビットストリームにおいて、各編集点は不連続な時間と
なっている。同様の状態がチャンネル変更でも起きる。
タイムスタンプを用いるとき注意しなればならないこと
は理解できる。なぜなら、その他の体制からクロック基
準によって定義された「システム時間」に関して１の時
間体制において符号化されたタイムスタンプを用いるこ
とは不正確な結果を確実に導くからである。
【０２１６】図３９は基本ストリーム２５０に中にＭＰ
ＥＧシステムストリームの多重分離を示している。一般
に、ある形式のデータが転送されるものであるが、各基
本ストリームはビデオ又はオーディオデータを通常運
ぶ。各基本ストリームは一連のアクセスユニットの中に
分割される。ビデオの場合、アクセスユニットは映像で
ある。オーディオの場合、オーディオデータの固定サン
プル数である。
【０２１７】また、システムストリームの中へは一連の
クロック基準で多重化される。それらのクロック基準は
「システム時間」を定義する。本発明によれば、一連の
タイムスタンプ２５１は各基本ストリームと関連されて
いる。そのタイムスタンプは各基本ストリームに対する
次のアクセスユニットが与えられる「システム時間」を
特定する。それらのタイムスタンプは提示（プレゼンテ
ーション）タイムスタンプ「ＰＴＳ」として参照され
る。
【０２１８】ビデオデータの場合に、タイムスタンプの
第２の形式が定義され、デコードタイムスタンプ「ＤＴ
Ｓ」として参照される。ＰＴＳが存在しかつＰＴＳ及び
ＤＴＳの間に簡単な関係があるときだけＤＴＳは存在す
るので、それら２つのタイムスタンプの間の詳細な差異
は本発明では影響しないので無視することができる。デ
コードタイムスタンプ（ＤＴＳ）はアクセスユニット
（ビデオの場合の映像）が復号されるべき時間を定義す
る。プレゼンテーションタイムスタンプ（ＰＴＳ）はア
クセスユニットが与えられるべき（表示されるべき）時
間を定義する。しかしながら、使用されるタイミングモ
デルは、デコーダが非常に高速である仮定モデルに用い
られる。この場合、ＰＴＳ及びＤＴＳは互いに等しくな
る。
【０２１９】しかしながら、ＭＰＥＧビデオの復号にお
いては、複数の映像が記録されている。よって、復号
後、映像は表示される前に所定の期間、例えば、数フレ
ーム時間において記憶装置に保持されている。この期間
の間、例のその映像に連続して復号される他の映像は表
示される。従って、それらの記録された映像について
は、ＰＴＳ及びＤＴＳの間には差異がある。
【０２２０】本発明においては適切に時間に同期するた
めにタイムスタンプを使用することが必要である。１つ
の好ましい実施例においては、時間同期回路は映像がそ
れら復号順に生じるときには復号するパイプライン中の
点に位置される。よって、この実施例はＤＴＳを使用す
る。それでも、その回路は、映像が記録された後に生じ
るその復号パイプライン内の点に同様に移動させること
かでき、そのためその映像はそれら表示順に同期回路に
到達する。よって、この分野の当業者には理解できるよ
うに、ＰＴＳがこの実施例では用いられる。
【０２２１】本発明の好ましい実施例においては、タイ
ムスタンプから得られる情報はトークン（ｔｏｋｅｎ）
によって様々な回路を介して転送される。トークンは一
連の１以上の情報のワードからなる。トークンの最初の
ワードはトークンの種類を識別するコードを含み、よっ
て、情報の種類がそのトークンによって運搬される。現
トークン内に多数のワードがあることを示すために
「１」にセットされる拡張ビットはトークンの各ワード
と関連されている。よって、トークンの最後のワードは
「０」である拡張ワードによって示される。本発明にお
いては、トークンの種類を示す最初のワード内のコード
は、いくつかのコードが（用いられるべき最初のワード
内のビットの残りに他の情報を表させるために）少ビッ
ト数を用いる一方、他のコードは多ビット数であるので
可変ビット数のものでよい。
【０２２２】トークンは制御又はデータトークンのいず
れかであるとして特徴づけられる。例えば、システムデ
コーダとビデオデコーダとの間のインターフェースでは
２つの種類の情報、すなわち（１）符号化したビデオデ
ータ及び（２）タイムスタンプ情報化ら得られる同期時
間がある。符号化ビデオデータはデータとして見られ、
ＤＡＴＡトークン（例えば、ＤＡＴＡ（データ）と呼ば
れるトークン）において運搬される一方、同期時間は制
御情報として見られ、制御トークン（ＳＹＮＣ＿ＴＩＭ
Ｅと呼ばれる）において運搬される。また、追加の制御
トークンは本発明においては時間から時間へ用いられ
る。例えば、リセット信号と同様にふるまうＦＬＵＳＨ
トークンはエラーのために復号を再度開始する前にビデ
オ復号回路を初期化するために必要とされる。
【０２２３】本発明においては、２つの回路の時間同期
をとること、特に、２つの回路の第１の回路から第２の
回路へシステム時間を直接伝達することなく時間同期を
とることが１つの好ましい実施例の目的である。本発明
においては、２つの回路の時間同期は、同期した時間カ
ウンタを各回路内に備えることにより第２の回路二シス
テム時間を直接与えることなく達成される。
【０２２４】本発明は、各回路に基本ストリーム時間カ
ウンタを備えることにより第１の回路から第２の回路へ
システム時間を伝達することなく、システムに２つの回
路の時間同期をとることができるようにする。本発明の
他の目的は、２つの回路の時間同期をとり、第２の回路
へ供給される同期時間を生成するため第１の回路からの
タイムスタンプ情報、システム時間及び基本ストリーム
時間を用いることにより与えられ、第１の回路内の基本
ストリーム時間と同期をとっている第２の回路内の基本
ストリーム時間のコピーと比較されているものにおい
て、もしあるならばプレゼンテーションタイムエラーを
決定することである。本発明のシステムは、システムデ
コーダからビデオデコーダにシステム時間を直接伝送す
ることなく、各回路内に同期した時間カウンタを備える
ことによりビデオデコーダにシステム時間を直接供給す
ることなく、また各回路内にビデオカウンタを備えるこ
とによりシステムデコーダからビデオデコーダにシステ
ム時間を伝送することなく、システムデコーダ及びビデ
オデコーダの時間同期をとることができる。
【０２２５】本発明はシステムにシステムデコーダ及び
ビデオデコーダの時間同期をとり、ビデオデコーダへ供
給される同期時間を生成するためシステムデコーダから
のタイムスタンプ情報、システム時間及びビデオ復号時
間を用いることにより表示され、システムデコーダ内の
ビデオ復号時間と同期をとっているビデオデコーダ内の
ビデオ復号時間のコピーと比較されている映像におい
て、もしあるならば表示タイムエラーを決定することが
できるようにする。
【０２２６】本発明においては、タイムスタンプから得
られる情報は上記したように、制御トークンを用いてシ
ステムを介して転送することができる。図４０は基本ス
トリームタイムスタンプ管理を行なう本発明の第１の好
ましい実施例を示している。システム時間を示すクロッ
ク基準２５３はシステムデマルチプレクサ２５４によっ
て符号化され、システムデコーダ２５６内のタイムカウ
ンタ２５５に必要されるように初期的に供給され、９０
ｋＨｚで増加される。クロック基準の第２のコピーは、
基本ストリームデコーダ２５７の内側にあり９０ｋＨｚ
で増加されかつシステムデコーダ２５６内のタイムカウ
ンタ２５７と同期をとられているタイムカウンタ２５８
に同時に読み込まれる。
【０２２７】本発明においては、タイムスタンプ２５１
は入力データに同一量だけ遅延されるようにシステムデ
マルチプレクサ２５４から基本ストリームバッファ２６
０を介して流れる。タイムスタンプ２５１は基本ストリ
ームデコーダ２５７の零無し復号時間のために補償する
ように訂正値を加算される。訂正されたタイムスタンプ
２５１は、基本ストリームデコーダ２５７の内側のタイ
ムカウンタ２５８に保持された時間のコピーと比較さ
れ、復号化された情報が早過ぎ又は遅過ぎのいずれで与
えられるかを判別する。
【０２２８】上記の実施例は、システムデコーダ内のカ
ウンタが秒当たり９００００回変化するので、システム
デコーダ２５６内においてタイムカウンタ２５５から基
本ストリームデコーダ２５７へシステム時間を直接単に
供給するよりも良い。よって、システム時間は全て本質
的に基本ストリームデコーダ２５７に連続的に供給され
る必要がある。システム時間を連続的に供給することは
専用のピン等を必要とする。システムデコーダ２５６内
に備えられたタイムカウンタ２５５及び基本ストリーム
デコーダ２５２内に備えられたタイムカウンタ２５６を
用いることにより、システム時間を秒当たり数回だけク
ロック基準の形式で供給することができる。 他の実施
例が図４１に示されている。図４１に示した実施例は基
本ストリームデコーダ２５７にクロック基準２５３が供
給される必要性を避けている。これはシステムデコーダ
２５６及び基本ストリームデコーダ２５７の両方におい
て維持されている基本ストリーム時間の情報を有してい
る第２のカウンタ「ｅｓ＿ｔｉｍｅ」２６２を用いるこ
とにより達成される。２つのｅｓ＿ｔｉｍｅカウンタ２
６２及び２６３は電源投入時に及びチャンネル変更等の
他の時間にリセットされ、そこから自由に動作し続け
る。この実施例は揃った状態でいる２つのｅｓ＿ｔｉｍ
ｅカウンタ２６２及び２６３に頼っているのでｅｓ＿ｔ
ｉｍｅカウンタ２６２及び２６３が調子を乱さないこと
確実にするため能力をみることが必要となる。揃った状
態に２つのｅｓ＿ｔｉｍｅカウンタ２６２及び２６３を
維持することを確実にする１つの方法は、図４１に示し
たように、基本ストリームデコーダ２５７内のｅｓ＿ｔ
ｉｍｅカウンタをリセットするようにシステムデコーダ
内のｅｓ＿ｔｉｍｅカウンタからのキャリを用いること
である。
【０２２９】更に図４１に示したように、システム時間
を示すクロック基準２５３はシステムデマルチプレクサ
２５４によって復号され、システムデコーダ２５６内の
タイムカウンタ２５５に供給されて９０ｋＨｚで増加さ
れる。本発明のシステムデコーダ２５６内のｅｓ＿ｔｉ
ｍｅカウンタ２６２及び本発明の基本ストリームデコー
ダ２５７内のｅｓ＿ｔｉｍｅカウンタ２６３は互いに同
期され、９０ｋＨｚで増加される。また、基本ストリー
ムタイムスタンプはシステムデマルチプレクサ２５４に
よって復号される。よって、同期値Ｘは基本ストリーム
タイムスタンプ、タイムカウンタ内に含まれるシステム
時間及びシステムデコーダ２５６のｅｓ＿ｔｉｍｅカウ
ンタ２６２内に含まれる基本ストリーム時間を用いて式
３−１に応じて計算される。
【０２３０】次の式３−１（ａ〜ｄ）はクロック基準２
５３を基本ストリームデコーダ２５７に供給することを
避ける時間同期のための本発明に応じた１つの方法を示
している。式３−１（ａ）は時間同期のために要求され
る式である。図４１に示したように、基本ストリームデ
コーダ回路にシステム時間を直接供給することが望まれ
ないので、同期時間表現Ｘは式３−１（ｂ〜ｄ）を用い
てシステムデコーダ２５６によって発生され、この値は
基本ストリームデコーダに供給される。同期時間Ｘは基
本ストリームデコーダ２５７内に設けられたｅｓ＿ｔｉ
ｍｅカウンタ２６３に含まれる基本ストリーム時間と比
較される。従って、その比較結果は復号化情報が早過ぎ
又は遅過ぎのいずれで与えられるか判別するために用い
られ、そして更にシステムの時間同期に用いられる。 式３−１： ａ）時間同期＝（基本ストリームタイムスタンプ−シス
テム時間） ｂ）時間同期＝（Ｘ−基本ストリーム時間） ｃ）（Ｘ−基本ストリーム時間）＝（基本ストリームタ
イムスタンプーシステム時間） ｄ）Ｘ＝（基本ストリームタイムスタンプ−システム時
間＋基本ストリーム時間） 本発明においては、同期時間Ｘは基本ストリームデコー
ダ２５７の零無し復号時間のために補償すべく訂正値と
加算される。訂正された同期時間は、復号化された情報
が早過ぎ又は遅過ぎのいずれで与えられるかを判別する
ために、基本ストリームデコーダ２５７の内側に設けら
れたｅｓ＿ｔｉｍｅカウンタ２６３に含まれる基本スト
リーム時間と比較され、そして更にシステムの時間同期
に用いられる。時間訂正は、同一の結果のために同期時
間Ｘに加算される代わりに、基本ストリームデコーダ２
５７の内側に設けられたｅｓ＿ｔｉｍｅカウンタ２６３
に含まれる基本ストリーム時間から減算され得る。上記
した実施例は同期時間Ｘを発生し、情報が早い又は遅い
のいずれで与えられるかを判別する解決例である。上記
のことを達成する他の多くの等価解決方法があることは
当業者には明らかである。
【０２３１】例えば、図４２は本発明に従って、同期時
間Ｘを決定する代替方法を示している。この構成におい
ては、システムデコーダ２５６は基本ストリーム時間を
維持しない。その代わり、基本ストリームデコーダ２５
７に設けられた基本ストリーム時間カウンタｅｓ＿ｔｉ
ｍｅ２６３がゼロにリセットされると直ちにシステム時
間をレジスタｉｎｉｔｉａｌ＿ｔｉｍｅ２５６に記録す
る。ｅｓ＿ｔｉｍｅ２６３内の値は、現システム時間と
ｉｎｉｔｉａｌ＿ｔｉｍｅに記録された値との差異であ
るので、システムデコーダ２５６によって計算すること
ができる。
【０２３２】次の式３−２（ａ〜ｃ）は時間同期のため
のこの代替方法を示している。式３−２（ａ）は基本ス
トリームデコーダ２５７に設けられたｅｓ＿ｔｉｍｅ２
６３に保持された基本ストリーム時間の値を表す式であ
る。これは、システム時間とｉｎｉｔｉａｌ＿ｔｉｍｅ
レジスタ２５６に記憶された値との関数として同期時間
Ｘを求める式３−２（ｃ）を得るために簡単にされてい
る式３−２（ｂ）を与えるように式３−１（ｄ）に代用
されている。 式３−２： ａ）基本ストリーム時間＝システム時間−ｉｎｉｔｉａ
ｌ＿ｔｉｍｅ ｂ）Ｘ＝（基本ストリームタイムスタンプ−システム時
間＋［システム時間−ｉｎｉｔｉａｌ＿ｔｉｍｅ］） ｃ）Ｘ＝（基本ストリームタイムスタンプ−ｉｎｉｔｉ
ａｌ＿ｔｉｍｅ） 本発明に従った同期時間Ｘを得るための２つの解決方法
は示されている。しかしながら、他の多数の同様の解決
方法があることはこの分野の当業者には明らかである。
【０２３３】図４３はビデオタイムスタンプ管理を行な
う本発明の他の実施例を示す。システム時間を示すクロ
ック基準２５３はシステムデマルチプレクサ２５４によ
って符号化され、システムデコーダ２５６内のタイムカ
ウンタ２５５に必要されるように初期的に供給されれ、
９０ｋＨｚで増加される。クロック基準の第２のコピー
は、ビデオデコーダ２７０の内側にあり９０ｋＨｚで増
加されるタイムカウンタ２５８に同時に読み込まれ、シ
ステムデコーダ２５６内のタイムカウンタ２５５と同期
をとられる。
【０２３４】ビデオタイムスタンプは、入力ビデオデー
タと同一量だけ遅延されるようにシステムデマルチプレ
クサ２５４からビデオ復号バッファ２７１を介して流れ
る。ビデオタイムスタンプはビデオデコーダ２７０の零
無し復号時間のために補償するように訂正値を加算され
る。その訂正されたビデオタイムスタンプはビデオデコ
ーダ２７０の内側のタイムカウンタ２５８の時間のコピ
ーと比較され、復号化された映像が早過ぎ又は遅過ぎの
いずれで与えられるかを判別する。
【０２３５】図４３に示した実施例は、システムデコー
ダ内のカウンタが秒当たり９００００回変化するので、
システムデコーダ内においてタイムカウンタからビデオ
デコーダへシステム時間を直接単に供給する処理を改善
する。よって、システム時間は全て本質的にビデオデコ
ーダに連続的に供給される必要がある。システム時間を
連続的に供給することは専用のピン等を必要とする。シ
ステムデコーダ内に備えられたタイムカウンタ及びビデ
オデコーダ内に備えられたタイムカウンタを用いること
により、システム時間を秒当たり数回だけクロック基準
の形式で供給することができる。
【０２３６】図４４を参照すると、システム時間を示す
クロック基準はシステムデマルチプレクザ２５４によっ
て符号化され、システムデコーダ２５６内のタイムカウ
ンタ２５５に供給され、９０ｋＨｚで増加される。シス
テムデコーダ２５６内のｖｉｄ＿ｔｉｍｅカウンタ２７
２及びビデデコーダ２７０内のｖｉｄ＿ｔｉｍｅカウン
タ２７３は互いに同期をとられ、９０ｋＨｚで増加され
る。ビデオタイムスタンプは、式３−３に応じて、シス
テムデマルチプレクサ２５４によって復号化される。よ
って、同期値Ｘはビデオタイムスタンプと、タイムカウ
ンタ２７３内に含まれるシステム時間と、システムカウ
ンタ２５６内のｖｉｄ＿ｔｉｍｅカウンタ２７２に含ま
れるビデオ復号時間とを用いて計算される。
【０２３７】次の式３−３（ａ〜ｄ）は、クロック基準
をビデオデコーダ２７０に供給することを避ける時間同
期のために本発明に応じた１つの方法を示している。式
３−３（ａ）はタイム同期のために要求される式であ
る。図４４に示したように、ビデオデコーダ回路２７０
にシステム時間を直接供給することが望まれないので、
同期時間表現Ｘは式３−３（ｂ〜ｄ）を用いてシステム
デコーダ２５６によって発生され、ビデオデコーダ２７
０に供給される。同期時間Ｘはビデオデコーダ２７０内
に設けられたｖｉｄ＿ｔｉｍｅカウンタ２７３に含まれ
るビデオ復号時間と比較される。その比較結果は復号化
映像が早過ぎ又は遅過ぎのいずれで表示されるか判別す
るために用いられ、そして更にシステムの時間同期に用
いられる。 式３−３： ａ）時間同期＝（ビデタイムスタンプ−システム時間） ｂ）時間同期＝（Ｘ−ビデオ復号時間） ｃ）（Ｘ−ビデオ復号時間）＝（ビデオタイムスタンプ
−システム時間） ｄ）Ｘ＝（ビデオタイムスタンプ−システム時間＋ビデ
オ復号時間） 本発明においては、同期時間Ｘはビデオデコーダの零無
し復号時間のために補償すべく訂正値と加算される。訂
正された同期時間は、復号化された映像が早過ぎ又は遅
過ぎのいずれで表示されるかを判別するために、ビデオ
デコーダ２７０の内側に設けられたｖｉｄ＿ｔｉｍｅカ
ウンタ２７３に含まれるビデオ復号時間と比較され、そ
して更にシステムの時間同期に用いられる。時間訂正
は、同一の結果のために同期時間Ｘに加算される代わり
に、ビデオデコーダ２７０の内側に設けられたｖｉｄ＿
ｔｉｍｅカウンタ２７３に含まれるビデオ復号時間から
減算され得る。上記した本発明の実施例は同期時間Ｘを
発生し、映像が早い又は遅いのいずれで表示されるかを
判別する解決例である。しかしながら、上記のことを達
成する他の多くの等価解決方法があることはこの分野の
当業者には明らかである。
【０２３８】本発明における他の特徴は完全な３３ビッ
トのタイムスタンプ数又は４２ビットのクロック基準数
を処理する必要がないことである。本発明はビデオデコ
ーダ２７０で１６ビットを扱うことを可能にするためカ
ウンタを１６ビットに制限する。一見では１６ビットは
９０ｋＨｚ（使用されるべき２／３秒だけ）の分解能で
十分な数の範囲を表わすことができないように見える。
しかしながら、ビデオデコーダ２７０における時間制御
はフィールド時間にだけ正確であるであるのでそのよう
な高い精度は要求されない（ビデオタイミング発生器Ｖ
ＴＧは自由に動作するか、又は復号化されるべきＭＰＥ
Ｇストリームと共に行なうことは何もないものに同期結
合されるので）。よって、それはタイムスタンプ又はプ
レゼンテーション（表示）時間とは関係しない。
【０２３９】図４４及び図４５に示したように、同期時
間Ｘはビデオデコーダ２７０内のＶｉｄ＿ｔｉｍｅカウ
ンタ２７３は１６ビットだけを用いている。これは２つ
のファクタによって可能にされる。先ず、システム時間
とタイムスタンプ（同期時間を得るために用いられる：
式３−３を参照）との間の差異は常に小さくなるべきで
あり、それにより最上位ビットの除去が可能となる。第
二に、最も近いフレーム時間にビデオの表示を制御する
ことができるだけである。よって、最下位ビットは必要
とされず、４ビットだけ右へシフトすることによって除
去される。
【０２４０】従って、本発明に用いられる時間情報の１
６ビットは約１８０μｓ（フィールド時間の約１％）の
精度をもって１．５秒程までのタイミングエラーを処理
することができる。ＰＡＬ又はＳＥＣＡＭ方式のヨーロ
ッパの６２５ラインのテレビジョンシステムは５６２５
Ｈｚのクロックの１１２．５ティク（ｔｉｃｋｓ）であ
り、ＮＴＳＣ方式の５２５ラインのテレビジョンシステ
ムは９３．８４ティクである。よって、１６ビットを用
いることはフィールド時間の約１％の精度でタイミング
計算を可能にする。
【０２４１】図４６はハードウエアを介してタイムスタ
ンプを移動する本発明に応じた好ましい処理を示してい
る。このハードウエアにおいて情報を伝達する好ましい
方法はトークンであるが、代替方法を用いても良いこと
は明らかである。ハードウエアは２つのモジュールに分
割される。第１のモジュールは、上記したように同期時
間Ｘを含むトークンＳＹＮＣ＿ＴＩＭＥを生成する原因
になっており、これは関連したＰＩＣＴＵＲＥ＿ＳＴＡ
ＲＴトークンの前に起きる。ＭＰＥＧシステムストリー
ムにおいて、タイムスタンプはパケットヘッダ内にて搬
送され、データパケット内の第１の映像について示す。
そのパケットはビデオデータと共に整っていないので、
一般に、タイムスタンプが示している映像の開始の前
に、以前の映像の終わりがある。
【０２４２】同期時間情報はマイクロプロセッサインタ
ーフェースを介して又はトークンを用いて本発明の実施
例において供給されるようにしても良い。いずれの場合
も、表１２に更に詳細に示したように、同期時間データ
（１６ビット）は（アクセスを各バイト個々にさせるた
めに２つの部分に分割された）同期時間レジスタに保持
される。
【０２４３】
【表１２】 本発明において、フラグｔｓ＿ｗａｉｔｉｎｇは、有効
な同期時間情報がタイムスタンプレジスタにあるという
事実を示すためにセットされる。データがＳＹＮＣ＿Ｔ
ＩＭＥトークンを用いて供給されたならば、そのトーク
ンはトークンのストリームから取り去られる。
【０２４４】ＰＩＣＴＵＲＥ＿ＳＴＡＲＴトークンが活
性化されるとき同期時間レジスタの状態を示すフラグは
試験される。そのフラグがセットされていなければ、動
作はなく、ＰＩＣＴＵＲＥ＿ＳＴＡＲＴトークン及び全
てのその後のデータは影響されない。しかしながら、そ
のフラグがセットされているならば、有効な同期時間情
報が利用できることを示し、それでＳＹＮＣ＿ＴＩＭＥ
トークンはＰＩＣＴＵＲＥ＿ＳＴＡＲＴトークンの前の
データストリームにおいて生成されかつ含まれる。そし
て、そのフラグがクリアされ、同期時間レジスタが次に
生じるタイムスタンプのために利用できるようになる。
【０２４５】図４０に示したように第２のモジュールは
２７ｋＨｚのクロックで動作する事前調整器（プリスケ
ーラ）と、マイクロプログラマブル状態マシン（ＭＳ
Ｍ）２１８と連動される事前調整器２７８によるクロッ
クで動作するｖｉｄ＿ｔｉｍｅカウンタとからなる。図
４４及び図４６に示したように、４８００によってクロ
ックを分割する事前調整器２７８が備えられている。言
い換えすれば、４８００は１６を３００（２７ＭＨｚ／
９０ｋＨｚ）倍である。図４５及び図４６に示された４
８０４．８のオプションは以下に示す。
【０２４６】ＮＴＳＣ方式のカラーテレビジョンにおい
て、フレームレートは３０Ｈｚではなく、実際にはほぼ
２９．９４Ｈｚ（正確には３００００／１００１Ｈｚ）
である。［カラーテレビジョンの出現前には正確に３０
Ｈｚが用いられた。］ＮＴＳＣ方式のラインタイム（ラ
インタイムはフレーム時間の１／５２５である）当たり
クロック周期は正確に１７１６．２７ＭＨｚである。米
国テレビジョン規格団体は将来３０Ｈｚ（ＨＤＴＶでは
６０Ｈｚ以上）に戻ることに興味を示している。その結
果、ＭＰＥＧは正確な３０Ｈｚのフレームレートをサポ
ートしている。しかしながら、２７ＫＨｚのクロック
（ライン当たり１７１４．２９…サイクルである）から
安定した３０Ｈｚのテレビジョン信号を発生することは
できないので、ＭＰＥＧのフレーム形成に３０Ｈｚのラ
スタを生成することは困難である。
【０２４７】１つの可能な解決方法は、２７ＭＨｚのク
ロックを発生する代わりに２７．０２７ＭＨｚのクロッ
クを発生するようにデコーダでクロックレートを変化
（ｂｅｎｄ）させることである。このクロックは９０Ｈ
ｚのクロックを生成するためＭＰＥＧのクロック基準を
用いて（３００よりむしろ）３００．３の分割器で発生
される。この２７．０２７ＭＨｚクロックは、２７ＭＨ
ｚから２９．９４Ｈｚのフレームレートを与える同等の
ビデオタイミング回路のクロック動作が正確な３０Ｈｚ
レートを与えるときである。
【０２４８】本発明におけるフレーム形成においては、
９０ｋＨｚは１６の更なるファクタによって事前調整さ
れる。よって、３００．３×１６＝４８０４．８による
２７．０２７ＭＨｚのクロックの分割である。ｖｉｄ＿
ｔｉｍｅカウンタ２７３（上記した）はビデオ復号時間
を含み、事前調整器２７８が最終計数値に達する毎に増
加される。そのｖｉｄ＿ｔｉｍｅカウンタ２７３はリセ
ットタイムピンによってリセットされる。
【０２４９】本発明における事前調整器及びｖｉｄ＿ｔ
ｉｍｅカウンタについては、他で用いられているレジス
ティブフィードバック（ｒｅｓｉｓｔｉｖｅ−ｆｅｅｄ
ｂａｃｋ）又はウイークフィードバック（ｗｅａｋ−ｆ
ｅｅｄｂａｃｋ）よりもα粒子堕落（ｃｏｒｒｕｐｔｉ
ｏｎ）に更に抗する完全なクロック動作のフィードバッ
クフリップフロップで実現することができる。時間カウ
ンタ用にクロック動作のフィードバックフリップフロッ
プを用いることは、ビデオ復号デコーダ内の時間カウン
タがシステムデコーダ内の時間カウンタと調子を揃えて
動作することを確実に助ける。
【０２５０】図４７は、ＭＳＭ２１８がＳＹＮＣ＿ＴＩ
ＭＥトークンを入力したとき行なう処理を示している。
ＭＳＭ２１８はビデオ時間カウンタによって示される現
在の時間を読み取り、そしてそれとビデオＳＹＮＣ＿Ｔ
ＩＭＥトークンによって供給される値とを比較すること
ができる。よって、映像を復号化する状態であるべき時
間と比較したように、現在の時間が早いか遅いかを判別
することができる。
【０２５１】本発明においては、１６ビット符号のタイ
ムスタンプの訂正値は、ビデオＳＹＮＣ＿ＴＩＭＥトー
クンによって搬送された同期時間Ｘに加算される。この
訂正値はチップリセットにてＭＳＭ２１８によって０に
リセットされ、動作がないならば、同期時間は変更され
ないで残る。制御マイクロプロセッサは同期時間を修正
するためにｔｓ＿ｃｏｒｒｅｃｔｉｏｎの中に値を常に
書き込み、ビデオ及びオーディオデコーダを介して差異
を示す遅延を補償する。
【０２５２】ｖｉｄ＿ｔｉｍｅカウンタ２７３内に含ま
れる現ビデオ復号時間は訂正された同期時間から減算さ
れる。値の符号はその誤差（エラー）の方向であり、
（もしあるならば、ＭＳＭ２１８によって発生されるエ
ラーコードを決定する。）その誤差の絶対値がとられ、
その結果は、タイミングエラーが許容限界値内にあるか
否かを判別するために閾値と比較される。その名目時間
からフレーム時間をプラス又はマイナスした精度にビデ
オタイミングを制御することができるので（ＶＴＧ３３
３が自由に動作しているので）、この閾値は１つのフレ
ーム時間にてセットされる。
【０２５３】その誤差がフレーム時間を越えたならば、
訂正値が作成されなければならない。本発明のＭＳＭ２
１８は適切な時間まで復号を簡単に遅延させることがで
きるので、復号化が早過ぎるならばＭＳＭ２１８はその
状態をそれ自身で訂正することができる。しかしなが
ら、復号化が所望の時間より遅れている場合には符号化
データバッファの出力で映像を確実に除去することがで
きないので、時間訂正は難しい。本来はそのシーケンス
の復号化は中断されており、その状態を訂正する最も確
実な方法は、ランダムアクセス又はチャンネル変更と同
様の方法で復号化処理を再度開始することである。この
処理を容易にするためには、適切なスタートコード又は
ＦＬＵＳＨトークンが活性化されるまで全てのデータを
除去するようにＭＳＭ２１８の制御レジスタをプログラ
ムすることである。更に、エラー「ＥＲＲ＿ＴＯＯ＿Ｅ
ＡＲＬＹ」はｄｉｓａｂｌｅ＿ｔｏｏ＿ｅａｒｌｙの設
定とは無関係にスタートアップ（始動）の間発生されな
い。なぜなら、スタートアップの際、第１の映像は早く
あることを期待されるからである。
【０２５４】表１３はＭＳＭ２１８のレジスタがどのよ
うに動作するのか示し、レジスタの中に置かれた動作及
びエラーメッセージ情報の詳細を示している。
【０２５５】
【表１３】 本発明の同期時間処理の結果として、２つのエラーのう
ちの１が発生可能となる。ＥＲＲ＿ＴＯＯ＿ＥＡＲＬＹ
は、復号化がタイムスタンプによって示される時間より
早くに起きているならば、発生される。ＥＲＲ＿ＴＯＯ
＿ＥＡＲＬＹは抑制されるが、ＥＲＲ＿ＴＯＯ＿ＬＡＴ
Ｅは全てのエラーがマスクされない限り常に発生され
る。
【０２５６】まとめにおいて、本発明は、表示時間を決
定するタイムスタンプと、第１の回路内のシステム時間
を初期化するクロック基準と、第１の回路内のシステム
時間を維持するクロック基準との伝達をなす第１時間カ
ウンタと、その第１時間カウンタと同期をとった第２の
回路内のクロック基準によって初期化される第２時間カ
ウンタとを有して時間の同期をとり、システム時間のロ
ーカルコピーを維持し、タイムスタンプと第２時間カウ
ンタとを比較することによりシステム時間のローカルコ
ピーとシステム時間との間の表示タイミングエラーを決
定する装置を備えている。それは更に、表示時間を決定
するためにタイムスタンプと、システムデコーダ内のシ
ステム時間を初期化するクロック基準と、システムデコ
ーダ内のシステム時間を維持するクロック基準との伝達
をなす第１時間カウンタと、その第１時間カウンタと同
期をとった第２の回路内のクロック基準によって初期化
される第２時間カウンタとを用いてシステムデコーダ及
びビデオデコーダとの同期をとり、システム時間のロー
カルコピーを維持し、タイムスタンプと第２時間カウン
タとを比較することによりシステム時間のローカルコピ
ーとシステム時間との間の表示タイミングエラーを決定
する装置を備えている。その他の実施例は、第１の回路
内のシステム時間を初期化するクロック基準を用いて第
１の回路及び第２の回路の同期をとる装置を備え、第１
回路はシステム時間を維持するためのクロック基準との
伝達をなす時間カウンタを有し、基本ストリーム時間を
与えるために第１の回路内に第１基本ストリームタイム
カウンタを含む。第１の回路はタイムスタンプを入力す
るように適合され、第１の回路は基本ストリーム時間と
タイムスタンプとを加算しシステム時間を減算すること
により同期時間を発生する。第２の回路は第１の回路か
らの同期時間を入力するように適合され、基本ストリー
ム時間のローカルコピーを与え、かつ同期時間と基本ス
トリーム時間のローカルコピーとを比較することにより
システム時間とタイムスタンプとの間のタイミングエラ
ーを決定する第１基本ストリーム時間カウンタと同期し
た第２基本ストリーム時間カウンタを有する。このよう
に、クロック基準信号はタイミングエラーを決定するた
めに第２の回路に直接供給される必要はない。他の実施
例においては、第１の回路及び第２の回路の同期をとる
装置は第１の回路内のシステム時間を初期化するクロッ
ク基準を有している。第１の回路はシステム時間を維持
するクロック基準との伝達をなす時間カウンタと、ビデ
オ復号時間を与える第１ビデオ時間カウンタとを有して
いる。その第１の回路はビデオタイムスタンプを入力す
る用に適合され、ビデオ復号時間をビデオタイムスタン
プに加算しシステム時間を減算することにより同期時間
を発生する。第２の回路は第１の回路からの同期時間を
入力するように適合され、ビデオ復号時間のローカルコ
ピーを与え、かつ同期時間とビデオ復号時間のローカル
コピーとを比較することによりシステム時間とビデオタ
イムスタンプとの間のタイミングエラーを決定する第１
ビデオ時間カウンタと同期した第２ビデオ時間カウンタ
を有する。よって、クロック基準信号はタイミングエラ
ーを決定するために第２の回路に直接供給される必要は
ない。本発明は、またパケットヘッダ内にタイムスタン
プを有するビデオデータストリームを備えることにより
タイミング情報を与える方法を含み、そのタイムスタン
プはデータのパケットの内の最初の映像に関している。
次のステップにおいて、レジスタはパケットヘッダから
取り出されレジスタ内に保持される有効なタイムスタン
プ情報を示すために用いられるフラグを備える。次に、
タイムスタンプはビデオデータストリームから取り去ら
れてレジスタ内に保持される。次いで、その方法は映像
開始となり、それに続いてフラグ状態をチェックするこ
とによって有効タイムスタンプ情報がレジスタに含まれ
るか否かを判別するためレジスタの状態を試験する。有
効タイムスタンプ情報がレジスタ内に含まれるならばタ
イムスタンプは映像開始に応答して発生され、そして、
そのタイムスタンプはデータストリーム内に戻される。
他の実施例は上記したように、基本ストリーム時間カウ
ンタが１６ビットに制限される装置を含む。同様に、上
記したように、基本ストリームデコーダ内に設けられた
第２基本ストリーム時間カウンタが１６ビットに制限さ
れる装置が備えられている。更に、上記したように、同
期時間は基本ストリームデコーダを制御するために１６
ビットにされる装置が備えられている。また、本発明は
ビデオを復号し、閾値に対する表示時間エラーを決定す
る処理を有する。それは更なる処理を行い、タイムスタ
ンプトークンが示されているか否かを判別し、そのタイ
ムスタンプトークンをビデオデータと比較するためにト
ークン内のビデオデータを分析し、タイミングエラー量
を判別するために比較した値を発生する。次に、閾値に
対して比較されたときに比較した値がタイミングエラー
が示されたときの許容パラメータ内にあるか否かが判別
され、その比較した値が許容パラメータ以外にあるとき
を示す。代替実施例はシステムデコーダとビデオデコー
ダとを用いる装置を含む。そのシステムデコーダはＭＰ
ＥＧシステムストリーム及び多重分離ビデオデータとそ
のストリームからのビデオタイムスタンプとを受け入れ
るように適合される。そのシステムデコーダはシステム
時間を示す第１時間カウンタを有する。ビデオデコーダ
はほぼ一定のレートでビデオデータを受け入れ、かつ可
変レートでそのビデオデータ出力し、ビデオタイムスタ
ンプを供給するビデオデコーダバッファを有する。ビデ
オデータから映像を復号するビデオデコーダは復号され
た映像のためのビデオタイムスタンプを適切な表示時間
を決定するように第２時間カウンタと比較する。第１の
回路にシステム時間（Ｓ Ｙ）、タイムスタンプ（Ｔ
Ｓ）及び基本ストリーム時間（ＥＴ）を与えることによ
り第１の回路と第２の回路との間の時間エラーを決定
し、基本ストリーム時間（ＥＴ）、タイムスタンプ（Ｔ
Ｓ）及びシステム時間（ＳＹ）を用いることによって同
期時間（Ｘ）を得て、式Ｘ＝ＥＴ＋ＴＳ−ＳＹに応じて
第２の回路に同期時間（Ｘ）を与えかつ同期した基本ス
トリームタイム（ＥＴ２）を発生し、同期した時間を用
いることによって時間エラーを得る方法が備えられ、よ
って、第２の回路にシステム時間を供給することなく、
式ＥＴ２−Ｘに応じて第１の回路は第２の回路に同期し
た時間にすることができる。第１の回路と第２の回路と
の間の時間エラーを決定する他の方法は次のステップを
有している。すなわち、第１の回路にタイムスタンプ
（ＴＳ）及び初期時間（ＩＴ）を与え、タイムスタンプ
（ＴＳ）及び初期時間（ＩＴ）を用いることによって同
期時間（Ｘ）を得て、式Ｘ＝ＴＳ−１に応じて第２の回
路に同期時間（Ｘ）を与えると共に同期した基本ストリ
ーム時間（ＥＴ）を発生し、同期した時間（Ｘ）を用い
て式ＥＴ−Ｘに応じて時間エラーを得る。このように、
第１の回路は、第２の回路にシステム時間を供給するこ
となく、第２の回路に同期した時間にすることができ
る。更に、第１の回路と第２の回路との間の時間エラー
を決定する他の方法は次のステップを有している。すな
わち、第１の回路にシステム時間（ＳＹ）、ビデオタイ
ムスタンプ（ＶＴＳ）及びビデオ復号時間（ＶＴ）を与
え、ビデオ復号時間（ＶＴ）、ビデオタイムスタンプ
（ＶＴＳ）及びシステム時間（ＳＹ）を用いることによ
って同期時間（Ｘ）を得て、式Ｘ＝ＶＴ＋ＶＴＳ−ＳＹ
に応じて第２の回路へ同期時間（Ｘ）を与えると共に第
１の回路内のビデオ復号時間（ＶＴ）に同期した第２の
回路内のビデオ復号時間（ＶＴ２）を発生し、同期した
時間（Ｘ）を用いかつ式ＶＴ２−Ｘに応じて時間エラー
を得る。よって、第１の回路は、第２の回路にシステム
時間を供給することなく、第２の回路に同期した時間に
することができる。
【０２５７】非同期スイングバッファリングについての
本発明の詳細な説明 非同期スイングバッファリングについて本発明において
は、２つのバッファが非同期で動作される。一方は書き
込まれ、他方は読み出される。よって、これは、処理能
力の最初のレートを有するデータストリームに対して他
のレートに再同期させるが、一方では所望のレートを維
持させる。本発明において、書き込み制御及び読み出し
制御の両方はそれらが使用しているバッファ転送のため
にその制御がアクセスを待っているのか又はそのバッフ
ァを実際にアクセスしているのかどうかを示す状態指示
器（インジケータ）を有する。各側（サイド）はその他
方の側へバッファを使用していることを示すため単一ビ
ットを転送する。これは非同期回路の２つの側間で同期
をとるために必要な唯一の信号である。
【０２５８】１つの制御回路は（読み出し又は書き込
み）はバッファへのアクセスを終了したとき本発明は制
御を他方の回路に与える。制御がスイングされた後、２
つの制御回路が同一のバッファを用いることを試みるな
らば、後の制御は待機を開始すことになる。制御回路は
各側が交互にバッファを用いるまで、すなわち他方の側
がスイング状態となるまで待機する。スイングの後、他
方の側に交互にバッファを使用していることを分かるな
らば、待機することなく直ちにアクセスを開始する。こ
のバッファ間で仲裁するシステムは同一のバッファ、こ
の場合バッファ０を用いて両バッファによって始動す
る。読み出し側は待機によって始動され、一方、書き込
み側はいずれのバッファからも読み出すために有効なも
のはないのでアクセスする。
【０２５９】本発明の一実施例においては、スイングバ
ッファは両側によってアクセスされているバッファに対
応した全ての信号、すなわちイネーブルストローブ、ア
ドレス、及び読み出し又は書き込み側から多重化された
データを有する２つのディスクリートＲＡＭである。こ
の構成は２つのバッファ間において多数の信号をバス転
送する多数の領域を使用することを示している。１つの
構成の中に２つのＲＡＭを結合されることはバス転送す
る領域を沢山を節約する一方、動作を同一標準にしてし
まう。この構成は本発明の第１の実施例のディスクリー
トＲＡＭのうちの１つの２倍のセル行を含む。しかしな
がら、第２の実施例はディスクリートバッファについて
の読み出し及び書き込みが同期して又は非同期で起きて
いるので２つの対のビットラインを持たなければならな
い。アクセスがそのディスクリートＲＡＭ用と同一の幅
であるので各行は元々の幅（すなわち、同一のセル数）
である。各対の行は同一の幅であるようにアクセスされ
るが、異なるバッファからそれでそれらは異なる対のビ
ットラインに接続する。同一のアドレスを用いてそれら
対の行は読み出しアドレスに接続された１の行デコーダ
及び書き込みアドレスに接続された１の行デコーダによ
って容易にアクセスされ得る。その読み出し及び書き込
み制御は行デコーダによってアクセスされた対について
衝突が起きないように同一の時間に同一のバッファと決
してアクセスしない。
【０２６０】各行デコーダが各バッファから行をアクセ
スできる同じ方法で、本発明の構成内の読み出し及び書
き込み回路の両方は各バッファから各対のビットライ
ン、１対に接続する。その読み出し及び書き込みはバッ
ファ各々に多重化され、上記した同一の理由のためそれ
らは衝突しない。図４８に示すように、本発明によれ
ば、スイングユニット１はＲＡＭ１２及び１４を有する
スイングバッファ１０を含む。また、そのスイングバッ
ファ１はＲＡＭ１２及び１４内の又はからのデータを制
御する書込制御回路及び読出制御回路を含む。読出制御
回路及び書込制御回路はストローブ、データ及びアドレ
ス制御ライン８の使用によりこれを達成している。ライ
ン７及び９は書込制御回路により使用されるＲＡＭ及び
読出制御回路により使用されるＲＡＭを示すための制御
ラインである。ライン７は書込制御回路を制御するよう
に機能し、例えば、読出制御回路がＲＡＭ１２を用いる
とき低レベル、ＲＡＭ１４を用いるとき高レベルにな
る。同様に、ライン９は読出書込制御回路を制御するよ
うに機能し、例えば、書込制御回路がＲＡＭ１２を用い
るとき低レベル、ＲＡＭ１４を用いるとき高レベルにな
る。
【０２６１】本発明において、スイングバッファは２つ
のＲＡＭアレイ１２及び１４を有する。スイングバッフ
ァ１０は、装置をメモリの高速アクセスに必要なバンド
幅にすることができるようにするＲＡＭ領域に対して非
同期で交互に読み出し及び書込を行なうことができる。
ＲＡＭ１２及び１４は次の信号を必要とする。すなわ
ち、書き込みアドレス１６、読み出しアドレス１８、デ
ータ入力２０、データ出力２２、読み出し及び書き込み
可能信号（図示せず）である。図４９も参照のこと。
【０２６２】書き込みアドレス及び読み出しアドレス信
号はマルチプレクサ２４によって多重化される。ＲＡＭ
１２及び１４は従来のセンスにおいて書込回路、行デコ
ーダ及び読出回路と共に動作する。本発明の第１の実施
例においてスイングバッファ１０の初期化期間には、Ｒ
ＡＭ１２は、制御回路が書込可能信号をＲＡＭ１４に切
り換えるまで書き込み状態となる。
【０２６３】ＲＡＭアレイ１２は書き込まれると、それ
は読出回路４の制御の元で読み出され始めることにな
る。この時間の間、ＲＡＭアレイ１４は書き込まれる。
ＲＡＭアレイは読出アレイ制御又は書込アレイ制御の元
で動作を始めるときその制御は読み出し又は書き込みが
完了するまで行われて、そして制御は逆に変わる。読み
出し制御回路４が１２等のＲＡＭアレイをアクセスし、
書き込み制御回路２が同一のＲＡＭアレイ１２をアクセ
スする必要がある状態において、書き込み制御回路は待
機を開始する。
【０２６４】よって、本発明においては、２つの制御イ
ベントが作成される。書込制御回路又は読出制御回路が
異なるＲＡＭにスイング対応しているときＲＡＭが自由
であり、選択する回路の制御下にないのでそれはＲＡＭ
を直ちにアクセスし始めるか、又は待機し始める。始動
の間にはいずれのバッファからも読み出すために有効な
ものはないので読み出し側は書き込み側を参照する。
【０２６５】本発明の第２の実施例は図５０に示されて
いる。統合スイングバッファ５０はＲＡＭアレイ１４と
結合されたＲＡＭアレイ１２の論理サイズを有するＲＡ
Ｍアレイ３２を含む。言い換えすれば、第１及び第２の
実施例両方において同一のＲＡＭの量があるが、第２の
実施例においては結合されている。よって、統合スイン
グバッファは多数のバス領域を節約するという利点を有
する一方、同一のスイングバッファ機能を行なう。
【０２６６】本発明の第２の実施例において、書込回路
及び読出回路３４及び３６はスイングバッファ１０内に
用いられるものと同様である。しかしながら、それらの
回路は以下に述べる対のビットラインから選択するセレ
クタを含んでいる。同様に、読出アクセス行デコーダ３
８及び書込アクセス行デコーダ４０はスイングバッファ
１０内に含まれるものと同様である。しかしながら、そ
れらは図５１に述べられているように対の行をアクセス
することができる。
【０２６７】図５１に示すように、本発明における統合
スイングバッファ３０の特定の構成は詳細に説明されて
いる。個々のセル４２は行４４に含まれる。読出行デコ
ーダ３８及び書込行デコーダ４０は対にて行４４をアク
セスする。１対の行はアドレスライン１６及び１８によ
って与えられる同一のアドレスを有する。読出バッファ
ライン５２及び書込バッファライン５４は対の行４２の
うちの１つを選択するための制御情報を与える。バッフ
ァ０ビットライン４８及びバッファ１ビットライン５０
はセルの交互の行に接続され、また読出及び書込回路３
４及び３６に接続されている。アドレス指定の図示にお
いて明確化のために、明斜部はバッファ０の行をアクセ
スする読出行デコーダ３８を示し、同様に、暗斜部はバ
ッファ１の行をアクセスする書込行デコーダ４０を示し
ている。
【０２６８】まとめとして、本発明は、少なくとも２つ
のＲＡＭアレイと、ＲＡＭアレイ内へのデータ入力を制
御するためＲＡＭアレイとの伝達をとる書込制御回路
と、ＲＡＭアレイ内からのデータ出力を制御するためＲ
ＡＭアレイとの伝達をとる読出制御回路とを有するスイ
ングバッファ装置を備えいている。更に、書込制御回路
及び読出制御回路はＲＡＭアレイの同期した制御を可能
にするために互いに伝達をとる。また、スイングバッフ
ァ装置はＲＡＭアレイと、１対のビットラインを介して
ＲＡＭアレイとの伝達をとる書込制御回路と、他の１対
のビットラインを介してＲＡＭアレイとの伝達をとる読
出制御回路と、個々のセルが読み出されるように１対の
行を介してＲＡＭをアクセスする読出行デコーダ及び書
込行デコーダとを有する。また、本発明は少なくとも１
対の行を復号するデコーダを用い、アクセスされるべき
行のうちの１を選択し、読出回路及び書込回路に接続さ
れた少なくとも２対のビットラインを用い、用いられる
その対のビットラインを選択して、ＲＡＭ内の少なくと
も１対のセルを復号化することにより、ＲＡＭ非同期で
アクセスする方法を提供する。
【０２６９】ビデオ情報の記憶についての本発明の詳細
な説明 ビデオ伸張（ｄｅｃｏｍｐｒｅｓｓｉｏｎ）システムは
映像情報を復号しかつ表示する３つの基本部分を含む。
そのビデオ伸張システムの３つの主な部分は空間（ｓｐ
ａｔｉａｌ）デコーダと、一時（ｔｅｍｐｏｒａｌ）デ
コーダと、ビデオフォーマッタとである。本発明は一時
デコーダと、ビデオフォーマッタと、その一時デコーダ
及びビデオフォーマッタがそれぞれの映像バッファ（以
下フレーム記憶バッファ）を管理する方法とを含んでい
る。ＭＰＥＧシステムにおいて、一時デコーダは２つの
フレーム記憶バッファを含み、ビデオフォーマッタは２
つのフレーム記憶バッファを含んでいる。
【０２７０】ＭＰＥＧは３つの異なる種類の映像を使用
する。すなわち、イントラ：Ｉｎｔｒａ（Ｉ）、予測：
Ｐｒｅｄｉｃｔｅｄ（Ｐ）、双方向補間：Ｂｉｄｉｒｅ
ｃｔｉｏｎａｌｌｙ ｉｎｔｅｒｐｏｌａｔｅｄ（Ｂ）
である。Ｂ映像は他の２つの映像からの予測に基づいて
おり、１の映像は未来からであり、１つは過去からであ
る。Ｉ映像については一時デコーダによって更なる複合
化の必要はないが、Ｐ及びＢ映像の復号化において後の
使用のため２つのフレーム記憶バッファのうちの１つに
記憶されなければならない。Ｐ映像の復号化は以前に復
号化したＰ又はＩ映像から予測を行なう必要がある。そ
の復号化されたＰ映像はＰ及びＢ映像を複合化する際に
使用するためにフレーム記憶バッファに記憶される。Ｂ
映像は両方のフレーム記憶バッファから予測することが
できる。しかしながら、Ｂ映像はフレーム記憶バッファ
に記憶されない。
【０２７１】Ｉ及びＰ映像はそれが復号化されるとき一
時デコーダから出力されないことは明らかである。代わ
りに、Ｉ及びＰ映像はフレーム記憶バッファの１つに書
き込まれ、それらはそれに続くＰ又はＩ映像が復号化に
達したときだけ読み出される。言い換えれば、一時デコ
ーダは２つのフレーム記憶バッファから前の映像を読み
出して以後のＰ又はＩ映像を確実にしている。よって、
一時デコーダのフレーム記憶バッファを読み出す必要が
あるとき本発明における空間デコーダは偽りのＩ及びＰ
映像を与えることができる。次々にこの偽りの映像は以
後のビデオの続きが開始するとき読み出される。
【０２７２】表１４に示されるように、映像フレームは
番号順に表示される。
【０２７３】
【表１４】 しかしながら、一時デコーダによってメモリ内に記憶さ
れる必要があるフレーム数を減少させるためには、フレ
ームは異なる順番で送信される。イントラフレーム（Ｉ
フレーム）からの分析を開始することは有益である。Ｉ
フレームは表示されるべき順番で送信される。次の予測
したフレーム（Ｐフレーム）、Ｐ４が送信される。そし
て、ＩフレームとＰ４フレームとの間に表示されるべき
双方向補間したフレーム（Ｂフレーム）がＢｅ及びＢ３
によって表されているが、送信される。これは、送信し
たＢフレームに前のフレーム（前方予測）又は未来フレ
ーム（後方予測）を参照させるのである。ＩとＰ４との
間に表示されるべき全てのＢフレームを送信した後、Ｐ
７フレームが送信される。次に、Ｐ４フレームとＰ７フ
レームとの間に表示されるべき全てのＢフレーム（すな
わちＢ５及びＢ６に対応する）が送信される。そして、
次のＩフレームＩ１０が送信される。最後に、Ｐ７とＩ
１０との間に表示されるべき全てのＢフレーム、Ｂ８及
びＢ９フレームが送信される。この送信フレーム順番
は、いつも一時デコーダによってメモリに保持されるべ
き２フレームだけを必要とし、差し込むＢフレームを表
示するために次のＰフレーム又はＩフレームの送信を待
つことをデコーダに要求しない。上記すると共に表１４
に示したように、本発明における一時デコーダはＭＰＥ
Ｇ映像記録を提供するために構成することができる。こ
の映像記録ではＰ及びＩ映像の出力はデータストリーム
内の次のＰ又はＩ映像が一時デコーダによって復号化さ
れ始まるまで表示される。
【０２７４】Ｐ及びＩ映像が再配列されるとき所定のト
ークン、すなわちＰｉｃｔｕｒｅ＿Ｓｔａｒｔ，Ｐｉｃ
ｔｕｒｅ＿Ｔｙｐｅ，及びＴｅｍｐｏｒａｌ＿Ｒｅｆｅ
ｒｅｎｃｅは、その映像が映像バッファに書き込まれる
ようにチップに一時的に記憶される。その映像が表示の
ために読み出されるときそれら記憶されたトークンは得
られる。一時デコーダの出力では新たに復号化したＰ又
はＩ映像のＤＡＴＡトークンが古いＰ又はＩ映像のＤＡ
ＴＡトークンと置換され、そして、それらはビデオフォ
ーマッタに送られる。一時デコーダからの出力はトーク
ン化されたマクロブロック形式にされ、ブロックからラ
スタへの変換はない。
【０２７５】本発明のビデオフォーマッタは２つのフレ
ームストア（ｆｒａｍｅｓｔｏｒｅｓ）又は映像を記憶
する。ビデオフォーマッタにおいては、３つの映像又は
フレームストアが映像を繰り返したり又はスキップする
ような特徴を達成するために用いられる。ビデオフォー
マッタのオフチップ（ｏｆｆ−ｃｈｉｐ）ＤＲＡＭは３
つのフレームストアを保持する。ここでの３つのフレー
ムストアの使用はフレームに、復号化ビデオ及び表示の
レートが異なる状態において繰り返し又はスキップのい
ずれかをさせ得るのである。
【０２７６】全てのＩ，Ｂ及びＰフレームはビデオフォ
ーマッタのフレームストアに記憶される。いつも、デー
タが表示されているところからの１つのフレームスト
ア、データが書き込まれているところへの１つのフレー
ムストアがあり、そして、３つのフレームストアを有す
るビデオフォーマッタには他のフレームが第３のフレー
ムストアに記憶される。
【０２７７】従来例は予測、再配列及びブロックからラ
スタへの変換を全て行い、ＭＰＥＧは２つのフレームス
トアを有する一時デコーダ及び２つのフレームストアを
有するビデオフォーマッタ、すなわち全部で４つのフレ
ームストアを用いることにより通常処理する。これは本
発明において、単に３つのフレームストアを用いる機構
を共有する１つのフレームストアを用いることによって
達成される。しかしながら、従来例では３つのフレーム
ストアだけでビデオフォーマッタの繰り返し及びスキッ
プ動作を処理することはできない。
【０２７８】本発明は第１のフレームストアにＩ映像を
記憶し、第２のフレームストアにＰ映像を記憶する。ブ
ロックからラスタへの変換を行なう必要性から、Ｂフレ
ームは第３のフレームストアに以下に示す方法で記憶さ
れる。必要とされる外部ＤＲＡＭの量を最小にするため
に機構は引き続くＢフレームが同一の第３のフレームス
トアを共有するところに用いられる。
【０２７９】Ｂフレームが復号化されるとき、それは第
１及び第２のフレームストアを用いる２つの既に復号化
されたＩ又はＰフレームを参照する。復号化されたＢフ
レームは第３のフレームストアに書き込まれる。従来例
はフレームストアが完全に満たされる前にラスタを開始
させる。そのラスタは、次のＢフレームが前のフレーム
の最初でラスタによって空けられたスペースを埋めるた
めに同一のフレームストアに書き込まれ得るようにフレ
ームストアが満たされる前に開始される。
【０２８０】フレームストアの一部分が映像データで埋
められ、新たなデータを利用できる記録を保持するため
に、各フレームストアはセクタの中に分離される。本発
明においては、各フレームストアは各々がＮセクタから
なる２つのフィールドストアに先ず分離される。ここ
で、Ｎはフィールド内のブロック列の数である。フィー
ルド映像として符号化されたフレームは簡単である。各
引き続くマクロブロック列は１つのフィールドストア内
に２つのセクタを占める。ライトバック（ｗｒｉｔｅ
ｂａｃｋ）がフレーム下まで十分に進むと、ラスタは最
初から各セクタを読み出すことを開始する。第１フレー
ムのライトバックが完了すると、次のフレームの開始部
分がラスタによって左のスペースに書き込まれる。セク
タ各々の状態のチェックは、ラスタが行なわれるセクタ
が十分に満たされ、ライトバックのために要求される２
つのセクタが空であることを確実にする。
【０２８１】フレーム映像としての符号化されたフレー
ムは更に困難である。フィールド映像とは違って、デー
タのマクロブロック列はそれらがラスタ表示される場合
と同一の順番でＤＲＡＭに書き込まれない。フィールド
ストアは並列に書き込まれるが、一方ではそのフィール
ドは順にラスタ表示される。フィールドストア当たり８
セクタを有する映像を考えると、すなわち、フィールド
ストア０は番号０〜７の８セクタからなり、その各々は
１ブロック列を含む（すなわち、その映像の幅による奥
行き８画素）。フィールドストア１は番号８〜１５の８
セクタからなり、その各々は１ブロック列を含む（すな
わち、その映像の幅による奥行き８画素）。
【０２８２】第１のマクロブロック列はフィールドスト
ア０にセクタ０内にライトバックされ、フィールドスト
ア１にセクタ１内に書き込まれる。フィールドストアは
並列に書き込まれ続ける。ある点にて、ラスタはフィー
ルドストア０からのセクタを表示しており、その点はフ
ィールドストア０のラスタがライトバックに追いつかな
いように選択されている点である。しかしながら、第２
のフレームについては第１のフレームと同一の方法でラ
イトバックすることはできない。そのセクタは異なる順
番で書き込まれ、読み出されるので、フレームの開始で
空いている同一の２つのセクタを待つことは、書き込み
及び読み出しが連続的にできないことを意味する。これ
は表示を維持し必要なレートでの復号化を維持するため
に達成されなければならない。
【０２８３】よって、第２のフレームはラスタによって
既に空となったフレームストアのセクタに書き込まれな
ければならない。これはフレームストアを２に分割する
ことによって実行される。従って、第２のフレームに対
しては半分のフィールドストアの意味が変わる。セクタ
４〜７は第２のフィールドストアの上部となり、セクタ
８〜１１は第１のフィールドストアの下部となり、すな
わち、それらは入れ替えられる。第１のマクロブロック
列はセクタ０及び４に書き込まれ、それらが空になる
と、それに続く列で１及び５、そして２及び６、更に３
及び７と書き込みが続く。次の列はセクタ２及び８に書
き込まれ、１１及び１５まで各々書き込まれる。このメ
モリへの再割り当てはライトバック及びラスタを適切な
レートで継続させることにおいて十分である。
【０２８４】第３の引き続くＢフレームが来るならば、
ライトバック順は第１のフレームに戻る。共有のＢフレ
ームストアにおいて、ＦＲＡＭＥ（第１）映像では：Ｆ
ＩＲＳＴ映像はセクタ０〜８［第１のマクロブロック列
＝２ブロック列］にライトバックされ、よって、１及び
９、２及び１０、３及び１１、…７及び１５である。
【０２８５】ＦＩＲＳＴ映像はセクタ０から、そして、
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４，１５の順でラスタ表示される。ＳＥＣ
ＯＮＤ（第２）フレームは、セクタ０及び４，そして、
１及び５，２及び６，３及び７，８及び１２，９及び１
３，１０及び１４，１１及び１５に書き込まれる。
【０２８６】ＳＥＣＯＮＤフレームは、セクタ０からそ
して、１，２，３，８，９，１０，１１，４，５，６，
７，１２，１３，１４，１５の順でラスタ表示される。
本発明のにおいては、第２フレーム、第１マクロブロッ
ク列はセクタ０及び１に書き込まれず、それは結局のと
ころラスタによって空にされるべき最初の２つのセクタ
である。代わりに、それはクリアのためセクタ４を待
つ。これは２つの理由のためにされる。第１は、クリア
のためにセクタ４を待つことはもっとも悪い場合の符号
化データの状態においてさえ連続的な復号化及び表示を
維持するシステムの能力に影響を与えないし、また、実
行することは簡単である。第２は、２の乗数でないセク
タ数に分割する映像サイズでは、メモリのセクタについ
て書き込み及び読み出しのシーケンスはたびだひ繰り返
されない（例えば、ＮＴＳＣ方式はフィールド当たり３
０セクタを有し、そのシーケンスは５８フレーム毎に繰
り返す）。これはテスト能力及び回復を困難にする。
【０２８７】本発明に関する実施である限り、個々のセ
クタの状態の記録を維持するよりもむしろ、書き込むべ
き及び読みだすべき次の位置へのポインターをもって、
各半分のフィールドストアはＦＩＦＯとして効率的に実
現される。よって、満たされているか空にされている各
ＦＩＦＯはライトバック及びラスタを各々不可能にす
る。これは各半分のフィールドストアがＦＩＦＯのよう
に１つの方向にだけ書き込まれ読み出されるという知識
を利用できる。
【０２８８】まとめとして、本発明はＩフレーム、Ｐフ
レーム、Ｂ１フレーム及びＢ２フレームの形でビデオ情
報を与え、第１フレームストアにＩフレームを記憶さ
せ、第２フレームストアにＰフレームを記憶させ、少な
くとも２つのメモリ領域に各々分割されている第１及び
第２フィールドストアを有する第３フレームストアを与
え、第３レジスタにＢ１フレームを記憶させ、第１又は
第２フィールドストア内のメモリ領域の選択した部分か
らＢ１フレームを読み出し、Ｂ１フレームが読み出され
たところのメモリ領域の選択した部分にＢ２フレームの
部分を書き込みすることによってビデオ情報を記憶する
方法を提供し、それによって減少させた量のメモリをビ
デオ情報を記憶するために用いることができる。
【０２８９】以下に見いだされる２つのプログラムは本
発明の好ましい実施例に用いられるべき符号を含む。 並列ハフマンデコーダについての本発明の詳細な説明 本発明においては、並列ハフマンデコーダブロックは、
ハフマン符号化可変長符号（Ｈｕｆｆｍａｎ ｃｏｄｅ
ｄ Ｖａｒｉａｂｌｅ Ｌｅｎｇｔｈ Ｃｏｄｅｓ：Ｖ
ＬＣｓ）及び固定長符号（ＦｉｘｅｄＬｅｎｇｔｈ Ｃ
ｏｄｅｓ：ＦＬＣｓ）を復号化し、分析マイクロプログ
ラマブル状態マシン（Ｍｉｃｒｏｐｒｏｇｒａｍｍａｂ
ｌｅ ｓｔａｔｅ ｍａｃｈｉｎｅ：ＭＳＭ）の制御の
元でトークンを介して供給する。
【０２９０】本発明の実施例はＭＰＥＧ−１ハフマン符
号と同様にＭＰＥＧ−２も処理する。本発明の実施例の
重要な態様は直列デコーダよりむしろ並列デコーダであ
るという事実のため高処理能力を維持することができる
ことである。本発明の実施例はハフマン符号を復号する
ため符号テーブル索引技術を用いる。これはこの動作要
求を達成し、実際に不規則又は非標準である第２のＭＰ
ＥＧ−２変換係数テーブルを処理するためにされる。
【０２９１】更に、本発明の実施例は外部コントローラ
の助けなく単一のサイクル内にストリームからのある非
常に複雑な成分を復号化することができる特徴を有して
いる。そのような複雑な成分の例はエスケープ符号化係
数（Ｅｓｃａｐｅ−ｃｏｄｅｄ ｃｏｅｆｆｉｃｉｅｎ
ｔｓ）、イントラＤＣ値（Ｉｎｔｒａ−ＤＣ ｖａｌｕ
ｅｓ）及び動きベクトルデルタ（Ｍｏｔｉｏｎ Ｖｅｃ
ｔｏｒｄｅｌｔａ）であり、それらの全ては結合したＶ
ＬＣ／ＦＬＣ成分としてストリーム内に与えられる。
【０２９２】図５２を参照すると、並列ハフマンデコー
ダ３００は可変長符号（ＶＬＣｓ）を処理する。ＦＬＣ
ｓはデータとＦＬＣ長を特定する入力フィールとを生成
するために出力されるセレクタ３０１を使用する迂回機
構を要求する。よって、ＲＯＭ３０２はＦＬＣ復号化の
間全く必要とされない。しかしながら、ＶＬＣを復号化
するため入力は、図５２に示したように、２つの入力デ
ータレジスタ「ＭＳＲｅｇ」及び「ＬＳＲｅｇ」に先ず
読み込まれる。名称から分かるように、「早い（ｅａｒ
ｌｉｅｒ）」又は最上位データはＭＳＲｅｇに記憶され
る。そのセレクタはＲＯＭ入力で次のＶＬＣの始めを割
り当てるために用いられる。よって、非常に早いＶＬＣ
を復号するためにセレクタはその５９ビット入力の最初
の２８ビットを出力し、それらの最初の１６ビットはハ
フマン符号ＲＯＭ３０２に供給される。それに続くＶＬ
Ｃに対してセレクタはここまで符号化されたビットの合
計の計数値に応じた入力を効果的にシフトする。その計
数値は復号化されるままに、実行合計に各ＶＬＣのサイ
ズを加算することによって保持される。様々なワード幅
は、復号することができる最大符号化サイズ（２８ビッ
トのＭＰＥＧ−１エスケープ符号化係数）の結果と、１
６ビットである最大ＶＬＣサイズ（ＤＣＴ係数テーブ
ル）とある。
【０２９３】「テーブル選択」入力はＭＰＥＧによって
要求される様々な異なるハフマン符号テーブル間の選択
のために用いられる。ハフマン符号ＲＯＭ ＶＬＣｓ全ての復号化のために用いられる本発明の実行
のコアは、図５２及び図５３に示すように、セレクタ／
シフタ３０１によってアドレス指定が制御されるＲＯＭ
３０２である。ＲＯＭ３０２はＶＬＣテーブル索引計算
を行なう動作を有し、復号化データを生成する索引から
データを得る（ｉｎｄｅｘ−ｔｏ−ｄａｔａ）動作が後
に続く。
【０２９４】索引計算は、与えられたデータを生成する
ハフマン符号を処理するために実行される「ドントケア
（ｄｏｎ’ｔ ｃａｒｅ：「１」又は「０」のいずれで
も良いビット）」マッチングを有する内容アドレス指定
可能メモリ（ＣＡＭ）の動作として考えることができ
る。全てのＶＬＣ符号テーブルは固定であるので、ＣＡ
Ｍ−ＲＯＭは十分であり、これは図５４ないし５７に示
したＲＯＭ ＡＮＤ−プレーン（ｐｌａｎｅ：面）の仕
事である。索引生成は（むしろアルゴリズム的に）テー
ブル索引（ルックアップ）方法で行われるので、標準の
テーブルを処理する制限はない。
【０２９５】ＲＯＭ Ｏｒ−プレーンは「索引」（活性
化したワードライン）を復号化データ及び符号のサイズ
（又は長さ）に変換する。そのデータは復号化出力（エ
ラーチェックを条件として）を形成し、サイズ情報はセ
レクタを制御する計算を実行させるためにフィードバッ
クされ、よって、それに続くサイクルで次のＶＬＣの復
号化を行なうため正しいデータをデコーダＲＯＭ３０２
に供給する。
【０２９６】本発明において、ＲＯＭ３０２のアドレス
は２つのフィールド内にある。大きいフィールドは復号
化されるべきビットパターンであり、小さいフィールド
は調べられるべきハフマン符号を選択する。調べなけれ
ばならないビットパターンは最も長いＶＬＣ符号に対応
して長く、１６ビットであり、テーブル選択の追加の４
ビットがある。よって、合計で２０ビットのアドレス空
間（約１００万アドレス）があるが、ＲＯＭ３０２内に
４５０入力があるだけである。その違いの理由は「ドン
トケア」ビットの存在のためである。
【０２９７】ＶＬＣｓを復号化するためには、ＡＮＤ−
プレーンがＶＬＣビットパターン内の「ドントケア」ビ
ットを復号化することができる必要がある。これは、最
大１８ビットより短い全てのＶＬＣｓが、そのＶＬＣの
復号化の部分ではない追加のビットに後を続かれている
からである。ワイドアドレスのためＡＮＤ−プレーンは
事前復号化され（２−＞４）、ＲＯＭ３０２はこの事前
復号と共に処理する「ドントケア」を結合しなければな
らない。更に、完全なＭＰＥＧ符号テーブルに加えて、
ＲＯＭ３０２は所定の符号テーブル用に存在する不当な
ＶＬＣパターンを識別する入力を有する。
【０２９８】処理能力最大化 サイクル毎に１つの復号化項目の出力を維持するため
に、デコーダ入力を制御する上でいくつかの注意がとら
れている必要があり、特別な処理は「複雑」シンボル
（すなわち、それはＦＬＣｓ又はＶＬＣｓではない）の
ために用いられる必要がある。
【０２９９】エスケープ符号化係数のピーク処理能力を
維持するために、サイクル当たり少なくとも１つの完全
な符号を入力しなければならない。要求される最大長は
ＭＰＥＧ−１で２８ビットであるので、これは（２８よ
り大きいその次の実用サイズである）３２ビットの入力
ワード幅を課している。普通の変換係数も、それらがレ
ベル値の符号を与える１ビットのＦＬＣがその後に続く
ＶＬＣからなり、他の複雑なシンボル（例えば、動きベ
クトル、イントラＤＣ及びエスケープ符号化係数）と同
様に処理されるという点において、「複雑」シンボルで
ある。（分離したサイクルで）ＦＬＣがその後に続くＶ
ＬＣとして係数が復号化され、ＲＯＭ３０２に符号ビッ
トを復号化させることの代わりの方法がＲＯＭに２つの
大きなテーブルのサイズを２倍にすることであるならば
ピーク処理能力を達成することができない。よって、本
発明においては、１つのサイクルが「最終」の要求結果
を生成することができるように特別な処理は様々なシン
ボルのために用いられる。
【０３００】ＦＬＣ及びトークン ＦＬＣ処理の基本はＦＬＣの必要な長さでセレクタを制
御すること、ＲＯＭ３０２を迂回し正確に選択したＦＬ
Ｃを単に出力することである。よって、単なるＦＬＣｓ
は重要な特別なハードウエアなくデコーダによって正し
く自然に処理される。更に、トークンは処理されない
が、デコーダの出力へ直接供給される。
【０３０１】実施 この章は本発明においてデコーダの実施のいくつかの重
要な特徴を述べる。その実施は図５２に示すように、カ
ウンタ３０３及びセレクタ３０１を伴うレジスタの構成
と符号ＲＯＭとを含む。図５３の図はコア成分がどのよ
うに本発明の主たるハフマン復号化コア部分を実施する
ために相互接続されているかを示している。レジスタｍ
ｓ［３１：０］及びｌｓ［３１：０］は各々ＭＳＲｅｇ
及びＬＳＲｅｇであり、ブロックｐｈｓｅｌｅｃｔはセ
レクタである。カウンタロジック（論理回路）は（様々
な他のロジックと共に）ブロックｐｈｓｅｌｅｃｔに含
まれ、カウントラッチはｃｎｔ［４：０］と表されてい
る。この図上の他のロジックは処理命令、データ及び命
令の動き、トークン、（ブロックｐｈｃｏｐで行なわれ
る）更なる「複雑」シンボルの操作を処理する。
【０３０２】図５４に示した図は本発明に応じたハフマ
ン符号ＲＯＭ３０２を実現するために用いられたタイプ
の非常に小さな例のＲＯＭ設計を示している。このＲＯ
Ｍ３０２の特有の特徴は、可変長ハフマン符号を復号す
る方法を実現するために用いられる事前復号及び「ドン
トケア」処理がＡＮＤ−プレーン内に置かれたことであ
る。
【０３０３】図５５，図５６及び図５７、特に図５５を
参照すると、「ドントケア」処理を行なうことができる
ＲＯＭ ＡＮＤ−プレーンの第１の実施例が示されてい
る。この実施例においては、各アドレスライン（ａ
［３］，ａ［２］，ａ［１］，ａ［０］）はその正方向
及び逆方向の両方にＡＮＤ−プレーンを横切って駆動さ
れる。与えられたアドレスライン上の「１」又は「０」
を復号化するためトランジスタは従来の方法で正又は逆
のアドレスラインのいずれかへ接続される。「ドントケ
ア」（ｘによって示される）を復号化するためにトラン
ジスタはその正又は逆のラインのいずれにも接続されな
い。
【０３０４】図５６及び図５７は復号化ロジック内の最
悪の場合の一連のトランジスタの数を減少させるため事
前符号化を利用する代替の実施例を示している。それら
の例においては、２つのアドレスビットで表すことがで
きる４つの可能な番号の各々について４つのラインのう
ちの１が高レベルに駆動されるような事前復号化におい
て２つのアドレスビットは共に結合される。本発明は２
つビットより多いビットが共に結合されるより高いレベ
ルの事前復号化で同様に動作することはこの分野の当業
者には明らかである。事前復号化において共にグループ
とされた２つのアドレスビットが設定値（１又は０、
「ドントケア」ではない）を有するならば、トランジス
タは従来の方法では適当な事前復号化アドレスラインに
接続される。同様に、そのアドレスビットの１つが「ド
ントケア」を有するならば、トランジスタは以前のよう
に用いられない。しかしながら、アドレスビットの一方
が設定値（１又は０）を有する必要があり他方のアドレ
スビットが「ドントケア」を必要とするならば、事前復
号化の２つのアドレスラインのいすれかが活性状態であ
るとき、選択されるＯｒ−プレーンを横切って駆動され
るワードラインを復号化は要求する。図５６に示された
実施例において、これは、符号：００１ｘについての場
合に示したように関連する事前復号化アドレスラインの
各々上の１つに、並列に２つのトランジスタを設けるこ
とによって達成される。図５７に示された実施例におい
ては、トランジスタの並列接続を用いることなく要求し
た復号化が達成される。この場合に、２つの分離した復
号はその両方の選択を必要として行なわれる。それら
は、両方の選択が活性ならばワードラインが活性状態と
なるようなワードラインドライバ内のＮＯＲゲートを用
いて共に結合される。
【０３０５】上記の説明は、付随する特徴、目的、及び
効果の全てを有する本発明を作成し実行することはこの
分野の当業者には可能であるように詳細に本発明の様々
な態様の全体コンセプト、システムの実現及び動作を十
分に述べていると確信される。しかしながら、本発明及
び本発明の様々な実施例の特に商業的実施に関しての追
加の詳細をより深く詳細に理解することを容易にするた
めに、これに続いて更なる記述及び説明が提供される。
【０３０６】この分野の当業者に対しての説明に役立つ
追加の図面は、本発明が機能するような環境の詳細な構
成及び動作に更なる理解を与えるためにこの出願と共に
含まれる。本発明の上記したパイプラインシステムは、
パイプライン処理機器として配置される２線インターフ
ェースによって相互接続された複数のステージ（段）を
利用するＭＰＥＧビデオ伸張方法及び装置を含むビデオ
復号化システムの様々な態様において更なる改善のため
に長く存在した要求を満たす。制御トークン及びＤＡＴ
Ａトークンはトークン形式で制御及びデータ両方を運搬
する１つの２線インターフェースを介して供給する。ト
ークン復号回路は設けられたステージに適切な制御トー
クンとして所定のトークンを識別し、パイプラインに介
して非認識の制御トークンを供給するために所定のステ
ージに設けられる。再構成処理回路は選択されたステー
ジに設けられ、識別された制御トークンに応答して識別
したＤＡＴＡトークンを処理するようなステージを再構
成する。独特のサポート副システム回路及び処理技術の
幅広い変更は、メモリアドレス指定、共通処理ブロック
を用いるデータ変換、時間同期、非同期スイングバッフ
ァリング、ビデオ情報の記憶、並列ハフマンデコーダ等
を含んでシステムを実施するために開示される。
【０３０７】本発明の特定の形態は示されかつ述べられ
たが、様々な変更は本発明の精神及び範囲から離れるこ
となくなすことができることは上記のことから明らかで
ある。よって、添付した特許請求の範囲を除いて本発明
は限定されるものではない。以下に述べた本発明のシス
テムのより詳細な説明は、系統化、明確性、及び説明上
の便宜のために以下に記した表題に従って記述されてい
る。 概観．．． スタートコード検出器．．． パーサ．．． 空間処理．．． 予測．．． ディスプレイ回路．．． 並列スタートコード検出器（ＳＣＤＰ）．．． 入力Ｆｉｆｏ．．． 入力回路．．． スタートコード．．． ビットスタッフの除去．．． サーチ・モード．．． 非整列スタートコード．．． オーバーラップスタートコード．．． 認識されないスタートコード．．． 拡張及びユーザーデータ．．． ピクチャ・エンド（ＰＩＣＴＵＲＥ−ＥＮＤ）トークン
の挿入．．． ストップ・アフターピクチャ（Ｓｔｏｐ Ａｆｔｅｒ
ｐｉｃｔｕｒｅ）割り込み．．． 全廃棄．．． アクセスビット．．． ＳＣＤＰにより認識されるトークン．．． ＳＣＤＰメモリーマップ．．． 実動化．．． コード化データバッファ周辺のデータフロー．．． 動作の理論．．． 不連続性．．． スタートアップ．．． 実施例．．． ハードウエア．．． タイムスタンプ情報のＭＳＭハンドリング．．． スタートアップ．．． ＭＳＭタイムスタンプエラーコード．．． ３０Ｈｚのサポート．．． 序文．．． 状態マシン．．． ジャンプ及びコール．．． 割り込み及びエラー．．． ジャンプアドレス．．． 状態マシン内部の命令．．． 状態マシンのテスト．．． 状態マシン・マイクロ符号マップ．．． 状態マシン・マイクロ符号語．．． 演算コア．．． ＡＬＵ．．． シフトブロック．．． キャリーブロック．．． 条件ブロック．．． ＡＬＵコア．．． ＡＬＵ・マイクロ符号語．．． ＡＬＵの使用．．． レジスタ・ファイル．．． レジスタ・ファイルアドレス指定．．． レジスタファイル・レジスタタイプ．．． レジスタファイル・アドレスマップ．．． レジスタファイル・マイクロ符号語．．． トークンポート．．． トークンポート・マイクロ符号語．．． マルチプレクサ．．． ＵＰＩメモリーマップ．．． 序文．．． インターフェース．．． 機能の記述．．． タイミング要件．．． マイクロプロセッサインターフェースアクセス．．． 序文．．． インターフェース．．． 機能の記述．． 誤りを含んで形成せれたトークン．．． ジグザグ・スキャンパス．．． ラスタスキャン順序．．． マイクロプロセッサインターフェースアクセス．．． 序文．．． フレーム内の予測画面．．． フレームに基づく予測．．． フィールドに基づく予測（フレーム画面内）．．． デュアルプライム（フレーム画面内）．．． フィールド画面内の予測．．． フィールドに基づく予測．．． １６×８ＭＣ．．． フィールド画面内デュアルプライム．．． 全体的組織．．． 水平アップ・サンプラー．．． 序文．．． ４：３アップ・サンプリング．．． ３：２アップ・サンプリング．．． ２：１アップ・サンプリング．．． 境界効果．．． 出力ペル（ｐｅｌ）の数．．． 位置信号．．． 多重化データ．．． 水平位置合わせ．．． アップ・サンプリング比．．． ビデオタイミング発生器．．． 序文．．． 水平タイミング．．． 垂直タイミング−ＰＡＬ．．． 垂直タイミング−ＮＴＳＣ．．． ＶＴＧ構造．．． 水平マシン．．． 垂直マシン．．． ハード結線された比較器のデザイン．．． 出力多重化．．． 境界生成．．． 垂直境界．．． ＵＰＩ制御．．． 出力マルチプレックス．．． 概観 この詳細な説明では本発明をチップ全体として扱う。こ
こで図５８を参照すると、そこにはシステムの非常に高
水準ブロック図が示されている。以降の節においては、
より詳細なブロック図を提供するために各ブロックが拡
大されている。
【０３０８】この記述は回路の種々の機能的ブロックの
間のすべてのインターフェースについて正確に文書にし
たものである。これにより、各ブロックは、そのブロッ
クが提供することが期待されるインターフェースの完全
な知識を用いて設計することが可能になる筈である。図
５８に示された如く、基本的なシステムの構成部品には
クロック発振器３５０、スタートコード検出器２０１、
パーサ２０２、マイクロプロセッサインターフェース
（ＭＰＩ）３２０、メモリ制御サブ・システム３５２、
空間処理サブ・システム３５１、予測サブ・システム２
０８及びディスプレイ３５５が含まれる。図５８は更に
種々のシステム構成部品の間のインターフェースを図示
している。
【０３０９】スタートコード検出器 図５９は本発明によるシステムの回路の他のブロックと
相互接続されたスタートコード検出器２０１（ＳＣＤ）
を示している。ＳＣＤ２０１は３つの異なる機能を提供
するものと考えることができる。第１に、ＳＣＤ２０１
は専用のＰｉｎ又はＭＰＩ３２０からのデータを受け取
る入力回路を提供する。第２に、ＳＣＤ２０１はデータ
内のスタートコードを検出する。第３に、ＳＣＤは入力
データをコード化データバッファ（ＣＤＢ）３２１内で
内部的に使用されるフォーマットにアセンブルするのに
必要な回路を提供する。
【０３１０】パーサ 図６０は本発明によるパーサ・サブ・システムを図示し
ている。ＣＤＢ３２１のためにフォーマットされたデー
タはアンパックされ、ＭＰＩ３２０から命令を受け取る
パーサに渡される。その後、データは２線式インターフ
ェースを介してシステムの残りの部分に伝達される。
【０３１１】空間処理 図６１は空間処理回路の構成部品を図示している。これ
らの構成部品には逆モデラー（Ｉｍｏｄｅｌ）３２５、
逆ジグザグ器（ＩＺＺ）３２６及び逆量子化器（Ｉｑｕ
ａｎｔ）３２７及び逆離散コサイン変換器（ＩＤＣＴ）
３２８が含まれる。データはＩｍｏｄｅ１３２５を通
り、さらにＩＺＺ３２６を、次いでＩｑｕａｎｔ３２７
を、さらにまたＩＤＣＴ３２８を通過する。
【０３１２】ディスプレイ回路 本発明のディスプレイ回路が図６２に示されている。こ
のシステムは垂直アップ・サンプラー２１０、水平スケ
ールサブ・システム３３１、出力マルチプレクサ３３２
及びビデオタイミング発生器３３３を含んでいる。 並列スタートコード検出器（ｓｃｄｐ） 本発明によるスタートコード検出器２０１は、並列スタ
ートコード検出器、即ち、データを並列に通過させるも
のである。このシステムは、先に１９９４年３月２４日
に出願されたイギリス特許出願第９４０５９１４．４号
及び１９９２年６月３０日に出願されたＥＰＯ出願第９
２３０６０３８．８号、（以下「Ｂｒｏｌｌｙ」と称す
る）に開示されたシステムと同様のものである。しかし
ながら、これら二つのスタートコード検出器の間には幾
つかの主要な差異が存在する。第１には、バイト整列が
仮定されている。本発明においては、スタートコードを
見つけだすためにデータをシフトすることが無いのであ
る。第２に、本発明は主としてＭＰＥＧデータに対して
動作する。
【０３１３】ＭＰＥＧ（１及び２）スタートコードはス
タートコード・プレフィックス（ｓｔａｒｔ＿ｃｏｄｅ
＿ｐｒｅｆｉｘ）として知られるビットストリームにお
ける唯一のビット（バイトパターン）によって構成され
ている。このパターンは２３個のゼロの後に１が一つ有
るものである。このｓｔａｒｔ＿ｃｏｄｅ＿ｐｒｅｆｉ
ｘの直後に続く８ビットはスタートコード・バリュー
（ｓｔａｒｔ＿ｃｏｄｅ＿ｖａｌｕｅ）として知られて
いる。これはスタートコードのタイプを表している。本
発明のＳＣＤに到達するスタートコードはバイト整列さ
れていることが必要である。よって、上記のデータは例
えば以下のバイト・シーケンスとして特定される。
【０３１４】 ０ｘ００ ０ｘ００ ０ｘ０１ ０ｘｂ８ これらがグループ・スタートコード（ｇｏｕｒｐ＿ｓｔ
ａｒｔ ｃｏｄｅ）である。
【０３１５】入力Ｆｉｆｏ 本発明は２５０Ｋバイト／秒のピークデータレートのと
きにもコード化データバッファがオーバーフローせず、
入力受け入れ（ｉｎ＿ａｃｃｅｐｔ）ピンが引き下げら
れることがないように設計されている。従って、入力ｆ
ｉｆｏの長さを計算するためには、１）スイングバッフ
ァのための最悪の場合の待ち時間と、２）ＳＣＤを通し
た最悪の場合のデータの拡大について知ることが必要で
ある。
【０３１６】本発明によれば、コード化データクロック
レートで到達する入力データに対して、ＳＣＤＰはスタ
ートコード毎に二つのストールを生成する（データスト
リームから３バイトが除かれている）。 入力回路 本発明の入力回路はＢｒｏｌｌｙによって開示されたも
のと全く同一の方法で動作する。しかしながら、それら
の二つの回路の間には２、３の重大な差異が存在する。
第１に、ｕｐｉはトークンの有効なエンド（それがセッ
トされないかも知れないため）まで待つように作られて
いない。その代わりに、信号イン・トークン（ｉｎ＿ｔ
ｏｋｅｎ）がローになるまで待つように作られる。第２
に、バイトモードに入る際のＤＡＴＡレヘッダーの生成
は、いくらかのバイトモードデータがあることに依存す
る。
【０３１７】スタートコード 本発明においては、ＭＰＥＧスタートコードはＳＣＤに
よって認識されてトークンに変換される。それらを表１
５に示す。
【０３１８】
【表１５】 ビットスタッフの除去 一つのｓｔａｒｔ＿ｃｏｄｅ＿ｐｒｅｆｉｘに先行ずる
いかなるゼロビットもスタッフ（詰め物）であり、安全
に除去し得る。本発明において、スタッフの完全なバイ
トのみ除去される。
【０３１９】例えば、以下に示すバイト・シーケンスに
おいては１３のスタッフ・ビットが有り、その内の８個
のみが実際に除去される。 ０ｘ２０ ／／５スタッフ・ビット ０ｘ００ ／／８スタッフ・ビット ０ｘ００ ０ｘ００ ０ｘ０ｌ ／／ ｓｔａｒｔ＿ｃｏｄｅ＿ｐｒｅｆｉｘ サーチ・モード 本発明によるサーチ・モード（ｓｅａｒｃｈ＿ｍｏｄ
ｅ）は以下の表１６に示されている。
【０３２０】
【表１６】 ゼロ以外の何れのサーチ・モードではスタートコードの
所望のクラスが見つかるまで到着するデータの全てが廃
棄される。その時点で、サーチ・モードがゼロにリセッ
トされ、スタートコード・サーチ（ｓｔａｒｔ＿ｃｏｄ
ｅ＿ｓｅａｒｃｈ）割り込みが発生する。新しい制御ビ
ットであるストップ・オンサーチ（ｓｔｏｐ＿ｏｎ＿ｓ
ｅａｒｃｈ）がＳＣＤが割り込み（この割り込みはまた
通常の方法でマスクされるけれども、停止は必須ではな
い）を発生した後に実際に停止するか否かを判別する。
【０３２１】本発明においては、ＳＣＤがＦＬＵＳＨト
ークンを受け取った場合にもまたｓｅａｒｃｈ＿ｍｏｄ
ｅがゼロにセットされる。しかしながら、ＦＬＵＳＨト
ークンがｄｉｓｃａｒｄ＿ａｌｌで終了する場合にはｓ
ｅａｒｃｈ＿ｍｏｄｅが完全にリセットされる。即ち、
ＦＬＵＳＨトークン及びｄｉｓｃａｒｄ＿ａｌ１の組み
合わせによってサーチ・モードがリセットされる。
【０３２２】非整列スタートコード 一つ以上のゼロバイトの連続の後に０ｘ０１が続けばス
タートコードである。更に、２３個以上のゼロの連きの
後に１が続かなければ非整列スタートコードである。バ
イト整列された環境ではこのことは以下のように解釈さ
れる。もし、ビットスタッフを除去した後に０ｘ０１を
受けとらない場合にはスタートコード非整列である。な
お、この宣言は非整列スタートコードの有るもの（スタ
ッフが１バイト以下である場合に関係している）は見落
としていることに注意すべきである。
【０３２３】本発明のＳＣＤＰは、データシートにおい
て非整列スタートコードのどのクラスが検出されるかに
ついて記述する努力をするよりはむしろ、それらを無視
している。換言すれば、スタッフはまだ除去されている
のである。 オーバーラップスタートコード スタートコードの「値］の部分が以降のスタートコード
の「ｐｒｅｆｉｘ］の部分を形成するようにすることが
可能である。これは一般的に以下の二つの理由により生
起する。１）規格によればシステムレベルのスタートコ
ードはストリーム内のどの位置に生起しても良く、ビデ
オレベルのスタートコードの中に直接生起することも含
まれる。２）エラー。誤りと思われるスタートコードを
すべて最後まで除去し、それによりエラー復旧の可能性
が高まる。
【０３２４】バイト整列環境においては、本発明によれ
ば、オーバーラッピングスタートが生起するただーつの
方法はピクチャースタート（ｐｉｃｔｕｒｅ＿ｓｔａｒ
ｔ、値＝０ｘ００）が他のスタートコードの部分となる
場合のみである。このやり方で、ｐｉｃｔｕｒｅ＿ｓｔ
ａｒｔはデータから除去され、第２のスタートコードが
デコードされる。もし、次にこれがオーバーラップして
いれば、非オーバーラッピングスタートコードが検出さ
れるまで同一の手続きが行われる。
【０３２５】認識されないスタートコード 本発明において予約値（０ｘｂ０、０ｘｂ１、０ｘｂ
６）、全部のシステムスタートコード（０ｘｂ９から０
ｘｆｆ）及びシーケンス・エラーコード（Ｏｘｂ４）は
それぞれ認識されないスタートコードである。認識され
ないスタートコードを除去した後は、ＳＣＤは次の有効
なスタートコードが見つかるまで全ての入力データを廃
棄する。またＳＣＤは認識されないスタート（ｕｎｒｅ
ｃｏｇｎｉｚｅｄ＿ｓｔａｒｔ）エラーレジスタをセッ
トし、認識されないスタート（ｕｎｒｅｃｏｇｎｉｚｅ
ｄ＿ｓｔａｒｔ）マスクに依存して割り込みを生成す
る。
【０３２６】 拡張及びユーザーデータ 本発明において二つのコンフィギュレーションビットが
使用される。 １）Ｄｉｓｃａｒｄ＿ｕｓｅｒ（又は無し） ２）Ｄｉｓｃａｒｄ＿ｅｘｔｎ（ＭＰＥＧ２メイン・プ
ロファイル、メインレベル以上） これらの二つのコンフィギュレーションビットは１にリ
セットされる。
【０３２７】ＭＰＥＧ２拡張スタートコードは異なって
いる。拡張スタート・バリュー（ｅｘｔｅｎｓｉｏｎ＿
ｓｔａｒｔ＿ｖａｌｕｅ）に続く４つのビットは拡張ス
タートコード識別子（ｅｘｔｅｎｓｉｏｎ＿ｓｔａｒｔ
＿ｃｏｄｅ＿ｉｄｎｔｉｆｉｅｒ）であり、ＳＣＤによ
ってデコードされねばならない。４つの新しいトークン
がこれらをフラグするために生成されている。許容され
た拡張コード識別子（ｅｘｔｅｎｓｉｏｎ＿ｓｔａｒｔ
＿ｃｏｄｅ＿ｉｄｅｎｔｉｆｉｅｒｓ）及びそれらのト
ークンを表１７に示す。しかしながら、予約された拡張
スタートコード識別子（ｅｘｔｅｎｓｉｏｎ＿ｓｔａｒ
ｔ＿ｃｏｄｅｉｄｅｎｔｉｆｉｅｒ）は認識されない。
認識されない拡張スタートコード（ｅｘｔｅｎｓｉｏｎ
＿ｓｔａｒｔ＿ｃｏｄｅｓ）は廃棄されるか（Ｄｉｓｃ
ａｒｄ＿ｅｘｔｎに依存）、又は（旧）ｅｘｔｅｎｓｉ
ｏｎ＿ｄａｔａトークンによって置換される。
【０３２８】
【表１７】 ピクチャー ・エンド（ＰＩＣＴＵＲＥ＿ＥＮＤ）トー
クンの挿入 現行の標準（ＭＰＥＧＩ、２、ＪＰＥＧ、又はＨ２６
１）はいずれも現在の画面を終了する方法について規定
していない。
【０３２９】しかしながら、本発明においては、ＳＣＤ
２０１がイン・ピクチャ（ｉｎ＿ｐｉｃｔｕｒｅ）と呼
ばれる状態を保持する。この状態はＰＩＣＴＵＲＥ−Ｓ
ＴＡＲＴトークンがＳＣＤ２０１によって出力される際
にはいつでもセットされる。構文上においてｐｉｃｔｕ
ｒｅ＿ｓｔａｒｔ（又はＦＬＵＳＨトークン）より高い
それ以降のスタートコードはＰＩＣＴＵＲＥ＿ＥＮＤト
ークンの生成を起こす。ＰＩＣＴＵＲＥ＿ＥＮＤトーク
ンは生成されて新しいスタートコードに関係するいかな
るトークンより前に出力される。状態ｉｎ＿ｐｉｃｔｕ
ｒｅはＰＩＣＴＵＲＥ＿ＥＮＤトークンがＳＣＤ２０１
を離れる際にリセットされる。もしＳＣＤ２０１が入力
データストリームでトークンを受け取った場合でも、Ｐ
ＩＣＴＵＲＥ＿ＥＮＤトークンを受け取る場合も含めて
動作は論理的に同一である。要約すれば、ＰＩＣＴＵＲ
Ｅ＿ＥＮＤを生成させる可能性のあるスタートコード
（及びトークン）は、本発明によれば以下の通りであ
る。
【０３３０】 ｐｉｃｔｕｒｅ＿ｓｔａｒｔ＿ｃｏｄｅ又はトークン ｇｒｏｕｐ＿ｓｔａｒｔ＿ｃｏｄｅ又はトークン ｓｅｑｕｅｎｃｅ＿ｓｔａｒｔ＿ｃｏｄｅ又はトークン ｓｅｑｕｅｎｃｅ＿ｅｎｄ＿ｃｏｄｅ又はトークン ＦＬＵＳＨトークン ストップ・アフタ・ピクチャ割り込み ストップ・アフタ・ピクチャ（ｓａｐ）の特徴は、現在
のシーケンスを終了させる簡潔な方法、例えばチャンネ
ル変更を容易するための本発明の機能である。この機能
をできるだけ自動的に外部のリアルタイムソフトウエア
を必要とすることなく達成ずることが必要である。
【０３３１】ｓａｐ制御ビットはフラグ・ピクチャ・エ
ンド（ｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ）と称する。
ｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ、マスク及びエラー
ビットに加えて以下の二つの制御ビットが存在する。 １）ａｆｔｅｒ＿ｐｉｃｔｕｒｅ＿ｓｔｏｐ：割り込み
を生成して後にＳＣＤが停止するか否かを決定する。
【０３３２】２）ａｆｔｅｒ＿ｐｉｃｔｕｒｅ＿ｄｉｓ
ｃａｒｄ：このビットはＳＣＤＰがｆｌａｇ＿ｐｉｃｔ
ｕｒｅ＿ｅｎｄ割り込みを生成した後にｄｉｓｃａｒｄ
＿ａｌ１モードに自動的に移行するか否かを決定する。 この方法により、ｄｉｓｃａｒｄ＿ａｌｌモードはどの
イベントがそれを呼び出したかについて知る必要がなく
なり、ｄｉｓｃａｒｄ＿ａ１１モードをそのままにして
瞬時にかつ簡潔にサーチ・モードに移行することが可能
になる。
【０３３３】本発明に依れば、ＰＩＣＴＵＲＥ＿ＥＮＤ
トークンがＳＣＤにより出力される際には常にｆｌａｇ
＿ｐｉｃｔｕｒｅ＿ｅｎｄビットが何か動作をなすべき
か否かを決定する。もしｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅ
ｎｄがセットされていれば、ＰＩＣＴＵＲＥ＿ＥＮＤの
後にＦＬＵＳＨが生成され、イベントが生成される。割
り込みはｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ＿ｍａｓｋ
に依存し、（割り込みの場合には）ストップはａｆｔｅ
ｒ＿ｐｉｃｔｕｒｅ＿ｓｔｏｐに依存する。
【０３３４】一例として、チャンネル変更のためのイベ
ントのシーケンスは以下の如くである。 １）ａｆｔｅｒ＿ｐｉｃｔｕｒｅ＿ｓｔｏｐ＝０及びａ
ｆｔｅｒ＿ｐｉｃｔｕｒｅ＿ｄｉｓｃａｒｄ＝１でｆｌ
ａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄを セット。
【０３３５】２） ｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ
＿ｅｖｅｎｔに応答。 ａ）サーチ・モードをシーケンスにセット（一例）。 ｂ）リチューン等。 ３） ｄｉｓｃａｒｄ＿ａｌｌをＦＬＵＳＨ又はｓ／ｗ
リセット。 ４）ＳＣＤＰが次のシーケンスの開始をサーチ。
【０３３６】全廃棄（ｄｉｓｃａｒｄ＿ａｌｌ） Ｒ／Ｗ制御ビットのｄｉｓｃａｒｄ＿ａｌｌが本発明に
よるＳＣＤＰをしてＦＬＵＳＨトークンまで、それを含
めて全ての入力を廃棄せしめる。このビットはＦＬＵＳ
Ｈトークンによって自動的にリセットされ、ｆｌａｇ＿
ｐｉｃｔｕｒｅ＿ｅｎｄ関数によってセットされ得る。
【０３３７】ＳＣＤＰによっ認識されるトークン 大概の本発明のＳＣＤＰの主要な機能は実際のトークン
生成に関しているが、幾つかのトークンはコード化デー
タポー卜に供給され（又は入力回路を介し）たときにＳ
ＣＤＰによりデコードされ、実行される。これらのトー
クンは表１８に示され、定義されている。
【０３３８】
【表１８】 Ｓｃｄｐメモリーマップ 本発明のＳＣＤＰのための種々のレジスタ及びそれらの
関連ずるアドレスが表１９に記述されている。
【０３３９】
【表１９】 コード化データバッファ回りのデータフロー 本発明は以下の利点を提供する。
【０３４０】 １） バッファを回転（ｓｗｉｎｇ）させる方法。 ２） バイトを奇数のビットにパックする必要を回避す
る方法。 ３） （長くなる可能性の有る）ＳＣＤのバス幅を８ビ
ットまで減少させる。 ４） ＳＣＤが自身の３２ビットデータへのパッキング
を行う。大きなバスを回避するために、ＳＣＤのこのビ
ットはＤＲＡＭ−ＩＦの内部に位置している。本発明に
おいて、これをｓｃｃｄｂｉｎと称する。このモジュー
ルは全てのＤＡＴＡを３２ビット語にパックし、非デー
タトークンの間は推算する。
【０３４１】５） スイングバッファがそれ自身の計数
及びスイングを行う。バッファはＰＩＣＴＵＲＥ＿ＥＮ
Ｄ又はＦＬＵＳＨトークン（又は信号）に応じてｓｃｃ
ｄｂｉｎからの信号ｆｉｌｌ＿ａｎｄ＿ｓｗｉｎｇに応
じてフラッシュする。 ６） ハフマンデコーダの前に位置するアンパックモジ
ュールｓｃｃｄｂｏｕｔが出力スイングバッファにより
提供されるｂｕｆｆｅｒ＿ｓｔａｒｔ信号を受け取るま
でＦＬＵＳＨ又はＰＩＣＴＵＲＥ＿ＥＮＤに続く全ての
データを検出する。 序文 この節では本発明によるタイムスタンプ情報の扱いが定
義される。
【０３４２】動作の理論 ＭＰＥＧ−２ビデオ及びオーディオにおいてはデータは
ＭＰＥＧ−２システムストリームによって運ばれる情報
を使用して同期が敗られる。同期、クロック基準及びタ
イムスタンプを扱う情報には本質的に二つのタイプが有
る。クロック基準はデコーダに「現在」時間を表すため
にどのような数が用いられているかについて知らせるた
めに用いられる。これは、規則的な間隔でインクリメン
トされるカウンタを初期化するために用いられ、それに
よりデコーダは常に現在時刻が何時であるかについての
概念を持つことができる。
【０３４３】（典型的な例としてビデオ及びオーディ
オ）を形成するために用いられるデータのストリームの
各々についてタイムスタンプが付加されている。ビデオ
の場合、タイムスタンプは画面に関係づけられ、デコー
ダに対して「何時」（クロック基準により初期化された
カウンタにより定義される）画面を表示すべきかを知ら
せる。
【０３４４】しかしながら、ＭＰＥＧにおける全ての物
と同様に、状況はこれよりずっと複雑である。クロック
基準には二つのタイプが存在する。プログラムクロック
基準（ＰＣＲ）と、システムクロック（ＳＣＲ）であ
る。クロックは９０ＫＨｚの解像度までの情報を有して
おり、他方おクロックは解像度を２７ＭＨＺまで拡大す
る追加の情報を有している。クロック基準は「時間」が
ランダムアクセス又はチャンネル変更の後に再度初期化
可能であるようにデータストリーム内にかなりしばしば
含められている。
【０３４５】タイムスタンプにもまた二つのタイプがあ
る。プレゼンテーションタイムスタンプ（ＰＴＳ）およ
びデコーダタイムスタンプ（ＤＴＳ）である。これら
は、並べ替えされねばならないＩ−ピクチャ及びＰ−ピ
クチャについてのみ異なっている（Ｂ−ピクチャについ
ては同じである）。ＤＴＳは画面をいつデコードすべき
かを示す一方、ＰＴＳは画面をいつ表示すべきかを示
す。単純な、２−３プルダウン効果の無いフレーム画面
の場合にはＩ−ピクチャ又はＰ−ピクチャのＤＴＳ及び
ＰＴＳ間の差異はその画面フレーム期間に続くＢ−ピク
チャの数より１多くなる。
【０３４６】理解しておくべき重要な複雑さはＤＴＳ及
びＰＴＳ画面を瞬時にデコードすることが可能なデコー
ダの仮想的なモデルに関するものであるということであ
る。実際のデコーダはいずれもこのようなことはでき
ず、デコーダが画面を表示すべき理論的な時間を修正す
るためには多くのステップ必要とする（タイムスタンプ
及びクロック基準によって定義される）。このような変
更例はデコーダのアーキテクチャーの詳細に依存する。
明らかに、ビデオデコーダにより生じたいかなる遅延
も、音声デコーダ内の等価な遅延によって整合されねば
ならない。 不連続性 「時間」の概念での不連続性が生じる可能性が有る。例
えば、編集されたビットストリームにおいては各編集点
は不連続な時間を有することになる。同様の状態はチャ
ンネル変更の際にも生起する。一つの時間管理状態でエ
ンコードされたタイムスタンプを他の管理状態からのク
ロック基準によって定義される「時間」に対して用いる
ことは明らかに不正確な結果に到るため、注意しなけれ
ばならない。 スタートアップ スタートアップ（又はチャンネル変更）においては、正
確にデコードを開始するするために二つの潜在的に競合
する要件が存在するため、特別なの問題が生じる。ビデ
オについて考慮すると、システムヘッダーに続くＩ−ピ
クチャからデコードを始めなければならない（これは全
ての場合に正しくは無いが、概ね正確である）けれど
も、システムについて考慮すると最初にデコードされた
画面をタイムスタンプを担持している必要がある。しか
しながらすべての画面がタイムスタンプを担持していな
ければならないという要件は無く、もしＩ−ピクチャで
あって、かつタイムスタンプを有する画画を探索しよう
とすれば永遠に待ち続けなければならないかも知れな
い。
【０３４７】一つのＩ−ピクチャについて、それに先行
するタイムスタンプを有する画面からタイムスタンプが
どうなっていたであろうかについて計算することを思い
つくかも知れない。残念ながらこの方法は、それらの間
にある画面がフィールド画面であるかフレーム画面であ
るか（そしてｒｅｐｅａｔ＿ｆｉｒｓｔ＿ｆｉｅｌｄが
セットされているか否か）を判別するためにその中間の
画面を部分的にデコードしなければならないため、実行
することは非常に難しい。このことはデータがコード化
データバッファ内を通過するとともにハフマンデコーダ
により廃棄されることが必要である。
【０３４８】実施例 図６３はタイムスタンプの管理を実現するための第１の
実施例を示している。クロック基準２５３は本発明のシ
ステム分離器２５４によってデコードされて、９０ＫＨ
ｚでインクリメントされる時間を表すカウンタ２５５に
送られる。それらはまた、ビデオデコーダ２７０内に位
置する第２のカウンタ２５８にもロードされる。
【０３４９】タイムスタンプはビデオバッファ２７１を
通過し、ビデオデータと同一の量だけ遅延される。これ
らは次に時間の局所コピーと比較されて画面が早すぎる
か遅すぎるかが判別される。本発明による他の実施例が
図６４に示されている。この例はクロック基準２５３が
ビデオデコーダ２７０に渡される必要をなくしたもので
ある。このことはビデオデコーダ２７０及びシステムデ
コーダ２５６の両方の内に維持される第２のカウンタ
「ｖｉｄ＿ｔｉｍｅ」２７２、２７３を用いることによ
って行われる。それらは電源オンによりリセットされ、
それ以後フリーランする。この実施例においては二つの
カウンタが調和して動作することが要求されるため、そ
れらの調和がくずれることが無いようにする必要があ
る。このためにはシステム分離器（ｄｅｍｕｘ）内のカ
ウンタのキャリー出力をビデオデコーダ（図示の如く）
内のカウンタをリセットするために用いることで達成で
きる。
【０３５０】この実施例の他の利点としては数の全３３
ビットを扱う必要がないことが挙げられる。理想を言え
ばビデオデコーダ２７０における１６ビットの扱いを可
能にするためにカウンタを１６ビットに限定することが
必要である。このようにすると、９０ｋＨｚの解像度で
は不十分な数の範囲ののみ（２／３秒のみ）しか表せな
いように見えるけれども、ＶＴＧはフリーランニングす
る（又はデコードされるＭＰＥＧストリームとは関係の
無い何かにロックしている）ため、ビデオデコーダにお
いては時間制御はいずれにしてもフィールド時間にのみ
正確であれば良く、その様な高精度は必要としない。
【０３５１】その結果、デコーダに入るタイムスタンプ
の下位の数ビットは廃棄される可能性があると思われ
る。本発明においては、４つのビットが廃棄される。こ
のことはビデオデコーダ２０ビット数の１６ビットを使
用することを意味している。解像度は、こうして５６２
５Ｈｚとなり、１１．６５秒の時間差を表すことができ
る。
【０３５２】従って、ＰＡＬフィールドは５６２５Ｈｚ
のクロックの１１２．５回となる。ＮＴＳＣフィールド
９３．８４回となる。よって、タイミングの計算はまだ
フィールド時間の約１％精度で行うことが可能であり、
本発明にとって充分である。 ハードウエア 図６５は本発明によるハードウエアを示している。Ｂｒ
ｏｌｌｙに開示されたモジュールに加えて二つのモジュ
ールがある。第１のものはスタートコード検出器２０１
の直後に付加され、トークンの生成を担当する。ＴＩＭ
Ｅ＿ＳＴＡＭＰトークンがＰＩＣＴＵＲＥ＿ＳＴＡＲＴ
トークンの直前に生起する。ＭＰＥＧシステムストリー
ムにおいて、タイムスタンプはパケットヘッダー内に担
持され、データのパケット内の最初の画面を示してい
る。パケットはビデオデータと整列していないため、一
般に、タイムスタンプが示している画面の開始の前に前
の画面の終端が存在することになる。
【０３５３】タイムスタンプ情報マイクロプロセッサイ
ンターフェースを介するか又はトークンを用いて本発明
のシステムに供給することができる。どちらの場合に
も、タイムスタンプデータ （１６ビット）がレジスタ
に格納される。タイムスタンプ情報がレジスタ内にある
ことを示すためにフラグがセットされる。もしＴＩＭＥ
＿ＳＴＡＭＰトークンを用いてデータが供給された場合
にはそのトークンはトークンのストリームから除去され
る。
【０３５４】ＰＩＣＴＵＲＥ＿ＳＴＡＲＴトークンに遭
遇したときには、レジスタの状態を示すフラグが調べら
れる。もしクリアであれば、何も動作は行われず、ＰＩ
ＣＴＵＲＥ＿ＳＴＡＲＴトークン及び以降の全てのデー
タは影響されない。いっぽう、もしフラグが有効なタイ
ムスタンプ情報がレジスタ内に存在することを示してい
れば、ＰＩＣＴＵＲＥ＿ＳＴＡＲＴトークンの前にＴＩ
ＭＥ＿ＳＴＡＭＰトークンが生成される。その後、フラ
グはクリアされ、次に生起するタイムスタンプについて
使用可能となる。
【０３５５】第２のハードウエアモジュールはマイクロ
プログラム可能な状態マシン２１８に関するものであ
る。これは、単に２７ＭＨｚデコーダクロックからクロ
ックを受ける一連のカウンタである。第１のカウンタは
クロックを４８００（図に示された４８０４．８のオプ
ションについては後に記述する）で分周するプリスケー
ラである。４８００は３００（２７ＭＨｚ／９０ｋＨ
ｚ）を１６倍した数である。 第２のカウンタは時間カ
ウンタであり、プリスケーラ２７８がクロックを出力す
る度にインクリメントされ、ｒｅｓｅｔ＿ｔｉｍｅピン
によってリセットされる。
【０３５６】この部分のカウンタはその他の部分で使用
される弱フィード・バックラッチに比べて粒子汚れに対
して耐性が大きい完全クロックフィード・バックフリッ
プフロップ（同期の）によって実現される筈である。
（これはＢｒｉａｎの時間カウンタがシステムデコーダ
内のカウンタと調和しない虞れがあるからである。） マイクロプログラマブル状態マシン２１８は時間カウン
タによって示される現在時刻を読み出し、それをＴＩＭ
Ｅ＿ＳＴＡＭＰトークンによって供給される値と比較す
ることが可能である。従って、それが画面をデコードし
ているべき時間に比較して早いか遅いかを確認すること
が可能である。
【０３５７】タイムスタンプに関するＳＣＤ２０１にお
いて用いられるレジスタは表２０に示されている。
【０３５８】
【表２０】 ＭＳＭによるタイムスタンプ情報の扱い この節においては、本発明によるＭＳＭ２１８の、ＴＩ
ＭＥ＿ＳＴＡＭＰトークンを受け取った際の機能の詳細
について記述する。
【０３５９】はじめに、１６−ビットの符号付きタイム
スタンプ補正がＴＩＭＥ＿ＳＴＡＭＰトークンによって
担持されるタイムスタンプに付加される。この補正はチ
ップ−リセットの際にＭＳＭ２１８によりリセットさ
れ、もし何も動作が行われない場合にはタイムスタンプ
は変化されない。制御用マイクロプロセッサは、しかし
ながら、タイムスタンプを修正するためにこのレジスタ
にどの様な値をも書き込むことができ、それにより、ビ
デオ及び音声デコーダを通した差分による遅延を補償す
る。
【０３６０】次に、補正されたタイムスタンプが現在時
刻から減算される。この結果の符号がエラーの方向を与
える（そしてもし有れば、ＭＳＭ２１８によって生成さ
れたエラーコードを判別する）。次いで差の絶対値がと
られ、その結果がフレーム時間と比較される。もしその
結果がフレーム時間より小であれば、何も動作は行われ
ない。前に述べたように、ＶＴＧがフリーランニングす
るため、時間は公称時間からフレーム時間をプラス・マ
イナスした精度でのみ制御可能である。
【０３６１】本発明において、もしエラーがフレーム時
間を越えた場合には、何等かの補正が行われなければな
らない。ＭＳＭ２１８は復号が早すぎる場合には適切な
時間になるまで単に復号を遅延させることができるた
め、それ自身で状態を補正することができる。しかしな
がら復号が意図された時間より遅い場合には、コード化
データバッファの出力において画面を信頼性をもって廃
棄することはできないため、これはもっと複雑になる。
本質的には、シーケンスの復号は壊れており、状態を補
正する最も信頼できる方法は、ランダムアクセス又はチ
ャンネル変更の場合と同様の方法で復号処理を再スター
トすることである。この手続きを容易化するために、Ｍ
ＳＭ２１８の制御レジスタＦＬＵＳＨトークンに遭遇す
るまで全てのデータを廃棄するようにプログラムしても
良い。 スタートアップ もし本発明によるＭＳＭ２１８が、タイムスタンプをそ
れがスタートアップ状態として認識する時間に受け取っ
た場合には（例えば、リセットの後、ＳＥＱＵＥＮＣＥ
＿ＥＮＤトークン又はＦＬＵＳＨトークンの続きでまだ
ＰＩＣＴＵＲＥ＿ＳＴＡＲＴの前のとき）、ＭＳＭ２１
８の動作は修正される。もしタイムスタンプが現在時刻
より前に復号が行われていなければならなかったことを
示していれば、上に詳述した方法と同一の方法で状態が
扱われる。しかしながら、もしタイムスタンプが現在時
刻より後に復号が行われるべきことを示している場合
（これはスタートアップの通常の状態である）には、も
しエラーが１フレーム時間より短くてもデコーダは正確
な時間まで待機する。この方法で、公称復号時間を正確
な時間に対してできるだけ正確に設定することができ
る。その後の画面はそれらの公称時間の前あるいは後
に、エラー状態がトリガーされることなしに１フレーム
時間までデコードされる。
【０３６２】加えて、本発明においてはエラー「ＥＲＲ
＿ＴＯＯ＿ＥＡＲＬＹ」はｄｉｓａｂｌｅ＿ｔｏｏ＿ｅ
ａｒｌｙの設定に拘らずスタートアップの間には生成さ
れない（このエラーでは、復号が早いことが期待される
ため）。 ＭＳＭタイムスタンプエラーコード タイムスタンプの処理の結果として、二つのエラーの内
の一つが生成され得る。 復号がタイムスタンプにより
示される時間より早く行われた場合にはＥＲＲ＿ＴＯＯ
＿ＥＡＲＬＹが生成される。
【０３６３】タイムスタンプにより示される時間より遅
く復号が行われた場合にはＥＲＲ＿ＴＯＯ＿ＬＡＴＥ．
ＥＲＲ＿ＴＯＯ＿ＥＡＲＬＹは抑圧することができる
が、ＥＲＲ＿ＴＯＯ＿ＬＡＴＥは全てのエラーがマスク
されない限り常に生成される。表２１は本発明によれる
マイクロプログラマブル状態マシンに関係する種々のタ
イムスタンプレジスタを記述したものである。
【０３６４】
【表２１】 ３０Ｈｚのサポート 本発明は３０Ｈｚフレームレートは正確にははサポート
しない。しかしながら当業者には、本発明はもしクロッ
ク生成回路が適切に変更されれば３０Ｈｚデータをデコ
ードすることができることが理解される。この場合に
は、システムは２７．０２７ＭＨｚクロックによってク
ロックを供給することで、典型的な「ＣＣＩＲ−６０
１」ラスターが正確に３０Ｈｚで画面を生成するように
なる。２７．０２７ＭＨｚクロックに対応するために
は、それを３００．３で分の１に分周して９０ｋＨｚク
ロック生成しなければならない。本発明においてはこの
値を１６を係数として拡大しているため、クロックを４
８０４．８で分周する必要がある。
【０３６５】序文 この節では本発明によるマイクロコーディング可能な状
態マシン（ＭＳＭ）の詳細について記述する。ＭＳＭを
構成する目的は、わずかな補正でＶＬＣデコーダ及びア
ドレス発生器などの多くに応用することが可能なマシン
を製造することである。
【０３６６】本発明のＭＳＭは広い範囲の特徴をサポー
トする汎用的なものである。しかしながらＭＳＭの基礎
を成す構造はモジュラー形式であり、柔軟に構成するこ
とが可能である。よって、当業者には本発明は種々の応
用に使用することが可能であることが理解される。図６
６に示された如く、システムのデザインは二つの区画に
分割される。第１の区画は状態マシン２１８である。既
にＢｒｏｌｌｙの出願に開示され、ここに引用として含
める２線式インターフェースによって制御されるデータ
処理パイプラインに渡される命令を生成する。第２の区
画はＡＬＵ２２２及びそれに連合するレジスタファイル
２２１から成る演算コア２１９である。この演算コア２
１９はデータ処理パイプラインの一部である。これは二
つの２線式インターフェース注１による制御に従ってデ
ータ及び命令を受け入れる。それは、一つの２線式イン
ターフエースによる制御に従ってその出力にデータを発
生する。これらの二つの構成部品を組み合わせることに
よって完全なマイクロ符号語（マイクロ・コード・ワー
ド）を定義することが可能になる。 注１ 状態マシンはまたアップ・ストリームブロックを
制御する場合には、これらの二つの２線式インターフェ
ースは組合される。
【０３６７】状態マシン 本発明による状態マシン２１８は演算コア２１９に命令
を与える。それはまた命令の進行に従って制御自身に命
令を与える。演算コア２１９に渡された命令のアドレス
はプログラムカウンタに保持される。プログラムカウン
タは０ｘ００にリセットし、そのアドレス内を連続的に
進む。しかしながら「ジャンプ」または「ｃａｌｌ」命
令及び／又は「割り込み／エラー」イベントによりプロ
グラムカウンタは再ロード可能であり、従って命令の実
行の順序を変更可能である。
【０３６８】本発明においては状態マシン２１８は４０
９６の命令まで受け入れることが可能である。しかしな
がら、これ以外の量の命令を使用することも可能であ
り、これは限界として作用することを意図するものでは
ないことは当業者に理解される。 ジャンプ及びコール この実動化例において、全ての命令は条件ジャンプ命令
である。条件は全ての命令について評価され、ジャンプ
すべきか（即ち、プログラムカウンタを再ロードすべき
か）否かが決定される。無条件ジャンプ又はジャンプ無
しには二つの条件「真」及び「偽」が設けられている。
残りの条件（合計１６）はステータスバス上のテストに
基づいている。もし条件が「真」又は「偽」でなけれ
ば、状態マシン２１８は演算コア２１９が命令を実行し
終えて条件に対するテストのためにステータスバスを状
態マシンに戻すまで待つ。これらの条件は以下の表２２
に示されている。
【０３６９】
【表２２】 もしコールビットがセットされた命令でジャンプが行わ
れたときには、ジャンプが行われていない次のアドレス
がリターンアドレスとして格納される。よって、これが
ルーチン呼出しの機構を形成する。ルーチンから格納さ
れたアドレスに戻るためには、アドレス０ｘ００１にコ
ールが行われる。コールは１コールの深さだけサポート
される。即ち、ただ一つのリターンアドレスのみが格納
され得る。しかしながら、コールからのコールは、誤っ
てはいるけれども、ハードウエア内ではチェックされな
い。 割り込み及びエラー 本発明において、もし割り込み／エラー線がハイである
とサンプルされれば、割り込み／エラーアドレス（アド
レス０ｘ００１）への無条件ジャンプが行われる。割り
込み／エラーが無かった場合に取り込まれていたはずの
次のアドレスが格納される。割り込み／エラールーチン
から戻るためには、割り込みアドレス（０ｘ００１）へ
のジャンプが行われる。
【０３７０】本発明による状態マシン２１８は、割り込
み又はエラールーチンとしての実行のためにハード結線
されている。その違いは割り込みルーチンは実行中は他
の割り込みをマスクするのに対してエラールーチンはマ
スクしないことである。状態マシン２１８はいまエラー
ピンというよりは割り込みとして配線されている。 ジャンプ・アドレス プログラムカウンタにロードされたアドレスはジャンプ
アドレスである。このアドレスの１２ビットはマイクロ
符号フィールドに含められている。これは絶対アドレス
であっても良く、ＡＬＵ２２２の出力によってそれを置
換した部分を有するものであっても良い。もしアドレス
を置換すべき場合は、状態マシン２１８は演算コア２１
９が命令を実行し、置換のためにＡＬＵ２２２の出力を
状態マシンに供給し終えるまで待つ。
【０３７１】本発明によるアドレスのフォーマットが表
２３「ジャンプ・アドレス置換」に示されている。
「ａ」で印をしたビットは絶対アドレスビットを示して
いる。下位の残りのアドレスビットが置換される。
「ｓ」で印をした最下位ビットが置換ビットである。
【０３７２】
【表２３】 本発明のアドレス置換の特徴によりジャンプ・テーブル
を構成することが可能になる。 状態マシン内部の命令 ステータス・バスにおいて繰り返し条件付きテストを行
うことが好ましい。これらの命令は状態マシン２１８の
内部命令であり、演算コア２１９からの安定したフィー
ド・バックを必要とする。従って、このタイプの命令
は、それらの実行を失敗するであろう演算コア２１９に
対しては無効であるとマークすることができる。よっ
て、「有効」ビットが演算コア２１９に対して有効な命
令をマークするために設けられている。 状態マシンテスト 本発明においては状態マシン２１８の動作を検証するこ
とが可能なように、多数のレジスタがマイクロプロセッ
サバスにアクセス可能である。アクセスは「アクセス」
レジスタを１にセットすることにより可能になり、該レ
ジスタがこの値をリードバックするまでレジスタをポー
リングする。次に、状態マシンは停止し、安全にアクセ
スできる。マシンは、「アクセス」レジスタにゼロを書
き込むことにより再スタートさせることができる。
【０３７３】マイクロプロセッサはアクセスをもつと
き、それは以下のレジスタに読み出し書き込みが可能で
ある。 −プログラムカウンタ −コール・リターン・アドレス −割り込みリターン・アドレス −割り込みステータス・ビット（即ち、割り込みが進行
中であるか否かを示す） −マイクロ符号の全てのビット 表２４はこれらのレジスタの種々のアドレスを示してい
る。
【０３７４】状態マシン２１８はまた、マイクロプロセ
ッサイベントを生成することによりそれ自身を停止する
ことができる。イベントのマスクビットがセットされて
いるときにのみ、マシンが停止する。その後、このイベ
ントをサービスする時点では通常の方法でアクセスが得
られる。イベントはリセットアドレス（０ｘ００）への
コールによって生起される。このコールは実際には取り
込まれないが、命令が実行された後に単にイベントを生
成する。しかしながら、それは検査のために、インスト
ラクションＲＯＭの出力に残留する。
【０３７５】本発明の状態マシン２１８はその命令を通
して単一ステップで進むモードを有している。単一ステ
ップモードはＭＳＳＲレジスタのビット０をセットする
ことによって開始される。その後、マシンは各命令の前
に停止する。停止状態は「１」＝Ｓｔｏｐｐｅｄで表さ
れる。その後、実行寸前の命令は命令ＲＯＭの出力に位
置し、マイクロプロセッサのアクセスを介して変更可能
である。マシンを再スタートするためには、ＭＳＳＲレ
ジスタのビット１に「１］を書き込む。これらのビット
レジスタは両方が同期が取られ、従って、それらがアク
セス可能となる前にマイクロプロセッサアクセスが必要
である。 状態マシン・マイクロ符号マップ 表２５は本発明の状態マシンのためのマイクロ符号マッ
プを示している。
【０３７６】
【表２５】 状態マシン・マイクロ符号語 同様に、表２６は本発明による状態マシン・マイクロ符
号語を示している。
【０３７７】
【表２６】 ａ＝アドレス； ｓ＝アドレス置換； ｃ＝コール又はジャンプ； ｃｏｎｄｉｔｉｏｎ＝ジャンプ条件コード； ｖ＝演算コアに有効な命令 演算コア 本発明において、演算コア２１９がＭＳＭ２１８内にお
ける全てのデータ操作を行う。図６７に示された如く、
演算コア２１９の一般的構成は、利用可能なバスからそ
れらの入力を選択し、出力としてバスを提供する機能的
ブロックを含む。 演算コア２１９は３２ビット幅であ
り、他の実装態様において８、１６、２４又は３２ビッ
トのデータパスを形成することが可能なビットスライス
から構成される。
【０３７８】図６８に図示された如く、本発明の演算コ
ア２１９は３つの主な機能的ブロック、即ちデータスト
リームと通信するためのトークンポート３６０、演算
（或いは他の機能）を実行するためのＡＬＵ２２２、全
てのレジスタを含むレジスタファイル２２１を有する。
図６８においては全ての出力バスに符号が付けられてい
る。ブロックへの入力はこれらのバスから選択される。
これらのセレクタのサイズ及びそれらの入力は変更可能
であり、マイクロ符号により制御される。 ＡＬＵ 本発明によるＡＬＵブロック２２２は、演算コアにおけ
る全ての演算及び数の操作を担当する。それは非常に複
雑な演算（循環、乗算、及び除算等）を比較的単純な動
作（即ち、シフト、条件付反転及び加算）等の組み合わ
せにより実行することを可能にする。これらのブロック
の各々について以下に記述する。その後、これらが演算
コア２１９において、全体として、いかにしてより複雑
な演算を実行するためにもちいられるかについて例が示
されている。 シフトブロック 本発明において、「シフト」ブロックは１つのビットが
左シフト、右シフト、またはシフトしないことを可能に
する。１ビットバスＫは、あたかも付加ビットであるか
のようにワード内で回転する。これは表２７に示されて
いる。
【０３７９】
【表２７】 もしｓｓ＝０ｂ０１ａであれば、「ＮＯＰ］がＡＬＵ２
２２全体に送信される。これは動作無しであり、最後の
動作から、どの状態フラグが変更され始めることも防止
する。 キャリーブロック キャリーブロックは状態レジスタからキャリービットを
取り込むか又はそれをクリアする。単一ワードの付加及
びその後の動作において、キャリービットはクリアされ
るけれども、複数ワードの動作においては、前の動作に
より生成（そして状態フラグに格納された）されたキャ
リーがキャリーとして使用される。これは表２８に示さ
れている
【０３８０】
【表２８】 条件ブロック 本発明によるブロック条件、被加数、ＡＬＵコア機能へ
のキャリーが表２９に定義されている。
【０３８１】
【表２９】 ＡＬＵコア 本発明のＡＬＵコア２２２は２の補数の演算を用いて単
純な論理セット及び演算機能を行う。これらは表３０に
定義されている。
【０３８２】
【表３０】 ＡＬＵコア２２２の結果から４つの状態フラグが生成さ
れる（表３１参照）。
【０３８３】これらはレジスタファイル２２１に格納さ
れ（表３６に示された如く）、条件コードと比較するた
めに状態マシン２１８に送り返される。
【０３８４】
【表３１】 ＡＬＵマイクロ符号語 表３２がＡＬＵマイクロ符号語を示している。
【０３８５】
【表３２】 上において、 ｓｓはシフトブロック制御 ｉｉは条件ブロック制御 ｆｆはＡＬＵコア制御 ｃはキャリーブロック制御である。 ＡＬＵの使用 表３３は本発明による、ＡＬＵの種々の機能のためのビ
ットパターンを示している。
【０３８６】
【表３３】 レジスタファイル 図６９は本発明のレジスタファイル２２１を図示してい
る。レジスタファイル２２１は６４個の３２ビット語レ
ジスタを含んでいる。レジスタファイル２２１は部分ワ
ードをアドレス指定すること、即ち、ファイルは６４×
３２ビット、１２８×１６ビット、２５０×８ビット、
５１２×４ビット、１０２４×２ビット、又は２０４８
×１ビットフォーマットとしてアドレス指定することが
できる。アドレスはマイクロ符号から直接的に与えられ
るか、又はアドレスはその一部分を空間レジスタから置
換したものであっても良い。これによりレジスタの指標
付きアクセスが可能になる。
【０３８７】各命令において、読み出し・修正・書き込
みが単一のレジスタ上で行われる。読み出し・修正・書
き込みにより部分ワードをファイルに書き戻すことが容
易になる。書き込みのソースはそれ自身の独立したマイ
クロ符号を有する外部のマルチプレクサによって決定さ
れる。もし書き込みが要求されない場合には、レジスタ
ファイル２２１の出力がマルチプレクサによって選択さ
れねばならない。
【０３８８】部分語（部分ワード）はモードレジスタの
ビット０に応じて符号付き又は符号無しの数として扱わ
れる。もし部分語が負であれば（即ち、そのＭＳＢがセ
ットされていれば）、それはバスの全幅まで符号が拡張
される。これにより演算において部分語を容易に使用す
ることが可能になる。また、本発明のレジスタファイル
２２１内の３つのロケーションが専用バスに接続されて
いるけれども、尚それらは、他のレジスタファイルのロ
ーケションと共に使用することができるように成されて
いる。これらはＡ及びＢレジスタ、及び図６９に示され
たステータスレジスタである。レジスタファイルはま
た、付随するターミナルカウント・レジスタ、定数レジ
スタ及びレジスタファイルのモードを指定するモード・
レジスタとのアドレス置換のためのインデックス・レジ
スタを含んでいる。 レジスタファイル・アドレス指定 本発明によれば、アドレス指定は二つの異なる特徴に対
処する必要がある。語の変化する幅の部分にアクセスす
るための可変長アドレスとアドレス置換である。 部分
語をアドレス指定するためには長いアドレスが必要であ
る。従って、全てのアドレスは可変長であり、以下の如
く符号化される：「ａ］がアドレスビットであるとき、
アドレスビットの最下位は「Ｓ」、置換ビットである。
【０３８９】
【表３４】 アドレス指定は大きなエンディアンである。換言すれ
ば、高位である程、語のより高位の部分が低いアドレス
によってアドレスされる。
【０３９０】アドレスの部分「ａ．．．ａ」はインデッ
クスレジスタの一つによって置換することができる。表
３４に一例として定義された８つのビット語の一つのア
ドレスを用いて、表３５は置換すべき最下位ビットの数
をどのようにして定義するかを示している。全ての後端
のゼロは置換される。
【０３９１】
【表３５】 例えば、４ビットを３２ビットアドレス内に置換する
と、０ｂ０００００１ａａａ０１１１１の形になり、ゼ
ロビットを１ビットアドレスに置換すると０ｂ１ａａａ
ａａａａａａａａａ０になる。
【０３９２】本発明において、置換は二つの８つのビッ
トインデックスレジスタのレジスタファイルマイクロ符
号語において指定される一つから来ている。従って、最
大８つのビットが一つのアドレス内に置換可能であるこ
とが分かる。また、上記の方式よって、０ｂ０００００
００００００００又は０ｂ１１１１１１１１１１１１１
１等の不法なアドレスを使用することが可能であること
が分かる。不法なアドレスはアドレスがアクセスされな
い結果となり、レジスタファイルの出力バスの状態が不
明にする。 レジスタファイル・レジスタタイプ 本発明において、複数のレジスタファイル・レジスタタ
イプが存在する。その各々が以下に記述されている。
【０３９３】・ 独立にバスを有するレジスタ ３つのレジスタ（Ａ、Ｂ、及びステータス・レジスタ）
はそれらの専用のバスを有し、またレジスタファイルに
おいて通常の方法でアクセスすることができる。これに
よりレジスタは演算コア２１９においてより多くの位置
で接続され得ると共にレジスタファイル内の他のレジス
タと平行してアクセスすることが可能になる。独立バス
はアクセスがその全幅、即ち３２ビット幅でのみレジス
タにアクセス可能である。
【０３９４】これらのレジスタにはマイクロ符号ライト
イネーブルは存在しない。これらへの書き込みはそれ自
身のマイクロ符号制御語を有する外部マルチプレクサを
介してのみ可能である。書き込みを阻止するためにそれ
らは、図７０に示された如くそれ自身の値を用いて書き
込みされることが必要である。独立バスレジスタがレジ
スタファイル内の如く書き込みされるときには、独立バ
ス書き込みは抑圧される。
【０３９５】ステータスレジスタは独立バスレジスタと
して実動化される。レジスタのビットは表３６に定義さ
れれている。
【０３９６】
【表３６】 ・ インデックス及びターミナル・カウント・レジスタ 二つの８つのビットインデックスレジスタがアドレスへ
の置換のために設けられているこれらの内の一つはマイ
クロ符号の制御に従って、命令毎にインクリメントされ
得る。更に、各々にはターミナル・カウント・レジスタ
が付随している。レジスタインクリメントが渡されたと
きには、そのターミナル・カウントがゼロにリセットさ
れる。
【０３９７】インデックス・レジスタはＹ及びＺと呼ば
れ、ターミナル・カウント・レジスタＵ及びＶをそれぞ
れ有する。これらの全てはレジスタファイル内でアクセ
スすることができる。インデックスレジスタＺはその出
力に接続された予め定義されたデコーダ（今のところ、
この復号は反転である）を有する。モードレジスタ（ビ
ット１）におけるＩｎｄｅｘ＿Ｍｏｄｅに応じて、イン
デックスレジスタよりはむしろこのデコーダが、アドレ
ス置換及びレジスタファイルにおけるレジスタＺからの
読み出しに用いられる。（Ｉｎｄｅｘ＿Ｍｏｄｅ＝１は
リード・デコード、Ｉｎｄｅｘ＿Ｍｏｄｅ＝０はリード
・カウント） ＊ 定数レジスタ 本発明において、レジスタファイルの３２ビットロケー
ションの内の１６は予め定義された定数である。これら
は通常のレジスタとして読み出すことが可能である。こ
れらのロケーションへの書き込みは何も効果を生じない
（現実施例の為に選択された定数は０−７であるけれど
も、他の数値の定数を用いても良いことは明かであ
る。） 本発明によるこの定数の実装は、マイクロ符号における
一定のフィールド及び演算コアにおける一定のバスの必
要を無くするものである。しかしながら、これはプログ
ラムにおいて使用可能な定数の数を制限する。（数１６
は得ることができる。）これらの定数はその時点毎にプ
ログラムされる。更に、もし必要であれば、しばしば用
いる値はマルチプレクサに結合しておくことが可能であ
る。 レジスタファイル・アドレスマップ 表３７は本発明のためのレジスタファイルアドレスマッ
プを示している。
【０３９８】
【表３７】 レジスタファイル・マイクロ符号語 表３８は本発明のためのジスタファイル・マイクロ符号
語を示している。
【０３９９】
【表３８】 ａ＝ レジスタファイルアドレス全体（常に１２ビッ
ト） ｓ＝ 置換ビット ｒ＝ 置換のために用いるインデックス・レジスタ；も
しｎがそれぞれ０、１であればＹ，Ｚインデックス・レ
ジスタを選択する。
【０４００】ｌ＝ ｒにより指定されるインクリメント
・インデックス・レジスタ トークンポート 本発明のトークンポートは演算コアの
データストリームへの接続であり、２線式インターフェ
ースによる接続である。トークンポート入力におけるデ
ータはトークンポート読み込みサイクルの間にのみ定義
される。従って、それは読み込みサイクルの間にのみ使
用しなければならない。
【０４０１】もし入力ポートが読み込みサイクルの間に
有効なデータを含まない場合、または書き込みサイクル
の間に出力ポートが受け入れない場合には、演算コアは
停止する。よって、演算コアは何も動作を行わず、マイ
クロ符号語を新しく読み込まず、どのレジスタにも書き
込まないことになる。演算コアはこれらの条件が存在し
ないときにのみ再スタートする。 トークンポート・マイクロ符号語 表３９はトークンポート・マイクロ符号語を図示してい
る。
【０４０２】
【表３９】 Ｉ＝ 入力ポートへの読み込み Ｏ＝ 出力ポートからの書き出し マルチプレクサ ブロックのソースの選択はマルチプレクサを用いて実行
される。殆どすべてのバスの組み合わせ（機能的ブロッ
ク例えば、ＡＬＵへの入力は記憶ブロック、例えばトー
クンポート又はレジスタファイルからのものであること
の必要を例外として）が許される。
【０４０３】マルチプレクサは２、４又は８入力の何れ
かである。それらは、従って、マイクロ符号語の１、２
又は３ビットをその入力の選択を制御することのために
それぞれ使用する。 ＭＰＩメモリーマップ 表４０は本発明によるＭＳＭアドレスマップを示してい
る。
【０４０４】
【表４０】 序文 ＭＰＥＧ符号化の標準（ＭＰＥＧ−１及びＭＰＥＧ−２
共通）においては量子化された係数は「イベント」とし
てコード化される。各イベントはＲＵＮ及びＬＥＶＥＬ
としてコード化される。ＲＵＮは与えられたゼロ以外の
係数に先行ずるゼロ係数の数であり、ＬＥＶＥＬはその
係数の値である。加えて、一つの特別のイベント、Ｅｎ
ｄ−ｏｆ−Ｂｌｏｃｋ、がブロックの残りは全てゼロで
あることを示すために、最後のゼロ以外の係数の後に使
用される。
【０４０５】例えば、以下の係数のシーケンスを仮定す
ると、 １、−７、０、３、０、０、０、−１、０、０、０、
０、．．．０（合計６４の係数） これらは（ＲＵＮ、ＬＥＶＥＬ）として表される以下の
イベントとしてモデル化される。
【０４０６】（０、１）（０、−７）（１、３）（３、
−１）（ＥＯＢ） モデル化処理の逆を実行して６４の係数の各々が以降の
処理のための単純な数として表されるようにすることは
逆モデラーの仕事である。 インターフェース 以下の信号ピンが本発明の逆モデラーにデータを転送す
るために使用される。： ・ＬＥＶＥＬ ［１１：０］ ・ＲＵＮ ［５：０］ ・ｉｎ＿ｅｘｔｎ ・ｉｎ＿ｖａｌｉｄ ・ｉｎ＿ａｃｃｅｐｔ トークンはｌｅｖｅｌ［１１：０］バス（下位の８ビッ
ト；ｌｅｖｅｌ［７：０］）上で転送される。
【０４０７】ｒｕｎ［５：０］ＲＵＮ情報を担う補助の
バスとして動作する。それはＤＡＴＡトークンのデータ
語における場合を除いて特に意味を持たない。以下の信
号が逆モデラーの出力において使用される。 ・ｏｕｔ＿ｄａｔａ［１１：０］ ・ｏｕｔ＿ｅｘｔｎ ・ｏｕｔ＿ｖａｌｉｄ ・ｏｕｔ＿ａｃｃｅｐｔ 機能の記述 逆モデラーの出力に現れるデータトークにおいて常に６
４の係数が存在するようにＤＡＴＡトークン内のデータ
は拡張されている。多くの場合、ＤＡＴＡトークンの最
後のデータ語は６４番目の係数を生成しない。これはエ
ラーではなく、この時点でＥＯＢまでがビットストリー
ム内にコード化されてしまったためである。従って、こ
の状態においては逆モデラー合計６４の係数が出力にお
いて生成されるまでゼロデータトークン語を出力し続け
なければならない。
【０４０８】特定の状況（例えば、データエラーが生じ
た時など）においては、逆モデラーへの入力におけるデ
ータトークンが６４以上の係数を表すことが有る。この
状態において、モデラーは全ての余分のデータを廃棄
し、ちょうど６４の係数を含むトークンをその出力に生
成しなければならない。入力に現れるすべての非データ
トークンは、変更無しに逆モデラーの出力に単に転送さ
れる。
【０４０９】タイミング要件 本発明においてはデータがクロックレートで逆モデラー
を通過することが要求される。Ｉｍｏｄｅｌへの入力に
おいてギャップが存在せず、出力に接続された回路がＩ
ｍｏｄｅｌを停止させることがない（即ち、ｉｎ＿ｖａ
ｌｉｄ＝１、ｏｕｔ＿ａｃｃｅｐｔ＝１）状態において
は、新しいデータ語がクロックサイクル毎にＩｍｏｄｅ
ｌの出力に出現する。しかしながら、この状態において
は、ゼロ以外のＲＵＮ（データトークンにおける）は各
入力に対して１以上のデータ語が生成させるため、Ｉｍ
ｏｄｅｌは１クロックサイクル毎に新しいデータをその
入力に受け付けないかもしれないことに注意すべきであ
る。
【０４１０】マイクロプロセッサ・インターフェースア
クセス 本発明の逆モデラー回路はその通常の動作のモードにお
いてＭＰＩに接続されている必要はない。エラー条件
（係数過多）がマイクロプロセッサ割り込みを生成すべ
きでないことに注意すべきである。それは単に余分のデ
ータを廃棄することにより内部的に処理される。
【０４１１】しかしながら、ブロックの入力におけるス
ノーパ（テスト）回路のためにはマイクロプロセッサア
クセスが必要とされる。 序文 ＭＰＥＧ符号化の標準において、係数は「ジグザグ」ス
キャンされ、低周波数の係数は高周波数の係数の前に伝
送される。
【０４１２】本発明による逆ジグザグの機能は、逆モデ
ラーからそれが受け取る係数の一次元ストリームをＩＤ
ＣＴによって処理することが可能な係数の二次元アレイ
に変換することである。ＭＰＥＧ−１においては、ただ
一つのスキャンパスが使用されており、これは文字どお
りジグザグ（従って、その名前が）であった。しかしな
がら、ＭＰＥＧ−２は二つのスキャンパスを使用する。
第１のスキャンパスはもともとのＭＰＥＧ−１パスであ
り、第２のスキャンパスは、著しく大きな垂直周波数構
成部品が存在しがちであるインターレース符号化におい
て使用するために最適化されている。
【０４１３】明らかにジグザグスキャンの順序で伝送さ
れる係数に加えて、量子化マトリクスも同様にジグザグ
スキャンの順序でダウンロードされる。これはＭＰＥＧ
−１、Ｈ．２６１及びＪＰＥＧにおいて行われている。
その結果、本発明においては量子化器は逆ジグザグ（Ｉ
ＤＣＴの一部として実現されている）の前に位置してい
る。従って、量子化器はダウンロードされた量子化マト
リクス係数と同一の順序で到着する係数の一次元ストリ
ームに対して動作する。よって、量子化器は単に第１の
係数を第１のマトリクスエレメントに関係づけ、第２の
係数を第２のマトリクスエレメントに関係づけ、以下同
様の動作を行うことが必要である。
【０４１４】しかしながら、ＭＰＥＧ−２においてはい
ま二つのスキャンパスが有るため、本発明においては新
しいアプローチが行われており、逆ジグザグが逆量子化
器に先行する構成である。係数及びダウンロードされた
マトリクスは両方とも逆スキャンされ、逆量子化器はこ
こでは二次元データに対して動作する。このことは、デ
ータの全ての３つの表現（ＩＺＺの出力における二つの
ジグザグスキャンおよびラスタースキャン順序）におい
て、最初の係数は常に最初となり、最後の係数は常に最
後となることによってのみ可能であることに注意すべき
である。第１の係数はＤＣ項であるため、逆量子化器Ｉ
ｑｕａｎｔにおいて特別に扱われる。最後の係数は全て
の他の係数の値の関数としてのミスマッチ制御の結果に
よって修正することが必要になる可能性があるため（故
にそれは最後でなければならない）、特別に扱われる。
残りの６２の係数は全て（各々がそれ自身の量子化マト
リクスエレメントを有することを除いて）同一の方法で
扱われる。
【０４１５】インターフェース 以下の信号が本発明の逆ジグザグの入力において使用さ
れる。 ・ｉｎ＿ｄａｔａ［１１：０］ ・ｉｎ＿ｅｘｔｎ ・ｉｎ−ｖａｌｉｄ ・ｉｎ−ａｃｃｅｐｔ 以下の信号が逆ジグザグの出力において使用される。
【０４１６】 ・ｏｕｔ＿ｄａｔａ［１１：０］ ・ｏｕｔ＿ｅｘｔｎ ・ｉｎ＿ｖａｌｉｄ ・ｏｕｔ＿ａｃｃｅｐｔ 機能の記述 逆ジグザクＩＺＺは以下のトークンに応答する。
【０４１７】 ・ＰＩＣＴＵＲＥ＿ＳＴＡＲＴ ・ＡＬＴＥＲＮＡＴＥ＿ＳＣＡＮ ・ＤＡＴＡ ・ＱＵＡＮＴ＿ＴＡＢＬＥ 他の全てのトークンはＩＺＺ内を修正されることなく通
過する。
【０４１８】ＰＩＣＴＵＲＥ＿ＳＴＡＲＴトークンはＩ
ＺＺに対して二つのスキャンパスのどちらが実行されて
いるかを表すその内部のステート（例えば、ａｌｔｅｒ
ｎａｔｅ＿ｓｃａｎ）をゼロ（ＭＰＥＧ−１スキャンを
表す）にリセットさせる。ＡＬＴＥＲＮＡＴＥ＿ＳＣＡ
Ｎはマスク０ｘｆｅを伴い値０ｘｅ６が割り当てられる
ことが可能なトークンである。ＡＬＴＥＲＮＡＴＥ＿Ｓ
ＣＡＮトークンは表４１に示されている。
【０４１９】
【表４１】 「ｓ」はどのスキャンを以降のデータトークンのために
使用ずべきかを示しており、従って、ＩＺＺレジスタ”
ａｌｔｅｒｎａｔｅ＿ｓｃａｎ”にロードされる。
【０４２０】ＤＡＴＡ（データ）トークンはａＩｔｅｒ
ｎａｔｅ＿ｓｃａｎの設定に拘らずスキャンパスゼロ
（ＭＰＥＧ−１スキャンパス）に従って並べ変えられ
る。ａｌｔｅｒｎａｔｅ＿ｓｃａｎはその値がどの様な
値であったとしてもそれを保持していること（即ち、ゼ
ロにセットしてはならない）が必要であり、それによっ
て以降のデータトークンは正確に扱われることに注意す
べきである。
【０４２１】ＱＵＡＮＴ＿ＴＡＢＬＥトークンはａｌｔ
ｅｒｎａｔｅ＿ｓｃａｎの設定に拘らずスキャンパスゼ
ロ（ＭＰＥＧ−１スキャンパス）に従って並べ変えられ
る。ａｌｔｅｒｎａｔｅ＿ｓｃａｎはその値がどの様な
値であったとしてもそれを保持していること（即ち、ゼ
ロにセットしてはならない）が必要であり、それによっ
て以降のデータトークンは正確に扱われることに注意す
べきである。誤りを含んで形成されたトークンＤＡＴＡ
及びＱＵＡＮＴ＿ＴＡＢＬＥトークンはどちらも誤りを
含んで形成される可能性が有る。データトークンは、逆
モデラーＩｍｏｄｅｌがそれが正確に形成されているこ
とを確認しているため、正確なものであることは明らか
である。しかしながらＱＵＡＮＴ＿ＴＡＢＬＥについて
はそのような保証は無い。誤りを含んで形成されたＱＵ
ＡＮＴ＿ＴＡＢＬＥトークンの処理を実現しなければな
らないため、同様にデータトークンについてもその処理
を実現しなければならない。 本発明によれば、ＤＡＴ
Ａ及びＱＵＡＮＴ＿ＴＡＢＬＥトークンがＩＺＺへの入
力において出現するときに過度に短いときにも、出力に
おいてトークンは正確な数（６４）のデータ語となる結
果でなければならない。これらの語に含まれるデータは
重要ではなく、あそらくトークンの開始以前にリオーダ
リングＲＡＭににたまたま存在していた無用な値とな
る。同様に、長過ぎるＤＡＴＡ及びＱＵＡＮＴ＿ＴＡＢ
ＬＥトークンも出力において正確に形成されたトークン
となる必要がある。最初の６４係数（マトリクスエレメ
ント）が使用されねばならず、残りは廃棄されねばなら
ない。
【０４２２】誤りを含んで形成されたトークンに続く、
以降の全ての（正確に形成された）トークンは正しく扱
われねばならない。マイクロプロセッサインターフェー
スエラー（割り込み）が生成されることは要求されな
い。 ラスター・スキャン順序 ＩＺＺの出力において、本発明によるＤＡＴＡ及びＱＵ
ＡＮＴ＿ＴＡＢＬＥトークンは二次元データを表してい
る。しかしながら係数は実際にはまだ数値の一次元系列
として転送されている。ここで、データを行として転送
するべきかあるいは列として転送するべきかＮの問題が
生じる。
【０４２３】予測回路はペル領域のデータがラスター−
スキャン順序で構成されることを要求する。ＩＤＣＴが
データを転置するため、ＩＤＣＴに入るデータは逆の順
序でなければならない。表４２にはＤＡＴＡ及びＱＵＡ
ＮＴ＿ＴＡＢＬＥトークンのためにＩＺＺの出力に転送
される係数の順序を示されている。
【０４２４】
【表４２】 マイクロプロセッサ・インターフェース・アクセス ＩＺＺの通常の機能においてはマイクロプロセッサ・ア
クセスは要求されない。しかしながら、おそらく、リオ
ーダリングＲＡＭをテスト可能にするためにはアクセス
が必要とされる。また、スノーパが必要とされないこと
も予想される。Ｉｍｏｄｅｌの開始において一度行うこ
とで両方のブロックのために充分である。
【０４２５】序文 この節においては、予測について扱う。可能な全ての予
測モードは番号付けされており、その各々には何が行わ
れなければならないかにつて正確に説明するために図面
が設けられている。この節の全体にわたって、半ペル・
フィルタリング等の水平次元に生起する動作について特
別な注意は払われていない。これは、これらの動作はＢ
ｒｏｌｌｙにおける対応する動作と同一であるからであ
る。しかしながら、垂直次元においては、インターレー
スされた画面フォーマットであるために事情は大きく異
なっている。 フレーム画面における予測 フレームに基づく予測 このモードにおいては、基準フレームから予測が生成さ
れる。その結果は、二つの基準フィールドが始めに一つ
のフレームに合成され、そのフレームから予測が行われ
るかの如くである。これは正確に、Ｂｒｏｌｌｙにおい
て記述された状態であることに注意すべきである。
【０４２６】半ペル・フィルタリングは垂直方向におい
て行うことができ、これはベクトルの最下位ビットによ
ってトリガーされる。最下位ビットに加えて、次の最上
位ビット（ビット１）は、予測の最上ラインが上端基準
フィールドに由来するのか、あるいは下端基準フィール
ドに由来するのかを決定するものであるから、特に重要
である。
【０４２７】これによって、４つの場合を考慮せねばな
らず、各々が垂直ベクトルの最下位の二つのビットのバ
イナリー値に依存する。 ベクトル［１］＝０、ベクトル［１］＝０ 図７１に示された如く、半ペル・フィルタリングが無い
ため、ちょうど１６ライン（クロマについては８）が読
まれ、各基準フィールドから８（４）ラインが読まれ
る。
【０４２８】ベクトル［１］＝０、ベクトル［０］＝１ 同様に、図７２に示された如く、１７（９）ラインが読
まれ、９（５）ラインが上部（トップ）基準フィールド
から読まれ、８（４）ラインが下部（ボトム）基準フィ
ールドから読まれる。 ベクトル［１］＝１、ベクトル［０］＝０ 再び、図７３に示された如く、ちょうど１６（８）ライ
ンが読まれるけれども、ここでは予測の最上ラインが下
部基準フィールドから読まれることに注意すべきであ
る。
【０４２９】ベクトル［１］＝１、ベクトル［０］＝１ そして、図７４は１７（９）ラインが読まれ、８（４）
ラインが上部基準フィールドから読まれ、９（５）ライ
ンが下部基準フィールドから読まれることを示してい
る。よって、ビット１はどちらの基準フィールドが予測
を生成するために読むことが必要な最上ラインを保持し
ているかを示している。加えて、もしビット０がセット
されていれば、それはどちらの基準フィールドが半ペル
・フィルタリングの実行を可能にする余分のラインを有
しているのかを示している。
【０４３０】両方のフィールドがＤＲＡＭから読み出さ
れるまで半ペル予測は実行できないことが明かである。
フィールド・ストアにおけるオフセットを得るために垂
直動きベクトルをスケーリングするときには大きな注意
を払わねばならない。以下の表、表４３、がその効果を
表している。
【０４３１】
【表４３】 フィールドに基づく予測（フレーム画面内） このモードにおいて、各フィールドは独立して扱われ
る。別々のベクトルが二つのフィールドの各々に用いら
れる。各ベクトルには予測が上部基準フィールドから行
われるべきか或いは下部基準フィールドから行われるべ
きかを示す追加の単一ビットフラグ（ｍｏｔｉｏｎ＿ｖ
ｅｒｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ）が関係づ
けられる。ベクトルの最下部ビットはなお半ペル・フィ
ルタリングが必要であることを示しているけれども、ビ
ット１に何にも特別な意味は無い。フィールド・ベクト
ルはフレーム・ベクトルとは別の単位で測るものであ
り、フィールド・ベクトルの値がｎである場合には、値
が２ｎのフレームベクトルと同一の実際の変位（ガラス
上）を表すことになることに注意すべきである。
【０４３２】この場合、しかしながら、（４つの境界変
数、即ち二つのベクトルの各々のためのｍｏｔｉｏｎ＿
ｖｅｒｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ及び二つ
のベクトルの各々のためのビット０、が存在するため）
１６の場合について考慮しなければならない。描画すべ
き場合が非常に多く存在するため、以下の図では上部フ
ィールドの予測についてのみ扱う。下部フィールドは同
様の方法によって得ることができる。
【０４３３】図７５に図示された如く、ｍｏｔｉｏｎ＿
ｖｅｒｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０、ベ
クトル［０］＝０の場合、８（４）ラインが上部基準フ
ィールドから読み出されて予測の上部フィールドが形成
される。図７６はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿ｆ
ｉｅｌｄ＿ｓｅｌｅｃｔ＝０、ベクトル［０］＝１の場
合を示し、９（５）ラインが上部基準ファイルから読み
出されて、次にそれらは半ぺるフィルタリングされて予
測の上部フィールドを形成する。
【０４３４】同様に、図７７はｍｏｔｉｏｎ＿ｖｅｒｔ
ｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１、ベクトル
［０］＝０の場合を示している。８（４）ラインが下部
基準フィールドから読み出されて予測の上部フィールド
が形成される。そして、図７８はｍｏｔｉｏｎ＿ｖｅｒ
ｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１、ベクトル
［０］＝１の場合を示している。
【０４３５】９（５）ラインが下部基準フィールドから
読み出されて、次にそれらは半ペル・フィルタリングさ
れて予測の上部フィールドが形成される。 デュアル・プライム（フレーム画面における） デュアル・プライムは前節のフィールドに基づく予測の
特別な場合である。デュアル・プライムは本質的に、二
つの特徴を組み合わせたものである。
【０４３６】・４つの独立した（それらは各々が異なる
ベクトルを有するという意味で独立した）フィールド予
測が形成されるという事実にも拘らず、事実上ただ一つ
の動きベクトルが伝送されるための特別なベクトル符号
化方法。こうして、ベクトル・オーバーヘッドが劇的に
減少する。 ・各フィールドに対して、予測情報が基準フィールドの
各々から読み出される。次にこれが平均化されて最終的
な予測が形成される。このことは、別々の前方及び後方
予測が行われて次に平均化されるＢ−画面の場合に非常
に類似している。 本発明において、ベクトルの復号は
全てパーサ内で実行される。よって、予測回路がデータ
を受け取るとき、実際に４つの別々のベクトルが存在す
る。
【０４３７】デュアル・プライム平均化はＢ−フレーム
平均化回路を再使用することにより実行される（デュア
ル・プライムそれ自身はＢ−フレームにおいて用いるこ
とはできない）。予測回路に関係する唯一の複雑性は、
後方予測（後方ベクトルトークン等を使用した）は前方
基準フィールド（後方基準フィールドに対する）から実
行されねばならないことを示す信号方式に関係してい
る。Ｐ−画面は通常、後方予測を要求する事は全く無い
ため、予測回路は、「後方」予測のためにどちらの基準
ストアを使用するかを決めることができるように、画面
タイプ（Ｐ又はＢ）の記録を保持することのみが必要で
ある。 画面フィールド内の予測 フィールドに基づく予測 これは、フレーム画面内のフィールドに基づく予測に非
常に類似しており、ｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ及び動きベクトルの最下位ビ
ットに依存して４つの場合が存在する。予測は単にデコ
ードされている画面（全上部フィールド又は全下部フィ
ールドの何れかである）のためであるから、形成された
予測内の上部フィールド及び下部フィールドを議論する
ことは実際に適当でないことに注意すべきである。
【０４３８】図７９はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ
＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０、ベクトル［０］＝０
の場合を示している。１６（８）ラインが上部基準フィ
ールドから読み出されて予測が形成される。図８０はｍ
ｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅ
ｃｔ＝０、ベクトル［０］＝１の場合を示している。
【０４３９】１７（９）ラインが上部基準フィールドか
ら読み出され、半ペル・フィルタリングされて予測を得
る。図８１はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿ｆｉｅ
ｌｄ＿ｓｅｌｅｃｔ＝１、ベクトル［０］＝０の場合を
示している。１６（８）ラインが下部基準フィールドか
ら読み出されて予測か形成される。
【０４４０】図８２はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ
＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０、ベクトル［０］＝１
の場合を示している。１７（９）ラインが下部基準フィ
ールドから読み出され、半ペル・フィルタリングされて
予測を得る。 １６×８ＭＣ このモードにおいて、全体のブロックは、一方が他方の
上にある二つの１６ｘ８領域に分割されている。各領域
に対して、別々のフィールド・ベクトルが伝達される。
ここでも再び、１６の場合を考慮しなければならない
（４つの２進変数、即ち二つのベクトルの各々に対する
ｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌ
ｅｃｔａｎｄと、二つのベクトルの各々に対するビット
０が存在するため）。また再び、図示すべき場合が多す
ぎるため、以下の図では上位の１６ｘ８領域についての
み扱う。下位の領域は同様の方法で得ることができる。
【０４４１】図８３はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ
＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０、ベクトル［０］＝０
の場合を示している。８（４）ラインが上部基準フィー
ルドから読み出されて上位１６ｘ８領域の予測が形成さ
れる。図８４はｍｏｔｉｏｎ＿ｖｅｒｔｔｉｃａｌ＿ｆ
ｉｅｌｄ＿ｓｅｌｅｃｔ＝０、ベクトル［０］＝１の場
合を示している。
【０４４２】９（５）ラインが上部基準フィールドから
読み出されて半ペル・フィルタリングされ、上位１６ｘ
８領域の予測が形成される。図８５はｍｏｔｉｏｎ＿ｖ
ｅｒｔｉｃａｌ＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１、ベク
トル［０］＝０の場合を示している。８（４）ラインが
下部基準フィールドから読み出されて上位１６ｘ８の予
測が形成される。
【０４４３】図８６はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ
＿ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１、ベクトル［０］＝１
の場合を示している。９（５）ラインが下部基準フィー
ルドから読み出されて半ペル・フィルタリングされ上位
１６ｘ８の予測が形成される。 フィールド画面におけるデュアルプライム フィールド画面におけるデュアルプライムは単にフィー
ルド画面におけるフィールド予測の特別な場合である。
２つのフィールドベクトルが使用される（一方が上部基
準フィールドを参照し、他方が下部基準フィールドを参
照し、パーサがこれを確認する）。予測の一方が後方予
測を生成するように思われるけれども、これはＰ−画面
であるから、予測回路はこれを第２の前方予測として解
釈する。その結果の二つの予測はＢ−フレーム平均化に
おいて用いられたものと同一の回路を用いて平均化され
る。
【０４４４】全体的組織 図８７は、本発明によるディスプレイパイプラインの全
体的組織を示している。データはＤＲＡＭインターフェ
ースから単一の多重化インターフェースに到来する。更
に、ＤＲＡＭインターフェースはデータを正確なバイト
数の上の次の３２バイトの境界まで切り上げられたライ
ンとして供給する。しかしながら、ラインの終端に向け
て位置するペルは意図したディスプレイ領域の外側にな
る可能性がある。
【０４４５】データに加えて、ＤＲＡＭインターフェー
スは各チャンネル（Ｙ、ＣｒＣｂして、そのバイトが現
在のディスプレイラインの最後であるか否かを表す１ビ
ットを供給する。更に、データがどのフィールドから来
たものであるかを表すビットが供給される。本発明のデ
ィスプレイパイプライン内の第１のブロックは３つのチ
ャンネルに分かれる。色（Ｃｒ及びＣｂ）データは垂直
アップ・サンプラー２１０に供給される。輝度（Ｙ）デ
ータは、もし必要であれば、ＦＩＦＯ内で遅延される。
【０４４６】垂直アップ・サンプラー２１０は色データ
を２：１の割合ででアップ・サンプリングして輝度デー
タと同じ数の色データのラインがあるようにする役割を
担っている。これを行うために垂直アップ・サンプラー
は色データの各ラインを格納し、このライン及び以降の
ラインの間に間挿された出力ペルを生成する。次のディ
スプレイ・パイプライン内のステージは”水平整列器３
７０”と表示されている。これは、水平アップ・サンプ
ラー２１２の部分として実現されており、その役割は、
データを整列させて各ラインの始めにおいて、３つのチ
ャンネルの各々の第１のペルが水平アップ・サンプラー
２１２に正確に供給されるようにすることである。各ラ
インの終わりにおいては、一般に、各チャンネルは異な
る時間に”データが無くなる”ことが予想される。”水
平整列器”ブロック３７０は余分のデータを有するチャ
ンネルからのこの余分のデータを廃棄するとともに他の
チャンネルを機能停止させ、３つのチャンネルの全てが
位置合わせされて次のディスプレイラインの開始か可能
な状態にすることが仕事である。
【０４４７】本発明において、水平アップ・サンプラー
２１２はデータを水平にアップ・サンプリングしてデー
タを引き延ばし、テレビジョン画面のガラスを埋める。
シリコンの面積を節約するために、３つのチャンネルで
フィルタは共有されている。フィルタの合計の出力速度
は２７Ｍバイト／ｓ（クロックレート）でなければなら
ないため、これを行うことが可能である。データはＣＣ
ＩＲ６０１の順序で多重化され、それにより生成された
データストリームは単純にに最終的なデータストリーム
に多重化される。
【０４４８】水平アップ・サンプラー２１２は単にＤＲ
ＡＭインターフェースにより供給される量のデータを取
り込み、それを選択された率でスケーリング（基準化）
することに注意すべきである。一般的に、ラスターにお
ける実際のライン長に対してそれらが生成するデータは
少なすぎるか又は多すぎるかである。これは出力マルチ
プレックスにおいて処理される。また、”水平整列器”
ブロック３７０は完全なラインに対して各チャンネルの
幾つのペルが要求されるかについては知る必要が無いこ
とに注意すべきである。アップ・サンプリングフィルタ
に対する入力ペル数と出力ペル数の関係は非常に単純で
は無いから、この数を計算することは容易でない。水平
整列器ブロック３７０は”要求に応じて”単にデータを
その３つのチャンネルの各々の水平アップ・サンプラー
２１２に供給する。即ち、 水平アップ・サンプラーは
要求された数のペルを要求された順序でその中に”引き
込む。ディスプレイラインの終わりにおいて、チャンネ
ルの一つが最初にデータが無くなり、このことは他のチ
ャンネル（もし有れば）の残りのデータは廃棄されねば
ならないことを示している。
【０４４９】ＶＴＧ３３３は単純にラスターの間カウン
トし、出力マルチプレックス３７１に供給される一連の
タイミング信号を生成する。これらの信号の幾つかは出
力マルチプレックス３７１に最終ラスターをどの様にし
て生成するかを報じる内部信号である。他の信号は”外
部”信号、例えば同期及びブランキング信号であり、こ
れらはまた出力マルチプレックス３７１回路に供給され
てデータと同一のクロック数だけ遅延される。
【０４５０】出力マルチプレックス３７１ブロックは幾
つかの役割を有する。これらの内最も興味深いものは、
おそらくデータから二線”インターフェース性”を除去
する作業である。水平アップ・サンプラー２１２から供
給されたデータは未だ関連するバリッド（妥当）信号を
有している（そして出力マルチプレックスは受け入れ信
号を生成する）。マルチプレックスの出力におけるデー
タは２線式インターフェースを有しておらず、クロック
・サイクル毎に１バイトずつ単純にクロック出力され
る。
【０４５１】出力マルチプレックス３７１はまた画面の
回りに境界を描く役割を担っている。上端および左の境
界はＶＴＧ３３３による制御に従って描かれる。ＶＴＧ
３３３は単純に出力マルチプレックス３７１に境界色の
ペルを必要な数だけ生成するように命じる。画面の右及
び下端においては、出力マルチプレックス３７１はそれ
自身で境界を描く、即ち、マルチプレックス３７１は画
面データが無くなるためそれを行うべきことを知ってい
るのである。
【０４５２】ディスプレイパイプライン内の最後のブロ
ックは８ビット−１６ビット出力モード変換器３７２で
ある。これは極く単純にフリップフロップ及びマルチプ
レクサから成る。これは、出力ＰＡＤそれ自身において
実現することが意図されている。これを行うことによ
り、１６ビットバスを引く代わりに単純に８ビットバス
を引くことが可能になる。各々のビットは二つの出力パ
ッドに進む。
【０４５３】水平アップ・サンプラー 序文 本発明に依れば、水平アップ・サンプラー２１２はデコ
ードされた画面をディスプレイラスターに適合するよう
に拡大するためにアップ・サンプリング若しくは補間す
る機能を行う。
【０４５４】本発明のアップ・サンプラー２１２は以下
の４つのモードで動作することが可能である。 １） １：１−出力は入力と同一 ２） ２：１ ３） ３：２ ４） ４：３ 画面シミュレーションを幾つか行うとともに、考えられ
る実現費用を考慮した後に、補間を行うために三タップ
のフィルタを使用することが決定された。
【０４５５】このフィルタはフィルタは、フィルタ係数
の異なる組を用いて各連続した出力が生成されるという
意味で多層のフィルタである。位相の数は常にアップ・
サンプリング比の分子に等しい。このようにして、４：
３アップ・サンプラーは４つの位相を有し、各４番目の
出力サンプルが同一のフィルタ係数を用いて生成され
る。
【０４５６】アップ・サンプラー２１２はそれが入力デ
ータとして受け入れるより多くの出力データを生成する
ため、新しい入力サンプルが各クロック周期毎に受け入
れられないことは明かである。事実、フィルタが新しい
入力を受け入れない位相の数はアップ・サンプリング比
の分子と分母の差異に等しい。比の各々（１：１を除
く）においてこれは１である。従って、位相の回りの各
完全なサイクルにおいて、その位相の内の一つにおいて
新しい入力データが受け入れられない。この場合、デー
タは前の位相のデータと同一である。フィルタ係数は、
しかしながら、前の位相の係数とは異なっている。 ４：３アップ・サンプリング ４：３アップ・サンプリングにおいて、フィルタ係数は
表４４に示されており、図８８はフィルタの動作を示し
ている。出力ペルは本質的には入力ペルの重み付き平均
として形成される。
【０４５７】
【表４４】 新しい入力データは最終位相（位相３）が計算される前
に受け入れられることに注意すべきである。 ３：２アップ・サンプリング 表４５は３：２アップ・サンプリングを示しており、図
８９はフィルタ動作を図示している。
【０４５８】
【表４５】 ２：１ アップ・サンプリング 同様に、表４６は２：１アップ・サンプリングを示して
おり、図９０はそのフィルタリングを示している。
【０４５９】
【表４６】 位相１はフィルタ係数、１２８、１２８、０を有するも
のとしても同様に記述することができることに注意すべ
きである。これは、フィルタ係数が４：３アップ・サン
プラーの位相２のためのフィルタ係数と同一になるとい
う利点がある。これは、しかしながら、”最終の位相を
計算している間に新しい入力が受け入れられないとい
う”規則が成り立たないという不利益がある。 境界の効果 画面の端において、画面領域の外側にあるペルから形成
された出力ぺるを生成する必要が有る。この問題を回避
するために、エッジペルをピクセルごとに繰り返し、フ
ィルタが画面のエッジであることを認識せずに動作可能
であることが必要である。
【０４６０】三タップフィルタの場合、本発明の場合の
如く、画像の左のちょうど１ペルと右の１ペルを繰り返
す必要が有る。（５タップのフィルタの場合左の２ペル
と右の２ペルを必要とするはずである。）これは図９１
に示されている。概念的には、従って、これを実動化し
た装置は二つの箱から形成されていると見なすことがで
きる。
【０４６１】ＤＲＡＭインターフェースは常に１６ぺル
幅の倍数のデータを供給するため、画面が１６ペル幅の
倍数でない場合にはこの構成は真に正しく動作しないこ
とに注意すべきである。しかしながらこの問題が知られ
ているけれども、我々はそれについては何もするつもり
は無い。何れにしても、殆どの画面は１６ペル幅の倍数
であり、また何れにしても境界効果により影響されるの
はラインの最も後のペルのみであるからである。
【０４６２】このことは図９２に示されている。 出力ペルの数 本発明において、アップ・サンプラーは、与えられた数
の入力ペルに対して定義された数の出力ペルを生成す
る。このことは、パーサ状態マシンにとって、画面がラ
スターに適合するためにアップ・サンプラーの出力にお
いて幾つのペルが生成されるかを、よって、幾つのペル
を切り落とす（または境界ペルを付加する）必要が有る
かを決定することを可能にするものであり、特に重要で
ある。
【０４６３】水平アップ・サンプラーからの最初の有効
な出力はアップ・サンプラーに入力される３番目のペル
に応じて行われなければならない（これは三タップのフ
ィルタであるから）。１ペルが繰り返されるため、これ
は第２の実際のペルがアップ・サンプラーに入力された
時である。最後の有効な出力は、最後の（即ち、繰り返
された）入力されたペルに応じて可能な出力サンプルの
全てが生成されたときに起きる必要がある。多相フィル
タの最後の位相が最後から２番目の位相と同一の入力デ
ータを使用して計算されるため、このアップ・サンプラ
ーに入る最後のペルが繰り返される結果、一つまたは２
つの出力ペルが生成される可能性がある。
【０４６４】もしこれが行われると、アップ・サンプラ
ーは”ｑ”出力サンプルを生成する。 式１． ｑ＝Ｎ（ｐＤＩＶＭ）＋（ｐＲＥＭＭ） ただしＮ：Ｍアップ・サンプラーの場合に”ｐ”入力サ
ンプルに応じて。
【０４６５】例えば、４：３アップ・サンプラーの場合
に、表４７を以下の様に書くことができる。
【０４６６】
【表４７】 位置信号 本発明においては、二つの信号がビデオデータとともに
転送される。それらはデータが出力ラスター内の適切な
位置に描かれることを出力マルチプレックスが確認する
ことを可能化する。それらは： ・ｌａｓｔ＿ｉｎ＿ｌｉｎｅ ・ｆｉｅｌｄ＿ｉｄ ｌａｓｔ＿ｉｎ＿ｌｉｎｅは１ペルの間アクティブであ
り、そのペルがスキャンライン内の最後のペルであるこ
とを報知する。
【０４６７】ｆｉｅｌｄ＿ｉｄはデータがどのフィール
ドに属するかを示す。”０”は空間的に上のフィールド
を表し、”１”は空間的に下のフィールドを表す。この
対応関係は境界ライン等の前に成り立ち、デコードされ
た画像に適用されることに注意すべきである。ｆｉｅｌ
ｄ＿ｉｄペルに対して状態が変化するのが早すぎ、即
ち、フィールドの最後から２番目と最後のペルの間で変
化する。これにより、フィールドの最後のペルが次のフ
ィールドの最初のペルを待たずい判別可能になる。しか
しながら、復号がなにかの理由で停止した場合には”次
のフィールド”が存在しないかも知れない。ｆｉｅｌｄ
＿ｉｄ信号は図９３に示されている。
【０４６８】もし正しいフィールドインジケータが必要
なときには、それはｆｉｅｌｄ＿ｉｄを１ペルの間遅延
させることによって得ることができる。これらの信号は
ディスプレイパイプライン全体においてデータに平行し
てその動作を行うものであり、多数のフリップフロップ
を節約することになるため、３つの信号（フィールド信
号の最後のペルを許すことになる）ではなく、二つの信
号を用いることが重要である。 多重化データ 位置信号が多重化データに適用される場合には、注意が
必要である。
【０４６９】データＣｂＹＣｒＹの順に多重化されてい
る。本発明において、３つのサンプル（ＣｂＹＣｒ）同
じ時間に存在し、従って、分割不可能にみえる筈であ
る。残りのバイト（Ｙ）は先行する（ＣｂＹＣｒ）ペル
と以降のＣｂＹＣｒ）ペルの間に位置する。その結果、
最後のライン内のバイトはＣｒとＹ内の何れかである。
（３：２のアップ・サンプリングはＹペルを奇数個生成
するかもしれないことに注意すべきである。）もしライ
ン内の最後のバイトがＣｒであれば、ラインの最初のバ
イトが常にＣｂであるため、マルチプレックス信号に不
連続性が生じることになる： （ＣｂＹｌＣｒ） （Ｙ） （ＣｂＹｌＣｒ）＼（Ｃｂ
ＹｌＣｒ） （Ｙ）（ＣｂＹｌＣｒ） 水平位置合わせ アップ・サンプラーの入力において、３つの異なるチャ
ンネルが整列する保証はない。
【０４７０】整列を行うために、本発明においては、水
平アップ・サンプラーと水平整列ブロックの間で”プロ
トコル”が一致している必要がある。本発明によれば、
プロトコルは以下の様に実行される。 ・水平ブロックは要求に従って水平アップ・サンプラー
にペルを供給する。一つのチャンネルに対してデータが
無くなったときには、水平ブロックはこのことをライン
の最後のペルをマークする信号を使用してフィルタに報
知する。これはペルの繰り返しの場合にのみ起こる。
【０４７１】・水平アップ・サンプラーは一つのチャン
ネルから一度最後のペルが供給されると、現ラインにお
いてはそのチャンネルから他のペルを要求しないことを
保証している。しかしながらフィルタは動作し続け、デ
ータが無くなったことをフィルタが知るチャンネルから
ペルを要求する直前まで他のチャンネルから必要なペル
を取り込む。フィルタは出力において生成し得る最後の
ペルをライン内の最後としてマークする。この時点で、
それ自身をリセットしてデータの次のラインのために準
備する。
【０４７２】・水平アップ・サンプラーが、データが既
に尽きたチャンネルに対してフィルタがデータを受け入
れることを見たとき、それはフィルタが次のラインの最
初のペルを求めていることを知る。この時点で、他の二
つのチャンネルの残りのペルは全て廃棄される。これら
のチャンネルの各々に供給される次のペルがラインの最
初のペルとなる。
【０４７３】二つの別々のブロック（水平整列ブロック
及び水平アップ・サンプラーフィルタ）を考えることが
都合が良いけれども、動作の説明上は、この二つは一体
に実現されることが好ましい。 アップ・サンプリング比 アップ・サンプリング比は２ビットの２進数としてフィ
ルタに供給される。フィルタが賢い方法で動作するため
には、アップ・サンプリング比はフィールド時間毎に一
回アップ・サンプラー自身によってサンプルされること
が必要である。次に、この比を供給する回路は次のフィ
ールドに備えるためにその時のフィールドのどの時点に
おいてもサンプリング比を自由に更新することが可能で
ある。
【０４７４】この比は各フィールドの最初のぺルが実際
に受け入れられるとともに（前のフィールドの最後のペ
ルの後ではなく）サンプリンッグされねばならない。こ
の方法によって、リット後（又は復号における何らかの
休止の後）の第１のフィールドが正確な比でアップ・サ
ンプリングされる。 ビデオタイミング生成器 序文 この節は本発明によるビデオタイミング発生回路（ＶＴ
Ｇ３３３）について記述している。ＶＴＧは、種々のア
ナログビデオ同期信号を生成し、ディスプレイシステム
の現在のラスター位置についての知識を保持することが
その第１の役割である。これにより、ＶＴＧが、アクテ
ィブビデオ、境界及びブランキングの信号源を出力用に
選択する出力マルチプレクサのための制御信号を提供す
ることが可能になる。アナログ及びディジタル規格の両
方がサポートされており、また二つのフレームサイズ
（ＰＡＬ及びＮＴＳＣ）及び付随する同期の作用がセッ
ト・アップの際に選択可能である。境界又は切り落とし
幅はＶＴＧにハードウエア入力をロードするトークンの
中で指定される。 水平タイミング 水平タイミングパラメータが図９４に図示されている。
これらは固定のもの（ＰＡＬ又はＮＴＳＣのための）と
可変のもの（即ち、指定することが可能ないかなる境界
又は切り落としに関係するパラメータ）に分かれる。
【０４７５】表示されているビデオがインターレースさ
れれている性質によって半ラインを基にした計数が必要
とされ、種々のタイミングがラインの各半分に対して別
々に示される。一つのラインは最初のブランキング期間
と、ＳＡＶトークンの挿入と、アクティブ期間と、ＥＡ
Ｖトークンの挿入と、後端のブランキング期間によって
構成される。ブランキングラインの間、アクティブ領域
は境界及びデータの代わりに挿入されたブランク値を有
することになる。
【０４７６】ライン同期パルスは各ライン（ＨＳＹＮ
Ｃ）の始めに現れる。ブランキングラインのあるものに
おいては、二つの同期パルスが現れ、一つが最初の半ラ
インの始めに、他方がその後に現れる。これらの幅はど
ちらの垂直領域がアクティブであるか、即ちイコライゼ
ーション（等化）又はセレーション（鋸波化）（フィー
ルド同期）に依存している。
【０４７７】最初の水平ブランキング期間において、ペ
ルは切り落とし値（もし切り落としビットがセットされ
ているとき）に応じて廃棄され、−１２０サイクルの固
定期間が先行するラインからＲＨＳ切り落としペルを廃
棄するために許されている。次に、現ラインのＬＨＳペ
ルが廃棄され、アクティブ領域の開始までペルが停止状
態とされる。ペルが廃棄されるデータストリームにおい
てギャップが存在しないことが重要であり、そうでなけ
れば歪が生じる。
【０４７８】しかしながら、もし切り落としビットがセ
ットされていなければ、境界Ｌの期間の間境界値を挿入
し、画面幅のデータを挿入し、再び境界をアクティブ領
域の終端まで挿入することで境界が構成される。境界Ｒ
値を計算する必要がないことに注意すべきである。合計
の水平境界若しくは切り落とし幅はペル内で指定されて
いる。サンプリングの整合性を維持するためにはＬＨＳ
境界／切り落とし値は２ペルの倍数でなければならな
い。その結果として、クロックに関しては４の倍数でな
ければならない。これはペルにおける元の合計境界値か
ら再下位２ビットをマスクして除くことによって達成さ
れる。例えば、指定された境界が９１ペルであるとする
と、左の境界は８８サイクルの長さになり、画面幅は７
２０−９１）＊２サイクルに成る。
【０４７９】出力（ｍａｘ）に到着するペルのストリー
ムは加算され、３２ペルのブロックを与える。この点を
考慮すると、サポートされるべきスケーリング計数と併
せて、一ラインについて受け取るべきペルの最大数は８
３２となる。このことは最大切り落とし値は１１２ペル
であり、ＬＨＳ及びＲＨＳにおいて１１２サイクルの切
り落としとなることを意味している。 垂直タイミング−ＰＡＬ 本発明によるＰＡＬに対する垂直タイミングパラメータ
が図９５に示されている。二つのフィールドは、やや異
なるタイミングを有するため別々に示されている。アナ
ログパラメータは斜線の領域に示されており、各フィー
ルドに対して同一であり、ディジタルパラメータは波形
によって示されている。簡単の為に、ゼロ−境界の場合
が示されている。もしゼロ以外の垂直境界が指定されて
いれば、境界が境界Ｔの期間挿入され、画面の高さのデ
ータが挿入され、再び境界がアクティブ領域の終わり
（固定）まで挿入される。境界Ｔ及び画面高さは境界Ｌ
及び画面幅（水平タイミングおける）と類似した方法で
個々に計算される。また再び、上端の境界が２の倍数で
なければならないため、初期の境界（境界Ｔ）は、今回
は半ラインに関して、４の倍数でなければならない。
【０４８０】ＭＰＥＧはＰＡＬの場合は５７６ラインの
ビデオを符号化する一方、アナログ規格は５２５のみを
規定してることに注意すべきである。この差異はフィー
ルド毎に５７６半ラインを出力するためのデータを選択
する一方、必要な５７５ラインについてのみアナログブ
ランキング信号を送出することによって調整される。 垂直タイミング−ＮＴＳＣ 次に、本発明によるＮＴＳＣ垂直タイミングが図９６に
図示されている。これは少し複雑ではあるけれども、Ｐ
ＡＬタイミングと原理は同様である。ＭＰＥＧはＮＴＳ
Ｃについては４８０ラインのビデオを符号化するけれど
も、アナログ規格は４８３を指定している。このことは
フレーム毎に境界の３ラインを挿入してギャップを埋め
なければならない（フィールド毎に３つの半ライン）こ
とを意味している。加えて、判断による垂直ブランキン
グインジケータ、Ｖ、はアクティブなビデオラインの前
にパディングとして追加の境界ラインが挿入されねばな
らないという方法で指定される。前の節で述べたよう
に、既に示されたラインに加えて、ゼロでない垂直境界
が挿入される。更に、垂直切り落としはどちらの規格に
おいても許されないことに注意すべきである。
【０４８１】現在のところ、ディジタルブランク信号Ｖ
に関しては、種々の情報源から矛盾する情報が与えられ
ているためいくらか不確実な点が有る。Ｖ及びＶ’によ
り示され、関係する境界選択信号はそれぞれＳＢ及びＳ
Ｂ’である二つの主タイミングの可能性がある。 ＶＴＧ構造 本発明のビデオタイミング発生器は水平及び垂直タイミ
ングの領域に対する別々のマシンから構成される。垂直
マシンは水平マシンに対して制御信号を提供し、一方後
者は、垂直カウンタに対して半ライン・インクリメント
信号を与える。 ＶＴＧへの入力は： ・クロック及びリセット ・ＮＴＳＣではなくＰＡＬ ・切り落としインジケータを有する水平境界値 ・垂直境界値 出力は： ・水平、垂直及び複合の同期及びブランキング信号ｓ ・境界、ブランキング、データの選択信号 ・切り落としのための廃棄データビット ・ＳＡＶ及びＥＡＶ挿入 ・ＳＡＶ及びＥＡＶの構成のためのＦ及びＶ値 ・ＳＡＶ／ＥＡＶ挿入のための２−ビットＹＵＶ位置カ
ウンタ ・スタート・アップにおける画面の開始を示すための最
初のラインビット 同期信号を含めて出力はすべてマルチプレクサブロック
に供給され、該同期信号はデータと同期を保つことが可
能である。 水平マシン 水平マシンは本質的には図９４に示された如く種々のタ
イミング点の到来を検出するハードウエアを有するカウ
ンタである。カウントはゼロから半ライン長（これはＰ
ＡＬ及びＮＴＳＣに対して異なる）に進み、各半ライン
毎に繰り返される。固定されたタイミング点の各々のた
めにハード結線された比較器が存在し、これらは規格に
従って起動される。加えて、境界値（これはフィールド
毎に一度ポーリンされる）のためのレジスタ、画面幅を
決定するためのブランキング減算器、境界値からゼロま
でカウントダウンする補助カウンタが存在する。この処
理は主たる半ラインの生成と平行して行われる。データ
パスは１０ビット幅であり、ＰＡＬ及びＮＴＳＣの両方
を実現するためには１５のハード結線された比較器が必
要とされる。この実施例の構造は図９７において、およ
そのサイズとともに示されている。データパスは３６０
ｕ×３３０ｕであると見積られる。
【０４８２】データパスに加えて、本発明のＶＴＧ内の
殆どの制御ロジックが水平マシンに関係する。これはお
そらく１００−２００ゲートに達する。 水平マシンの入力は： ・クロック及びリセット ・水平境界値及び切り落としビット ・ライン、等化、又はフィールド同期インジケータ ・ＮＴＳＣではなくＰＡＬ ・垂直ブランク ・垂直境界挿入 水平マシンからの出力は： ・水平複合ブランク ・データ挿入 ・境界挿入 ・ブランク値挿入 ・入力廃棄 ・ＹＵＶカウントを有するＳＡＶ又はＥＡＶ挿入 ・水平同期 ・複合同期 ・ラインのスタート ・半ラインインクリメント 垂直マシン 垂直データパスは水平データパスと本質的に同一の構造
であるが、２２のハードウエア比較器（ＰＡＬに対して
８、ＮＴＳＣに対して１４）を有する。主カウンタが各
半ライン毎にインクリメントし、各半ラインにおいて半
ラインを、また各フィールドにおいて半ラインを交互に
カウントする。これもまた１０ビット幅である。
【０４８３】更に、テストのためには半ラインパルス入
力を他のより頻繁なクロックとた多重化すること好まし
く、これによって垂直マシンを水平マシンとは独立し
て。走らせることが可能である。推測したサイズ３６０
ｕ×４２０ｕである。 垂直マシへの入力は： ・クロック及びリセット ・ＮＴＳＣではなくＰＡＬ ・垂直境界値 ・半ラインインクリメント 垂直マシンからの出力は： ・等化、フィールドまたはライン同期選択 ・垂直ブランク（アナログ） ・垂直同期 ・ＳＡＶ／ＥＡＶ構成のためのＦ、Ｖ及びＶ’ビット ・垂直境界挿入 ・データ挿入 ・ブランク値挿入 ・フレームの開始 ハード結線比較器の設計 本発明において、ハード結線された比較器の設計は、プ
リチャージされるか又はプル・アップを有し、メモリ行
デコーダと同様の形で組織された直列のｎ型トランジス
タ列に基づいでいる。一般的には、これらの比較器は評
価が与えられた面積において約８ｕの高さである。 出力マルチプレックス 本発明の出力マルチプレックスは表示のためにデータを
互いに結合する役割を有している。これは、ディスプレ
イパイプラインの先の部分から到達するデータをＶＴＧ
から得られたタイミング情報と結合する。
【０４８４】出力マルチプレックスの他の入力タスクは
２線式インターフェースを除くことである。出力マルチ
プレックスまでの全てのパイプラインステージは２線式
インターフェースを有しており、実際に出力マルチプレ
ックスの入力に到達するデータは常に到着するのが早す
ぎ、ａｃｃｅｐｔをローで受け取るため停止状態にな
る。しかしながら装置の出力においては２線式インター
フェースは無い。
【０４８５】上述の２線式インターフェースの除去を達
成するために、ＤＲＡＭインターフェースが水平アップ
・サンプラーの出力に到着するデータを停止させること
がないようにデータの供給の動態を記憶しておくことが
必要である。基本的には、出力マルチプレックスがデー
タのフィールドを出力するか否かの決定をフィールド単
位で行う。出力マルチプレックスは第１のアクティブ・
フィールドのラインの開始に近いある時点で決定を行
う。もしその入力において待ち状態の有効なデータが有
れば（即ち、ｉｎ＿ａｃｃｅｐｔがローであるとき）、
次にそれはデータの出力を開始する。一方、もし、有効
なデータが無ければ（例えば、第１の画面がデコードさ
れる前であれば）画面全体に境界色を描く。
【０４８６】実際には、出力マルチプレックスはデータ
が正確なフィールドに入力されることを確認しなければ
ならないためこの操作はやや複雑である。即ち、表示が
開始する以前に正確なフィールドに属する有効な待ち状
態のデータがなければならない。もしある時点でデータ
が有効で無くなれば、或る時間において出力マルチプレ
ックスがディスプレイに描画することができる有効なデ
ータを有すると予想し、（これは実際には起きない）、
その後出力マルチプレックスは再び境界色の出力を行
い、この出力はフィールドの残りについで続けられる。 境界の生成 図９８は本発明による画面ディスプレイの左右の境界色
の生成を示している。
【０４８７】図示された如く、ＶＴＧは出力マルチプレ
ックス内の境界色選択する信号をアサートすることによ
って画面の左に境界領域を生成する。しかしながら画面
の右側においては、境界色は出力マルチプレックス自身
によって生成される。出力マルチプレックスはこれをデ
ータが”無くなった”ことを認識し、境界色の画面の幅
の残りを示すことで実行する。
【０４８８】データが”無くなった”ことは二つの可能
な解釈が存在することを理解しなければならない。その
一つは水平アップ・サンプラーからの出力データが有効
でないことである。しかしながら、これはここで意味さ
れていることではない。この場合には、ｌａｓｔ＿ｉｎ
＿ｌｉｎｅ信号によってラインの最後であるとしてマー
クされるペルが出力ストリームに含められた後のデータ
が無くなったことである。図９９は画面の切り落としが
起きた場合に等価な動作を示している。
【０４８９】図示された如く、ＶＴＧは出力マルチプレ
ックスに入力ペルを廃棄するように指令する信号をアサ
ートすることにより出力マルチプレックスに画面の左の
ペルを切り落とすことを通知する。これが一度発生する
と、ＶＴＧは出力マルチプレックスが残りのペルの出力
を開始すべきであることを通知する。アクティブ・ライ
ンの終わり（即ち、７２０ペル後）において、ＶＴＧは
信号のアサートを止め、出力マルチプレックスはその入
力におけるデータ内の残りのペルを全て廃棄する。一般
に、ＶＴＧが切り落としが行われるべきであることを示
す時間とアクティブ・ラインの開始の時間との間には間
隙（時間の）が存在することに注意すベきである。これ
はＶＴＧの設計を顕著に簡略化する。出力マルチプレッ
クスは切り落とし信号がアサートされたときにペルを廃
棄し、アクティブ・ライン期間の開始まで待機する。 出力マルチプレックス 出力マルチプレックスは種々のデータ源の多重化を制御
してＣＣＩＲ６０１の８ビット多重化データストリーム
を形成する。
【０４９０】タイミング（即ち、何がいつ多重化される
か）は主としてＶＴＧによって制御される。 出力マル
チプレックスはより高位の問題を処理する。例えば、復
号の開始時に、表示すべき画面が無い場合には、出力マ
ルチプレックスは画面全体に境界色を描画する。その結
果、最初にデコードされた画面が水平アップ・サンプラ
の出力に到着する。一般的に、これは都合よくフィール
ドの開始においては起きない。出力マルチプレックスは
フィールド時間毎に一度”表示可能な有効なデータが存
在するか”問い合わせる。もし存在していなければ、次
のフィールドが発生するまで待機する（その間の時間に
発生した有効なデータ次のフィールドの開始まで待たね
ばならない。） 出力マルチプレックスはまた、ＳＤＲＡＭインターフェ
ースから到着するデータの正確なフィールドがＰＡＬ又
はＮＴＳＣラスターの正確なフィールドに描画されるこ
とを確認する。
【０４９１】これに加えて、データを扱うために、出力
マルチプレックスはピンに出力するための正確な同期及
びブランキング信号を選択する。これにより複合エンコ
ーダ、ＤＡＣ、等の幅広い装置への容易な接続が可能に
なる。出力マルチプレックスのためのレジスタが表４８
に示されている。出力マルチプレックスの制御のための
ビットは表４９に図示されている。
【０４９２】出力マルチプレックスに連結したＭＰＩレ
ジスタの４つのバイトが有る。
【０４９３】
【表４８】
【０４９４】
【表４９】 ａ．このビットの設定に拘らず、ブランキングの間色デ
ータ（Ｃｂ及びＣｒの両方）は０ｘ８０（１０進表示で
１２８）になる。
【０４９５】ビデオデコーダの仕様及びその特徴 これまでに述べた詳細な説明に加えて、発明を実施する
のに適当なビデオデコーダの好ましい実施例に関して以
下の開示内容が提供されている。 ・ＭＰＥＧ−２ＭＰ＠ＭＬ ・２／３及び１／１プルダウン ・単一の１６ＭビットＳＤＲＡＭ ・ビデオスケーリング ・高解像度ＭＰＥＧ−１ ・ＳＲＡＭを含むパワー＝２．５Ｗ ・αビジョン互換 ・自已構成 ・自動エラー封じ込め ・小ボード面積 ・チャンネル変更サポート ・ＱｕｉｅｔＰａｄＴＭ出力 ・タイム・スタンプ管理 ・オン・チップビデオタイミング発生器 本発明は高集積の、使用が容易がＭＰＥＧ−２ビデオデ
コーダを含んでいる。それはＭＰＥＧ−２のメイン・プ
ロファイルの要求の全てをメインレベルで完全にサポー
トしている。
【０４９６】本発明のシステムはまた自己構成型（単一
のピンでＰＡＬ及びＮＴＳＣ動作の間の選択が行われ
る）であり、多くのアプリケーションにおいて外部のソ
フトウエアのサポート無しでスタートアップ及びビデオ
の復号の維持が可能である。エラー封じ込め及び復旧は
完全に自動的である。より要求の多いアプリケーシンの
場合は外部のマイクロプロセッサ上で走るソフトウエア
によって制御されるアドバンスト機能を用いることがで
きる。
【０４９７】本発明はそれ自身のマイクロコードをオン
・チップＲＯＭに格納しており、これにより復号が開始
可能になる前に外部ＲＯＭやダウンロードしたマイクロ
コードを使用する必要を無くしている。図１００参照。
以下に述べた本発明のシステムのより詳細な説明は、系
統化、明解性及び説明上の便宜のために以下に記述され
る表題に従って記述されている。 信号．．．．． レジスタマップ．．．．． 電源．．．．． ロジック・レベル．．．．． クロック信号．．．．． リセット信号．．．．． コード化データ・インターフェース信号．．．．． マイクロプロセッサ・インターフェースを介したデータ
の供給．．．．． 入力モードの切り換え．．．．． コード化データ受け入れの速度．．．．． コード化データ・インターフェース・タイミング
．．．． ＣＤクロック．．．．． ビデオ出力信号．．．．． ビデオ出力制御レジスタ．．．．． 境界、スケーリングおよび切り落とし．．．．． ビデオ出力制御レジスタ．．．．． ビデオ信号タイミング．．．．． ＭＰＩ信号．．．．． ＭＰＩの電気的仕様．．．．．． 割り込み．．．．． ページ・レジスタ．．．．． ＳＤＲＡＭインターフェース信号．．．．． ＳＤＲＡＭの構成．．．．． 非ＪＴＡＧシステムでのＪＴＡＧピンの接続．．．．． ザポートされる命令．．．．． 特性．．．．． ＩＥＥＥ１１４９．１準拠のレベル．．．．． スタートコード検出器レジスタ．．．．． スタートコードの検出．．．．． ｄｉｓｃａｒｄ＿ａｌｌ機能．．．．． ｆｌａｇ＿ｐｉｃｔｕｒｅ−ｅｎｄ機能．．．．． ｓｔａｒｔ＿ｃｏｄｅ＿ｓｅａｒｃｈ機能．．．．． ＳＣＤの例−チャンネル変更 パーサレジスタ．．．．． エラーコード．．．．． ユーザーデータの扱い システム編成．．．．． 信号及びレジスタ．．．．． 電気的仕様．．．．． コード化データ・インターフェース．．．．． ビデオ出力インターフェース．．．．． マイクロプロセッサ・インターフェース．．．．． 同期ＤＲＡＭインターフェース．．．．． ＪＴＡＧインターフェース．．．．． スタートコード検出器．．．．． ビデオ・パーサ．．．．． タイムスタンプ管理．．．．． アドレス発生器の構成．．．．． 機械的情報 この節は本発明によって使用されている全ての信号（ピ
ン）のリストを含んでおり、またマイクロプロセッサ・
インターフェースを介して使用可能な全てのレジスタの
リストを含んでいる。（表５０及び５１参照）
【０４９８】
【表５０】
【０４９９】
【表５１】 レジスタ・マップ 本発明のレジスタ・マップは領域に分割されている。始
めの３２の位置はシステムの通常動作のために要求され
る。アドレスの５ビットのみが存在する。
【０５００】次の３２の位置のセットは非省略時ＳＤＲ
ＡＭメモリー・マップを準備するために要求されるアド
レス生成回路における位置である。レジスタ・マップの
残りはテスト及び診断のためにのみ用いられるレジスタ
である。これらはアドレス発生器レジスタの代わりにペ
ージ・インされ得る。表５２は本発明のレジスタ・マッ
プを示している。
【０５０１】
【表５２】 ＊ａ 通常の動作においては、ｐａｇｅ＿ｓｅｌｅｃｔ
は値ゼロを保持しなければならない。この場合には、位
置０ｘ２０．．．０ｘ３ｆがアドレス生成使用者レジス
タを含むことになる。
【０５０２】表５３はページ選択レジスタを示してい
る。
【０５０３】
【表５３】 表５４は割り込みサービス領域を示している。
【０５０４】
【表５４】 表５５は本発明の入力回路レジスタを示している。
【０５０５】
【表５５】 表５６は本発明のスタートコード検出器を示している
【０５０６】
【表５６】 本発明によれば、表５７はタイムスタンプ挿入レジスタ
を示している。
【０５０７】
【表５７】 同様に、表５８はビデオパーサレジスタを示している。
【０５０８】
【表５８】 出力制御レジスタは表５９に示されている。
【０５０９】
【表５９】 テストレジスタ 完全なレジスタ・マップ表６０から表６９に示されてい
る。
【０５１０】
【表６０】
【０５１１】
【表６１】
【０５１２】
【表６２】
【０５１３】
【表６３】
【０５１４】
【表６４】
【０５１５】
【表６５】
【０５１６】
【表６６】
【０５１７】
【表６７】
【０５１８】
【表６８】
【０５１９】
【表６９】 電源供給 本発明は本質的には単一の５Ｖ電源からの電力で動作す
る。しかしながら同期ＤＲＡＭとの単純な接続を行うた
めに、３．３Ｖ電源もまた提供されている。
【０５２０】
【表７０】 ａ Ｄ［１５：０］、ＤＡ［１１：０］、ＤＣＫＥ、Ｄ
ＣＬＫＯＵＴ、ＣＤＬＫ ｂ ここで一覧表示された値以上の電圧を加えると装置
の永久的な損傷が起きる可能性がある。これは電圧の定
格を示すのみであり、これらの条件、またはこの明細書
の動作についての節に示された以上の他の条件での装置
の機能的動作は含まれない。絶対最大定格条件下に長時
間おくことは信頼性に影響が有り得る。
【０５２１】
【表７１】 ロジック・レベル 本発明によれば３つの異なる信号インターフェースタイ
プが実現されている。標準の（５Ｖ）ＴＴＬレベルがマ
イクロプロセッッサ・インターフェースにより使用され
る。加えて、５Ｖ ＣＭＯＳレベルがコード化データイ
ンターフェース及びビデオ出力インターフェースによっ
て使用される。３Ｖ ＬＶＴＴＬレベルがＳＤＲＡＭイ
ンターフェースにより使用される。 ＴＴＬ （５Ｖ）レベル
【０５２２】
【表７２】 ａ 交流入力パラメータは１．４Ｖ測定レベルで測定さ
れた。 ｂ Ｉｏ ≦ Ｉｏｏｃｍｉｎ ｏ ｃ これはインターフェースの定常状態駆動能力であ
り、遷移状態の電流はより大である。 ｄ 信号が送出された（アサートされた）とき開放コレ
クタＩＲＱ出力は１００Ωまたはそれ以下のインピーダ
ンスでプルダウンする。 ＣＭＯＳ （５Ｖ）レベル ＣＭＯＳ入力に対してはＶＩＨｍｉｎはＶＤＤのおよそ
７０％であり、ＶＩＬｍａｘはＶＤＤのおよそ３０％で
ある。表７３に示された値はＶＩＨ及びＶＩＬのそれら
の動作の極限に対する値である。
【０５２３】
【表７３】 ａ ｉｏｈ ≦ １ｍＡ ｂ ＩＯＨ ≦ ４ｍＡ ｃ ＩＯＬ ≦ １ｍＡ ｄ ＩＯＬ ≦ｂＳｍＡ ＬＶＴＴＬ（３．３Ｖ）レベル
【０５２４】
【表７４】 ａ 交流入力パラメータはＶ測定レベルで測定された。 ｂ これはインターフェースの定常状態駆動能力であ
り、遷移状態の電流はずっと大である。 クロック信号 本発明は殆ど全てのオン・チップ機能のために一つのク
ロック（ＳＹＳＣＬＯＣＫ）を使用している。このクロ
ックはビデオ出力回路によって使用されるため、ＶＴＧ
（ビデオ タイミング発生器）が正確な速度で画面を生
成するために２７ＭＨｚのクロックが使用されることが
前提とされている。
【０５２５】本発明にコード化データを調和させるため
に第２のクロック（ＣＤＣＬＯＣＫ）を用いても良い。
このクロックはＳＹＳＣＬＯＣＫに同期され、これによ
って２７ＭＨｚクロックで動作しない回路（おそらく、
ディスク又はネットワーク・インターフェース回路から
導出されるクロック）からデータをこの装置に転送する
ことが可能になる。
【０５２６】内部的には、本発明は位相ロックド・ルー
プ（ＰＬＬ）を用いてＳＤＲＡＭインターフェースを駆
動するための高速クロックを導出している。このクロッ
クはＳＤＲＡＭにＤＣＬＫＯＵＴとして出力される。均
等なマーク・スペース比を導出するためにオン・チップ
ＰＬＬが使用されている。ＳＹＳＣＬＯＣＫのための要
件が図１０１に示されている。
【０５２７】
【表７５】 ａ ビデオ規格のライン周波数に適合するためにクロッ
クの許容度及び安定性が充分でなければならないことに
注意すべきである。 リセット信号 本発明は３つのリセット信号を使用する。 、ここで記述された種々の表に示されたリセット状態を
とる。正確なリセットを ックサイクルにわたって出力（ロー）されねばならな
い。
【０５２８】 響を与えることなくリセットするために用いられる。 る。序文 本発明によれば、コード化データインターフェースは、
コード化ビデオデータをシステムに供給するために使用
可能な専用のピンの組を提供する。或いは、コード化デ
ータはマイクロプロセッサ・インターフェースを介して
書き込まれる。この節は、これらの方法の両方について
記述している。
【０５２９】もし専用のピンが使用されていれば、コー
ド化データは単純なバイトのストリーム或いはは”トー
クン”として供給される。トークンの場合は他の種類の
情報をコード化データに加えて供給することが可能であ
る。例えば、この機構を用いてタイムスタンプ情報を転
送することができる。もしコード化データのためにマイ
クロブロセッサ・インターフェースが使用されていれ
ば、トークンが常に使用される。更に、これは非常に単
純である。一度”トークン・ヘッド”が書き込まれて以
降のデータがコード化データ（ただ二つのレジスタが書
き込まれることが必要とされる）であることが宣言され
ると、その後、コード化データを単純にレジスタに書き
込むことができる。 コード化データ・インターフェース信号 表７６に本発明において用いられるコード化データ・イ
ンターフェース信号が定義されている。
【０５３０】
【表７６】 ＣＤＶＡＬＩＤ及びＣＤＡＣＣＥＰＴは本発明によれば
データの転送を制御するために用いられる。この種の通
信制御手順は”２線式”インターフェースと称される。
データ転送が行われるためには両方の信号はＣＤＣＬＯ
ＣＫの立ち上がりエッジでハイでなければならない。図
１０２はデータ（ＣＤ［７：０］、ＣＤＥＸＴＮ及びＢ
ＭＯＤＥ）とＣＤＶＡＬＩＤ及びＣＤＡＣＣＥＰＴとの
間の関係を示している。もしデータをコード化データ・
インターフェースピンを介して供給すべき場合には、マ
イクロプロセッサ・インターフェースレジスタ”ｅｎａ
ｂｌｅ＿ｍｐｉ＿ｉｎｐｕｔ”はゼロ（これがそのリセ
ット状態である）でなければならないことに注意すべき
である。 バイト・モード 本発明においては、もしＢＭＯＤＥがＣＤＣＬＯＣＫの
立ち上がりエッジでハイであるとサンプリングされ（更
にＣＤＶＡＬＬＩＤ及びＣＤＡＣＣＥＰＴが共にハイ）
ていれば、データは単純なコード化データであるとして
扱われる。実際には、データは直ちにＤＡＴＡに組み入
れられる。この場合には、ＣＤＥＸＴＮは無視される。 トークン・モード もしＢＭＯＤＥがＣＤＣＬＯＣＫの立ち上がりエッジで
ローであるとサンプリングされれば（またＣＤＶＡＬＩ
Ｄ及びＣＤＡＣＣＥＰＴ共にハイであれば）、データは
トークンとして扱われる。トークンは本発明によって、
システム全体においてデータ及び制御信号の流れを制御
するために広く使用される。理論的には、コード化デー
タ入力においてどのようなトークンを供給することも可
能である。 本発明によれば、全てのトークンは、一連
のバイト（ＣＤ［７：０］）から成り、その各々には拡
張ビット（ＣＤＥＸＴＮ）が組み合わされている。トー
クンの最初のバイトはトークンによって運ばれる情報の
種類を示している。トークンの最後のバイトはローであ
る拡張ビットによって示される。
【０５３１】例えば、コード化データはデータトークン
を用いて供給される。これは図１０３に示されている。
図示された如く、最初のバイトは０ｘ０４（それがデー
タトークンであることを示す）である。この情報の後に
はＣＤＥＸＴＮがローであるとサンプルされるまで続く
コード化データのバイトが続く。次にサンプリングされ
るデータは新しいトークンの最初のバイトであると解釈
される。（ＢＭＯＤＥが未だローであると仮定する）。
【０５３２】特に有用な他のトークンはＦＬＵＳＨトー
クンである。このトークンは”リセット”と同様に作用
し、システムを次のビデオストリームに対して準備させ
るために、一つのビデオストリームの終端の後に用いる
ことができる。ＦＬＵＳＨトークンは図１０４に示され
ている。 マイクロプロセッサ・インターフェースを介してのデー
タの供給 本発明において、トークンはコード化データ入力レジス
タにアクセスすることによってマイクロプロセッサ・イ
ンターフェース（ＭＰＩ）を介してシステムに供給され
る。表７７がコード化データ入力レジスタを定義してい
る。
【０５３３】
【表７７】 ＭＰＩを介したトークンの書き込み 効率的なデータの転送を可能化するために、コード化デ
ータレジスタはメモリーマップ内で二つのバイトにグル
ープ化される。８つのデータビット、ｃｏｄｅｄ＿ｄａ
ｔａ ［７：０］、が第１の位置であり、制御レジスタ
ｓ、ｃｏｄｅｄ＿ｂｕｓｙ、ｅｎａｂｌｅ＿ｍｐｉ−ｉ
ｎｐｕｔ及びｃｏｄｅｄ＿ｅｘｔｎが第２の位置であ
る。（表５６参照） ＭＰＩを介してトークンを入力するように構成した場合
には、ｃｏｄｅｄ＿ｄａｔａ［７：０］に値が書き込ま
れる毎に現在のトークンはｃｏｄｅｄ＿ｅｘｔｎの現在
の値によって拡張される。トークンの最後の語がｃｏｄ
ｅｄ＿ｄａｔａ［７：０］に書き込まれる前にｃｏｄｅ
ｄ＿ｅｘｔｎを０に設定することはソフトウエアの責任
である。
【０５３４】例えば、データトークンｃｏｄｅｄ＿ｅｘ
ｔｎに１を書き込み、次にｃｏｄｅｄ＿ｄａｔａ［７：
０］に０ｘ０４を書き込むことで開始する。この新しい
データ・トークンの開始は次に、処理のためにシステム
に渡される。ｃｏｄｅｄ＿ｄａｔａ［７：０］に新しい
８ビットの値が書き込まれる毎に、現在のトークンが拡
張される。ｃｏｄｅｄ＿ｅｘｔｎは現在のトークンを終
了するとき（例えば、他のトークンを導入するために）
にのみ再びアクセスする必要が有る。現在のトークンの
最後の語はｃｏｄｅｄ＿ｅｘｔｎに０を書き込み、続い
てｃｏｄｅｄ＿ｄａｔａ［７：０］に現在のトークンの
最後の語を書き込むことによって表される。更に、ｃｏ
ｄｅｄ＿ｄａｔａ［７：０］に書き込む前にはその都度
インターフェースがそれ以上のデータを受け入れる用意
があるかを確かめるためにｃｏｄｅｄ＿ｂｕｓｙを調べ
ることが必要である。 入力モードの切り換え 適当な対策が取られるものとして、データ入力モードを
動的に変更することが実際的である。一般的に、モード
を切り換える前に、何れか一つの経路を通してのトーク
ンの転送が完全に終了していなければならない。これら
の切り換えモードは表７８に示されている。
【０５３５】
【表７８】 バイトモードで供給される最初のバイトはデータトーク
ンヘッダーがオン・チップで生成されるようにする。バ
イトモードで更に転送されるバイトは入力モードが変更
されるまでこのデータトークンに付加される。ＭＰＩレ
ジスタビットｃｏｄｅｄ＿ｂｕｓｙ及び信号ｃｏｄｅｄ
＿ａｃｃｅｐｔはどのインターフェースを介してシステ
ムがデータを受け入れようとしているかを示す。これら
の信号をただしく観察すればデータが失われでいないこ
とを確認することができる。 コード化データ受け入れの速度 本発明の入力回路はトークンをスタートコード検出器に
渡す。これは、データトークン内のデータを分析するも
のであり、その通常の処理速度はクロック（ＣＤＣＬＯ
ＣＫの）当たり１バイトである。しかしながら追加の処
理サイクルがときどき必要とされる。例えば、スタート
コードがコード化データの中に有ったときである。これ
が起きた時には、ＣＤＡＣＣＥＰＴがローになって、デ
ータが受け入れられないことを示す。
【０５３６】その結果、ＣＤＣＬＯＣＫはデータのバイ
トがシステム供給されるべき速度より高いクロック周波
数を有する必要が生じる。多くの応用においては、ＳＹ
ＳＣＬＯＣＫ及びＣＤＣＬＯＣＫの両方に同一のクロッ
ク（典型的には２７ＭＨｚ）を用いることが適道であ
る。一例が図１０５に示されている。 コード化データ・インターフェースタイミング 同様に、表７９は本発明のためのコード化データ・イン
ターフェースタイミングを示している。
【０５３７】
【表７９】 ａ 或状況ではこれらのタイミングは観測される必要は
無い。 ｂ 最大信号負荷は２０ｐＦである。
【０５３８】コード化データインターフェースはＣＭＯ
Ｓレベルを使用する。 ＣＤＣＬＯＣＫ コード化データインターフェースを通してのデータの転
送はビデオデコーダクロック（ＳＹＳＣＬＯＣＫ）に同
期したＣＤＣＬＯＣＫによって制御される。この特徴
は、システムデコーダがビデオクロックとは異なるクロ
ックで動作することを可能にする点で有用である。
【０５３９】しかしながらＣＤＣＬＯＣＫは本発明にお
いてはスタートコード検出器等の回路に内部的にクロッ
クを供給するためにも用いられている。ＣＤＣＬＯＣＫ
は均等なマーク・スペース比を保証する位相ロックルー
プ（ＰＬＬ）の利益を受けないため、この点又は図１０
５に示されたタイミングパラメータ２及び３を保証する
ために外部の回路を用いねばならない。
【０５４０】ＣＤＣＬＯＣＫ及びＳＹＳＣＬＯＣＫが同
期している必要のない状況においては、スタートコード
検出器等の内部の回路をＣＤＣＬＯＣＫよりはむしろＰ
ＬＬから駆動する方が便利である。これにより、外部回
路が均等なマーク・スペース比を保証する必要が無くな
る。図１０６はＣＤＣＬＯＣＫの代わりにスタートコー
ド検出器に供給されるべき、ＰＬＬによって生成された
均等なマーク・スペース比のクロックを可能にする内部
構成を表している。
【０５４１】もしｕｎ＿ｎａｍｅｄ＿ｒｅｇｉｓｔｅｒ
がＯ（リセット条件）であれば、スタートコード検出器
はｉｓＰＬＬからクロックを供給される。この場合に
は、ＣＤＣＬＯＣＫ及びＳＹＳＣＬＯＣＫの両方が同一
の信号に接続されねばならない。ＳＹＳＣＬＯＣＫのた
めのＡＣタイミングの要件である。もしｕｎ＿ｎａｍｅ
ｄ＿ｒｅｇｉｓｔｅｒが１であれば、スタートコード検
出器はＣＤＣＬＯＣＫを用いてクロックが供給される。
この場合には、ＣＤＣＬＯＣＫはＳＹＳＣＬＯＣＫに同
期される。ＣＤＣＬＯＣＫは図１０５において指定され
るタイミングに従わねばならない。
【０５４２】序文 本発明のビデオ出力インターフェースはＣＣＩＲ勧告６
０１及び６５６に準拠したディジタル出力インターフェ
ースを実現している。全ての同期及びブランキング情報
が特別な符号語（ＳＡＶ及びＥＡＶ）の形で、ビデオ情
報と同一のバイト幅のデータのストリームに含められて
いる。
【０５４３】加えて、別々の同期及びブランキングピン
が設けられており、システムは広い範囲の装置（ビデオ
ＤＡＣやＮＴＳＣエンコーダ等）に直接接続することが
可能である。これらの信号のタイミングはＣＣＩＲ勧告
６２４に準拠したビデオ信号の生成に適している。ビデ
オデータは単一バイト幅のバスにおいて時間多重化され
る。或いは、１６ビット出力モードが設けられ、その場
合、輝度データは１バイト幅のバスに出力され、一方二
つの色差異信号は第２のバイト幅のバスにおいて時間多
重化される。 ビデオ出力信号 表８０は本発明によるビデオ出力インターフェースのた
めの信号を提供する。
【０５４４】
【表８０】 図１０７は１６ビットモードでの出力タイミングを示し
ている。図１０８は８ビットモードでの出力タイミング
を示している。 ビデオ出力制御レジスタ 本発明によるビデオ出力制御レジスタは表８１に示され
ている。
【０５４５】
【表８１】 ａ このビットの設定に拘らず、色データ（Ｃｂ及びＣ
ｒの両方）はブランキングの間０ｘ８０（１０進表示で
１２８）となる。 境界、スケーリング及び切り落とし（Ｃｒｏｐｐｉｎ
ｇ） 本発明は常に７２０ペル×４８０ライン（５２５ライン
・ラスター）又は５７６ライン（６２５ライン・ラスタ
ー）の表示用画面を生成しようとする。本発明はこの領
域を埋めるためにデコードされた画面を自動的にスケー
ル（拡大縮小）する。
【０５４６】限られた数のスケール率のみがサポートさ
れるため、この領域を常に正確に埋めることは不可能で
ある。もしその結果の画面が小さすぎる場合には、デコ
ードされた画面の回りに境界が描画される。この境界は
デコードされた画面がスクリーンの中央に位置するよう
に決められている。逆に、もしスケーリングの結果、画
面が大きすぎれば、画面は正しく表示されるために切り
落とされる。表示された領域はデコードされた画面の中
央に位置する。この切り落としはデコードされた画面の
およそ１０％より多くが切り落とされないように制限さ
れる。もしこの値より多くが失われた場合には、より小
さなスケーリング率が用いられる。
【０５４７】境界色はレジスタｂｏｒｄｅｒ＿ｃｂ＿、
ｄｏｒｄｅｒ＿ｙ及びｂｏｒｄｅｒ＿ｃｒに書き込むこ
とによって選択される。装置がリセットされた後であっ
て、画面がデコードされる前には、スクリーン全体が境
界色で埋められる。加えて、ｂｌａｎｋ＿ｓｃｒｅｅｎ
に書き込むことによってスクリーン全体に境界色を描画
することが可能である。これは、例えば、チャンネル変
更の間にビデオを隠すために使用することができる。 ビデオ出力特性 特性 図１０９は、本発明によるビデオ出力インターフェース
のタイミングを示している。同様に、表８２ビデオ出力
インターフェース・タイミングを示している。
【０５４８】
【表８２】 ａ 最大信号負荷は５０ｐＦである。 ｂ このタイミング・パラメータを満足しない場合は、
単にリセットが発生する ミング・パラメータが観測されないときのメタスタビリ
ティの問題に対する保護を行うオン・チップ同期装置が
設けられている。
【０５４９】表８３はビデオ出力モード信号を定義して
おり、図１１０がビデオ出力モード信号を示している。
【０５５０】
【表８３】 ａ もしＮＴＳＣ／ＰＡＬ又はＶ１６／８がリセット後
に状態を変化したときには動作は定義されない。 ビデオ信号タイミング 本発明のビデオタイミングは、その結果生じるビデオ出
力が以下のＣＣＩＲ勧告に準拠するタイミングである。
【０５５１】 ・ＣＣＩＲ勧告６０１ ・ＣＣＩＲ勧告６５６ ・ＣＣＩＲ勧告６２４ 水平タイミング 水平タイミングは図１１１に示されている。図中の数は
５２５ラインシステムの場合のＳＹＳＣＬＯＣＫサイク
ル数である（６２５ライン・システムの値は括 ライン・システムの場合は６６サイクルの間）ローであ
る。
【０５５２】 システムの場合は７３８サイクルの間）ローである。 垂直タイミング 垂直タイミングは図１１２において５２５ライン（ＮＴ
ＳＣ）システムについて図示されており、図１１３にお
いて６２５ライン（ＰＡＬ）システムについて図示され
ている。これらの図において、左側下方への数はＣＣＩ
Ｒ勧告６５６に従ったライン数を与えるものである。右
側の二つの列はＳＡＶ及びＥＡＶコードにおける”Ｆ”
及び”Ｖ”ビット（ＣＣＩＲ勧告６０１参照）を与える
ものである。
【０５５３】太い実線の、黒ラインの中央の小さな数は
デコードされたＭＰＥＧ画面の論理ライン数を与える。
従って、これらは５２５ライン（ＮＴＳＣ）システムに
おいて用いられる４８０ラインに対しては、０から４７
９の番号が付けられ、６２５ライン（ＰＡＬ）システム
において使用される５７６ラインに対しては９０から５
７５の番号が付けられている。 図１１４は５２５ライ
ンシステムについての同期のタイミング及びブランキン
グピンを示し、図１１５は６２５ラインシステ ＿ｎｏｔ＿ｃｓ参照）、これら信号の各々の極性は反転
されても良い（ｃｂｌａｎｋ＿ａｈ、等参照）ことに注
意すべきである。 ＶＴＧリセット状態 本発明において、ＶＴＧは５２５ライン（ＮＴＳＣ）シ
ステムに対してはライン４の開始にリセットし、６２５
ライン（ＰＡＬ）システムに対してはライン１の開始に
リセットする。
【０５５４】序文 本発明においては標準バイト幅のマイクロプロセッサ・
インターフェース（ＭＰＩ）が使用されている。ＭＰＩ
は種々のデコーダチップクロックと同期して動作する。 ＭＰＩ信号 表８４はＭＰＩインターフェース信号を表している。
【０５５５】
【表８４】 ＭＰＩの電気的仕様 ＤＣ特性 ２．２．１、”ＴＴＬ（５Ｖ）レベル”参照。
【０５５６】図１２３及び１２４はそれぞれＭＰＩの読
み出し及び書き込みタイミングを図示している。 ＡＣ特性 表８５はＭＰＩのための読み出しタイミングを示してい
る。
【０５５７】
【表８５】 のものである。 ｂ ＭＤ［７：０］の各々における最大の負荷５０ｐＦ
についてアクセス時間が規定されている。負荷が大きけ
ればアクセス時間が増大する。
【０５５８】同様に、表８６はＭＰＩのための書き込み
タイミングを示している。
【０５５９】
【表８６】 である。 割り込み ”イベント”は使用者が観測したいと考えるオン・チッ
プ条件を記述するために用いられる用語である。イベン
トはエラー状態を表示することが可能であるかまたは使
用者ソフトウエアに告知することが可能である。
【０５６０】各割り込み又は”イベント”に関係して二
つの単一ビットレジスタが存在する。これらは状態イベ
ントレジスタ及び状態マスクレジスタである。 状態イベントレジス夕 状態イベントレジスタは回路内に生じている状態によっ
てその値が１に設定される１ビットの書き込み／読み出
しレジスタである。このレジスタは状態が過渡的にのみ
生じる場合であっても１にセットされる。次に、このレ
ジスタは使用者ソフトウエアがそれをリセットするか又
はチップ全体がリセットされるまで１に設定されたまま
であることが保証される。
【０５６１】・レジスタは１を書き込むことによってゼ
ロにセットされる。 ・レジスタへのゼロの書き込みはレジスタを変化されな
いままにする。 ・レジスタは、次にこの状態が観測可能になる前に使用
者ソフトウエアによってゼロにセットされねばならな
い。 ・レジスタはリセット時にゼロにリセットされる。 状態マスクレジスタ 状態マスクレジスタは対応する状態イベントレジスタが
セットされた時には割り込み要求の生成を可能にずる１
ビットの読み出し／書き込みレジスタである。もし状態
マスクレジスタに１がセットされたときに状態イベント
が既にセットされていれば、直ちに割り込み要求が発せ
られる。
【０５６２】・値１が割り込みを可能化する。 ・レジスタはリセット時にゼロにクリアされる。 他に規定されない限り、ブロックは割り込み要求を生成
した後に動作を停止し、状態イベントレジスタ又は条件
マスクレジスタのどちらかがクリアされた後すぐに再ス
タートする。 イベント及びマスクビット 本発明において、イベントビット及びマスクビットは常
にレジスタマップ内の連続したバイト（表５５参照）に
おける対応するビット位置に組合わされる。これによ
り、どのイベントが割り込みを生成したかを確かめるた
めに、割り込みサービス・ソフトウエアがマスクレジス
タから読み出された値をイベントレジスタ内の値のため
のマスクとして使用することが可能になる。 チップ・イベント及びマスク 本発明はチップ上のイベントのアクティビティを要約す
る単一の”大域的”イベントビットを有する。チップイ
ベント・レジスタはそれらのマスクビットにおいて１を
有する全てのオン・チップイベントのＯＲを示す。
【０５６３】チップマスクビットの１はチップが割り込
みを生成すること許す。チップマスクビットの０割り込
み要求を生成するどのオン・チップイベントをも示して
いる。チップイベントに１又は０を書き込んでも何も効
果を生じない。それは全てのイベント（それらのマスク
ビットにおける１でイネーブルされた）がクリアされと
きにのみクリアする。 フ・チップのプル・アップ抵抗を必要とする”オープン
・コレクタ”出力である によってプル・ダウンされる。殆どの応用において、お
よそ４ｋΩのプル・アップ抵抗が適当である。 ページレジスタ 本発明により必要とされるレジスタアドレス信号の数を
減少させるために、６４以上のレジスタをアドレス指定
することを可能にするためにページ・レジスタが用いら
れる。このページ・レジスタは０ｘ１ｆの位置に有る。
レジスタ位置０ｘ００から０ｘ１ｆはページ・レジスタ
の内容により影響されず、常にレジスタマップに存在す
る。０ｘ２０から０ｘ３ｆの位置のレジスタはページ・
レジスタに依存している。
【０５６４】通常の装置動作に要求されるページングさ
れたレジスタは存在しない。ページングされたレジスタ
は、最後に、テストの目的のためにのみ用いられる。本
発明において、ページ・レジスタは値ゼロにリセットさ
れる。使用者は他の値がこのレジスタに書き込まれない
ことを確実にしなければならない。 序文 ＳＤＲＡＭインターフェース信号 表８７はＳＤＲＡＭインターフェース信号を図示してい
る。
【０５６５】
【表８７】 ＳＤＲＡＭの構成 表８８はＳＤＲＡＭの構成を示している。
【０５６６】
【表８８】 構成ゼロ 構成ぜろのＳＤＲＡＭの接続については図１１６参照 図１１７は一つのＳＤＲＡＭの接続のための構成を図示
している。同様に、図１１８及び図１１９は２つ又は３
つのＳＤＲＡＭの接続の構成をそれぞれ示している。
【０５６７】序文 本発明によるシステムは、現在ＩＥＥＥ規格１１４９．
１に採用されているジョイント・テスト・アクション・
グループ（ＪＴＡＧ）の”標準テスト・アクセスポート
及び境界スキャン・アークテクチャ”を完全にサポート
している。全てのＪＴＡＧの動作はテスト・アクセスポ
ート（ＴＡＰ）を介して実行され、後者は５つのピンか
ら構成される。ＴＲＥＳＥＴ（テストリセット）ピンが
ＪＴＡＧ回路をリセットし、テストモードにおいて装置
の電源が立ち上がらないことを確実にしている。ＴＣＫ
（テスト・クロック）ピンが直列テストパターンをＴＤ
Ｉ（テストデータ入力）ピンに入力しＴＤＯ（テストデ
ータ出力）ピンから出力するためにクロックを供給する
ことに用いられる。更に、ＪＴＡＧ回路の動作モードが
適当なビットシーケンスをＴＭＳ（テストモード選択）
ピンにクロックすることによって設定される。
【０５６８】ＪＴＡＧ規格はチップ製造者の選択に従っ
て追加の特徴を提供することが可能なように拡張可能で
ある。本発明によれば、３つのＪＴＡＧの必須の命令を
含む９つのユーザ命令が有る。追加の命令は有る程度の
内部装置のテストを可能にし、追加の外部テストを行う
柔軟性を提供するものである。例えば、単純なＪＴＡＧ
シーケンスにより全ての装置出力を浮遊させることがで
きる。表８９参照。 非ＪＴＡＧシステムにおけるＪＴＡＧピンの接続
【０５６９】
【表８９】 サポートされる命令 この節は本発明のこの実現例でサポートされる命令につ
いて記述している。表９０、９１、及び９２参照。
【０５７０】
【表９０】
【０５７１】
【表９１】 以下の補助ＪＴＡＧ命令はサポートされていない。
【０５７２】 １） ＩＤＣＯＤＥ ２） ＲＵＮＢＩＳＴ
【０５７３】
【表９２】 命令コードの割当 全体で１４の定義された命令が存在する。よって、２つ
の割り当られない命令を含む４ビット長の命令レジスタ
が存在する。割り当られない命令はＩＥＥＥ１１４９．
１に従ったＢＹＰＡＳＳ命令のエイリアスである。
【０５７４】命令及びそれらのコードの完全なリストが
表９３に示されている。
【０５７５】
【表９３】 ＩＥＥＥ規則１１４９．１準拠レベル 以下の点に注意する必要があるけれども、すべての規則
が堅持されている。
【０５７６】
【表９４】 推奨項目
【０５７７】
【表９５】
【０５７８】
【表９６】 許可
【０５７９】
【表９７】 序文 本発明によれば、スタートコード検出器（ＳＣＤ）は、
コード化データストリーム内のスタートコードを検出す
る役割を担っている。該検出器はこれらをシステムによ
る更に内部の処理のためのトークンに変換する。この処
理に加えて、例えばチャンネル変更をサポートする一連
の特徴が存在する。． スタートコード検出器レジスタ 表９８は本発明のスタートコード検出器のためのレジス
タ図示している。
【０５８０】
【表９８】 ａ イベントビット単純なＲ／Ｗレジスタビットでは無
い。 ｂ 全ての割り込みはｃｈｉｐ＿ｍａｓｋが１に設定さ
れることが条件である。スタートコードの検出 本発明のスタータコード検出器は正確に整列されたスタ
ートコードのみを検出ずる。
【０５８１】本発明はビデオスタートコードのみを扱
う。認識されないスタートコードは検出され、ｕｎｒｅ
ｃｏｇｎｉｚｅｄ＿ｓｔａｒｔ＿ｃｏｄｅイベントを生
起させる。認識されないスタートコードはシステムスタ
ートコード（０ｘｂ９から０ｘｆｆまでの値）、予約済
みスタートコード（０ｘｂ０、０ｘｂ１、及び０ｘｂ
６）及びｓｅｑｕｅｎｃｅ＿ｅｒｒｏｒ＿ｃｏｄｅ（Ｏ
ｘｂ４）である。 ｄｉｓｃａｒｄ＿ａｌｌ機能 ｄｉｓｃａｒｄ＿ａｌｌ機能はシステムに入る全てのデ
ータを廃棄するために使用することができる。レジスタ
ｄｉｓｃａｒｄ＿ａｌｌを１に設定することによってｄ
ｉｓｃａｒｄ＿ａｌｌ機能を”手動で”選択することが
できる。しかしながらｓｃｄｐ＿ａｃｃｅｓｓが最初に
１に設定され、それが１を読み返すまでポーリングされ
ることが必要である。一般的に言って、ｆｌａｇ＿ｐｉ
ｃｔｕｒｅ＿ｅｎｄ機能の一部分として自動的にこのモ
ードに入る動作が典型である。
【０５８２】本発明においては、ｄｉｓｃａｒｄ＿ａｌ
ｌに値０が書き込まれるかＦＬＵＳＨトークンに出合う
かするまでは全てのデータが廃棄され続ける。ｄｉｓｃ
ａｒｄ＿ａｌｌをリセットするＦＬＵＳＨトークンはト
ークンのストリームから削除され、パーサ又は回路の以
降のいかなるブロックにも影響を与えないことに注意す
べきである。 ｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ機能 本発明によれば、ｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ機
能はシステムへのデータのフローを停止させる前に画面
の終了まで待つことによって、復号をきれいに終了させ
ること意図したものである。従って、パーサは不完全な
画面を見ることは無い。
【０５８３】図１２０はｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅ
ｎｄ機能をフローチャートとして図示している。図示さ
れた如く、画面の終端が検出されたときに割り込み（ｆ
ｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ＿ｅｖｅｎｔ）を生成
することができる。これは割り込みが処理される迄はＳ
ＣＤのデータの処理を中止させる。或いは、ＳＣＤは動
作を続けることが許されても良い。
【０５８４】もしａｆｔｅｒ―ｐｉｃｔｕｒｅ＿ｄｉｓ
ｃａｒｄが１に設定されていれば、画面の終端が検出さ
れた後には、全ての以降のデータが廃棄される。これは
チャンネル変更の前に”航行”中の１つのチャンネルか
らの後続データをシステムデマルチプレクサにおいて廃
棄するのに最も有用である。．この実施例において、ｓ
ｔａｒｔ＿ｃｏｄｅ＿ｓｅａｒｃｈ機能がｆｌａｇ＿ｐ
ｉｃｔｕｒｅ＿ｅｎｄ機能に対して優先ずることに注意
すべきである。この方法によって、ｓｔａｒｔ＿ｃｏｄ
ｅ＿ｓｅａｒｃｈによって廃棄されているデータが画面
の終端に達したか否かを決定するために調べられること
が無い。 ｓｔａｒｔ＿ｃｏｄｅ＿ｓｅａｒｃｈ機能 本発明において、ＳＣＤは特定のタイプのスタートコー
ドをサーチすることに設定可能である。これは例えば、
チャンネル変更後に復号の開始の前にシーケンススター
トコードをサーチするために使用される。
【０５８５】
【表９９】 サーチ・モードに入るためにはｓｔａｒｔ＿ｃｏｄｅ＿
ｓｅａｒｃｈにゼロ以外の値を書き込む。次にスタート
コード検出器は、表９９によって示された適当なスター
トコードをサーチする。全てのデータ及びトークンはサ
ーチが続行している間は廃棄される。適当なスタートコ
ードの一つに遭遇したときにサーチは終了する。ｓｔａ
ｒｔ＿ｃｏｄｅ＿ｓｅａｒｃｈがゼロに設定され、補助
として割り込みが生成されても良い。
【０５８６】ＦＬＵＳＨトークンは表示されたスタート
コードの内の一つに遭遇したかのようにしてサーチを終
了することに注意すべきである。しかしながらＦＬＵＳ
Ｈトークンがｄｉｓｃａｒｄ＿ａｌｌ機能を終了させて
いる特別な場合には、サーチは終了されない。更にこれ
は、ＦＬＵＳＨトークンに遭遇したときに、ｄｉｓｃａ
ｒｄ＿ａｌｌと予め選択されたサーチ・モードとの間で
直接移動することを可能にする。
【０５８７】図１２１は本発明によるｓｔａｒｔ＿ｃｏ
ｄｅ＿ｓｅａｒｃｈ機能をフローチャートとして図示し
ている。 ＳＣＤの例−チャンネル変更 本発明におけるＳＣＤ機能を使用した一例がチャンネル
変更動作を行う以下の動作シーケンスにおいて示されて
いる。 １） 制御マイクロプロセッサがチャンネル変更の必要
（おそらく、信号遠隔制御ユニットからの信号に応答し
て）を認識する。マイクロプロセッサはＳＣＤのｆｌａ
ｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ機能を； ・１をｆｌａ ｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄに、 ・１をａｆｔｅｒ＿ｐｉｃｔｕｒｅ＿ｄｉｓｃａｒｄ
に、 ・１をｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ＿ｍａｓｋ
に、書き込むことによって使用する。 ２） スタートコード検出器が現在の画面の終端を検出
すると、直ちに以降の全てのデータを廃棄し始める。マ
イクロプロセッサには割り込みが行われ、割り込みの原
因はｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ＿ｅｖｅｎｔで
あると決定する。マイクロプロセッサは先ず、 ・３（ｓｅｑｕｅｎｃｅ＿ｓｔａｒｔをサーチ）をｓｔ
ａｒｔ＿ｃｏｄｅ＿ｓｅａｒｃｈに、次に ・１をｆｌａｇ＿ｐｉｃｔｕｒｅ＿ｅｎｄ＿ｅｖｅｎｔ
（イベントをクリアするため）に書き込むことによって
新しいチャンネルのためのスタータコード検出器を用意
する。 ３） 次に、マイクロプロセッサはチューナを再同調さ
せて新しいチャンネルを選択させる。 ４） 旧チャンネルからの最後のデータがシステムに転
送された後に、（そして新しいチャンネルの最初のデー
タの前に）ＦＬＵＳＨトークンが挿入される。（或い
は、値０がｄｉｓｃａｒｄ＿ａｌｌに書き込まれる。）
従って、スタートコード検出器はデータ（旧チャンネル
からの）の廃棄を止め、（新しいチャンネルからのデー
タに対して）シーケンススタートコードのサーチを始め
る。 ５） 一度シーケンススタートコードが検出されると、
スタートコード検出器はデータの廃棄を止め、通常の復
号に復帰する。
【０５８８】序文 本発明によれば、ビデオパーサは、ビデオデータストリ
ームの復号を担当する。これはマイクロプログラムされ
たプロセッサとして実現されている。通常のイベントの
進行においては、ビデオパーサと交互作用する必要は殆
ど無く、多くの単純なアプリケーションは単にビデオパ
ーサにそのビデオを復号する処理を行わせるせる。
【０５８９】しかしながら、ビデオパーサは例えばビッ
トストリームエラー等の通常でないイベントや予期しな
いイベントを検出したときに制御用マイクロプロセッサ
にそれを報知することが可能である。全ての場合におい
て、マイクロコードはエラーから復帰する（そしてエラ
ー隠す）ためのコードを含んでおり、ビットストリーム
エラーを無視しても安全である。 しかしながら、ビッ
トストリームエラーが発生しているという知識は診断の
ために有用である。
【０５９０】更に、タイムスタンプ管理内のある部分は
パーサのマイクロコード・プロセッサによって処理され
る。これらは第１０章において説明されている。 パーサレジスタ パーサによって使用されるレジスタは表１００に示され
た如くである。．
【０５９１】
【表１００】 ａ イベントビットは単純なＲ／Ｗレジスタビットであ
る。 ｂ 全ての割り込みはｃｈｉｐ＿ｍａｓｋが１に設定さ
れることが、必要条件である。 エラーコード パーサがイベント状態を検出したときにはいつもｐａｒ
ｓｅｒ＿ｅｖｅｎｔをせっていする。もしｐａｒｓｅｒ
＿ｍａｓｋが１に設定されていれば（ユーザーシステム
がパーサイベントを処理することに関係していることを
表している）、パーサは処理を停止し、（ｃｈｉｐ＿ｍ
ａｓｋが１に設定されていることを仮定して）割り込み
が生成される。
【０５９２】割り込みに応答するのに際して制御用マイ
クロプロセッサはイベントの原因を決定するためにｐａ
ｒｓｅｒ＿ｅｒｒｏｒ＿ｃｏｄｅを読まねばならない。
表１０１はこれに関して定義されたエラーコードの完全
なリストを提供するものである。制御用マイクロプロセ
ッサが適切な方法でイベントに応答した後には、該プロ
セッサは本発明のパーサに処理を再開することを許可し
なければならない。これはｐａｒｓｅｒ＿ｅｖｅｎｔに
値１を書き込むことによってイベントをクリアすること
によって行われる。
【０５９３】
【表１０１】 ユーザーデータの扱い 小量のユーザーデータはパーサから読み出すことができ
る。省略時には、全てのユーザーデータがスタートコー
ド検出器によって廃棄される。これは、システムをその
能力を越えるかもしれない大量のユーザーデータが不適
切に使用されることから保護するためである。
【０５９４】ユーザーデータがパーサに届くことを許可
するためには、レジスタｄｉｓｃａｒｄ＿ｕｓｅｒが０
に設定されねばならない。ビットストリームにおいてユ
ーザーデータに遭遇したときにはいつもデータのバイト
はオン・チップのユーザーデータＲＡＭにおいてバッフ
ァリングされる。このＲＡＭは１９２バイトのデータが
バッファリングされる空間を有している。ユーザーデー
タの全てのバイトが読まれたとき（或いはＲＡＭが一杯
の時）パーサはイベント（ＥＲＲ＿ＵＳＥＲ＿ＤＡＴ
Ａ）を生成し、これにより制御用マイクロプロセッサが
ＲＡＭからデータを読み出すことが可能になる。
【０５９５】ユーザーデータＲＡＭが読まれる前に、マ
イクロプロセッサは、先ずｐａｒｓｅｒ＿ａｃｃｅｓｓ
を１に設定することによってパーサの内部レジスタにア
クセスし、次にこのビットをそれが１を読み返すまでポ
ーリングすることが必要である。ユーザーデータＲＡＭ
内のバイト数はｐａｒｓｅｒ＿ｓｔａｔｕｓによって表
示される。ユーザーデータＲＡＭは直接的にアクセスす
ることはできない。その代わりに、ｕｓｅｒ＿ｋｅｙｈ
ｏｌｅ＿ａｄｄｒに読み込まれるアドレス（通常ゼロ）
を書き込むことが必要であり、その後データはｕｓｅｒ
＿ｋｅｙｈｏｌｄ＿ｄａｔａから読み出される。ｕｓｅ
ｒ＿ｋｅｙｈｏｌｅ＿ｄａｔａから読み出しが行われる
毎にｕｓｅｒ＿ｋｅｙｈｏｌｅ＿ａｄｄｒが自動的にイ
ンクリメントされるため、ユーザーデータの適切な数の
バイトを非常に迅速に読み出すことができる。
【０５９６】もしユーザーデータが１９２バイト以下し
か無ければ、全てのデータは単一のイベントで扱われ
る。もし１９２バイト以上有れば、最初にＥＲＲ＿ＵＳ
ＥＲ＿ＤＡＴＡが生成された時にｐａｒｓｅｒ＿ｓｔａ
ｔｕｓは１９２バイト含むことになる。イベントがクリ
アされた後（ｐａｒｓｅｒ＿ａｃｃｅｓｓにゼロを書き
込み次にｐａｒｓｅｒ＿ｅｖｅｎｔに１を書き込むこと
により）、マイクロコードは次に何をするかを決める為
にｐａｒｓｅｒ＿ｃｏｎｔｉｎｕｅに質問する。
【０５９７】もしｐａｒｓｅｒ＿ｃｏｎｔｉｎｕｅが１
であれば、パーサはユーザーデータの処理を続ける。ユ
ーザーデータの残りのバイト（或いは次の１９２バイ
ト）がストリームから構文解析され、処理が繰り返され
る。しかしながら、もしｐａｒｓｅｒ＿ｃｏｎｔｉｎｕ
ｅが０であれば、パーサは残りのユーザーデータを廃棄
し、通常のビデオ復号を進める。ｐａｒｓｅｒ＿ｃｏｎ
ｔｉｎｕｅがゼロであっても、第１のＥＲＲ＿ＵＳＥＲ
＿ＤＡＴＡイベントが常に生成されることに注意すべき
である。 ユーザーデータの量の制限 もしユーザーデータが使用されるべきであるときには、
本発明によってビデオデータのリアルタイムの復号が保
証されるために、これが制限されていることが重要であ
る。制御用マイクロプロセッサの割り込み応答時間及び
システムからデータのバイトを読み出すのに必要とされ
る時間等の多くの外部の制約に依存するためユーザーデ
ータの許容可能な限界を指定することは非常に難しい。
ガイドとして、ユーザーデータの量は、およそ５０μ
（割り込み応答時間等を含む）の間にシステムから読み
出されることが保証される量に制限されることが必要で
ある。 ユーザーデータＲＡＭ 画面データの復号の間、使用者ＲＡＭは他の目的（例え
ば、隠し動きベクトルの格納）等のためのマイクロコー
ド・プロセッサーによって使用される。このことによっ
て、ＲＡＭ内にデータを放置すること及び後の使用のた
めにそのデータが保存されていると期待することは不可
能である。
【０５９８】序文 本発明はビデオタイムスタンプの管理を補助する回路を
含んでいる。ＭＰＥＧシステムストリームパーサに関連
する外部回路がクロック基準（プログラムされたクロッ
ク基準或いはシステムクロック基準等の適当なもの）を
使用した安定した２７ＭＨｚクロックを獲得しているも
のと仮定する。
【０５９９】従って、本発明による回路は、音声との同
期を図るためにビデオの復号を適切な時間に開始するよ
うに配慮されており、その後、ビデオタイムスタンプを
監視して継続した同期を確保している。エラーが無けれ
ば、それ以降の補正は必要とされない。クロック基準情
報をビデオデコーダに転送する必要を回避することが好
ましい。ハードウエアは二つの領域に分割されており、
それらはビデオタイムスタンプをロードするためのシス
テムの入力ステージに関連する回路と、ビデオパーサ回
路に関連する実時間カウンタである。 システムの構成 本発明は２７ＭＨｚのＳＹＳＣＬＯＣＫから導出された
規則的な間隔で増分されるカウンタを含む。タイムスタ
ンプ管理のためのシステムはシステム外部で維持されて
いるこのカウンタの第２のコピーに（概念上）依存して
いる。これらの二つのカウンタは同一の信号でリセット
されることにより同一の値に初期化される。その後、二
つのカウンタは自走する。
【０６０００】本発明は”ビデオ時間”と称する内部の
時間カウンタに対してそのタイムスタンプ管理を実行す
る。正確な比較が成されることを保証するために、ビデ
オタイムスタンプはシステムデコーダにより修正され
る。絶対時間を知る必要は無く、単に、画面がデコード
された実際の時間とデコードされるべきであった公称時
間の間の差異で良い。
【０６０１】以下の式１はビデオ時間カウンタ及び修正
タイムスタンプの間の差異を実際の”時間”（クロック
基準から導出された）とタイムスタンプとの間の差異に
等しく設定することによってこれを表している。式２は
単に修正タイムスタンプを導出するために変数を再構成
したものである。 式１：ビデオ時間−修正タイムスタンプ＝タイムスタン
プ−時間 式２：修正タイムスタンプ＝ビデオ時間＋（タイムスタ
ンプ−時間） 図１２２は修正タイムスタンプを導出するための一つの
可能な演算の構成を示している。実際は、実際の加算
（及びシフト）は専用のハードウエアの中でよりはむし
ろプロセッサ上で実行される可能性が大である。勿論、
修正タイムスタンプの同一の数値を導出するために多く
の他の方法が存在する。例えば、本発明の タのコピーを持つよりは、単純に”時間”の値を記録す
る方が良いかも知れない。この情報及び”時間”の現在
の値から、常にシステム内のビデオ時間の現在の内容を
推断することが可能である。
【０６０２】修正タイムスタンプの適切な値を導出する
ことが可能な適当な演算動作の再配置の使用が可能であ
る。図１２２に示された如く、発明において用いられる
修正タイムスタンプは１６ビットのみを使用している。
これは二つの方法で達成される。第１には、時間及びタ
イムスタンプ（修正タイムスタンプを導出するのに使用
されたタイムスタンプ−式２参照）の間の差異は常に小
であるから、より上位のビットを廃棄することができ
る。第２に、本発明はビデオを最も近いフレーム時間に
表示するように制御するのみであるから、より下位のビ
ットもまた必要とされず、４ビットだけ右にシフトする
ことによって廃棄される。
【０６０３】こうして、時間情報の維持された１６ビッ
トは約１１．５秒迄のタイミングエラーを約１８０μｓ
（フィールド時間の約１％）の精度で扱うことが可能で
ある。
【図面の簡単な説明】
【図１】図１は本発明の好ましい実施例におけるデータ
の流れを示す図である。
【図２】図２は６４×３２ＲＡＭ内に８ビットデータを
アドレス指定するために用いられる１３ビットのワード
の例を示す図である。
【図３】図３は本発明において登録ファイルの機能的ブ
ロック図である。
【図４】図４は図３に示された登録ファイル内のデータ
の流れを示す図である。
【図５】図５は本発明による登録ファイルアドレス復号
化を示すブロック図である。
【図６】図６は本発明によるマイクロコーダブル状態マ
シンのブロック図である。
【図７】図７はアドレス指定用に用いられ、アドレスフ
ィールド、置換フィールド及び置換ヘッダを有する本発
明による固定幅ワードを示す図である。
【図８】図８は本発明による演算コアの例を示すブロッ
ク図である。
【図９】図９は本発明による入力データでＩＤＣＴを行
う方法における基本ステップを示す図である。
【図１０】図１０は本発明によるＩＤＣＴシステムの結
合した簡単な２ステージのアーキテクチャを示すブロッ
ク図である。
【図１１】図１１は図１０に示したＩＤＣＴの主要シス
テム成分を備えた集積回路の簡単なブロック図である。
【図１２】図１２ａ〜図１２ｂからなる図１２は主要シ
ステム成分のうちの１つに相当する事前処理回路のブロ
ック図である。
【図１３】図１３ａ〜図１３ｃからなる図１３は好まし
い実施例のＩＤＣＴシステム内のタイミング及び制御信
号間の関係を示すタイミング図である。
【図１４】図１４ａ〜図１４ｂからなる図１４はＩＤＣ
Ｔシステム内の共通処理回路を示すブロック図である。
【図１５】図１５〜図１５ｄからなる図１５はシステム
の他の主要成分に対応する事後処理回路を示すブロック
図である。
【図１６】図１６ａ〜図１６ｂからなる図１６は対のデ
ータストリーム、置換ＲＡＭ及び改善したバッファを有
するＩＤＣＴを示す本発明に応じたブロック図である。
【図１７】図１７ａ〜図１７ｆからなる図１７は図１６
に示した１次元ＩＤＣＴシステムを詳細に示すブロック
図である。
【図１８】図１８ａ〜図１８ｂからなる図１８は図１７
に示した変換システムを更に大きく詳細に示すブロック
図である。
【図１９】図１９ａ〜図１９ｂからなる図１９は図１８
に示した入力バッファを更に大きく詳細に示すブロック
図である。
【図２０】図２０ａ〜図２０ｂからなる図２０は本発明
による事前処理回路「ＰＲＥＣ」を簡単に示すブロック
図である。
【図２１】図２１ａ〜図２１ｂからなる図２１はＩＤＣ
Ｔ内の共通処理回路「ＣＢＬＫ」を示すブロック図であ
る。
【図２２】図２２ａ〜図２２ｂからなる図２２は事後処
理回路「ＰＯＳＴＣ」を示すブロック図である。
【図２３】図２３ａ〜図２３ｄからなる図２３は図２２
に示した事後処理回路のその他を示す図である。
【図２４】図２４は本発明による四捨五入及び飽和ブロ
ックを示すブロック図である。
【図２５】図２５ａ〜図２５ｂからなる図２５は本発明
における出力バッファを示すブロック図である。
【図２６】図２６ａ〜図２６ｂからなる図２６は本発明
における制御シフトレジスタを示すブロック図である。
【図２７】図２７ａ〜図２７ｃからなる図２７は本発明
における制御シフトレジスタ復号を示すブロック図であ
る。
【図２８】図２８ａ〜図２８ｃからなる図２８は制御シ
フトレジスタ及び入力制御バッファを示す図である。
【図２９】図２９ａ−１〜図２９ｆからなる図２９はＴ
２データストリーム用の制御回路を示す図である。
【図３０】図３０ａ〜図３０ｄからなる図３０はＴ１用
のカウンタ内のデータを示す図である。
【図３１】図３１ａ〜図３１ｅからなる図３１は本発明
においてＴ２データストリーム用のカウンタ内のデータ
を示す図である。
【図３２】図３２はＩＤＣＴ及び関連回路を示すブロッ
ク図である。
【図３３】図３３はＴ１及びＴ２データのインターリー
ブを示すタイミング図である。
【図３４】図３４はＴ２のスリッページ及び復旧を示す
タイミング図である。
【図３５】図３５は本発明においてＩＤＣＴ及び関連回
路のフラッシュ動作を示すタイミング図である。
【図３６】図３６は本発明によるシステムの始動を示す
図である。
【図３７】図３７はＴ１及びＴ２データをインターリー
ブする早期ステージ内のスリッページ及び復旧を示すタ
イミング図である。
【図３８】図３８は図１６〜図３７に示したＩＤＣＴシ
ステムの他の好ましい実施例を示す図である。
【図３９】図３９は本発明によるデータ及びタイムスタ
ンプ情報を含む基本ストリームに多重分離されるＭＰＥ
Ｇ情報ストリームを示す図である。
【図４０】図４０は本発明による基本ストリームタイム
スタンプエラー決定及び時間同期システムの第１の実施
例を示す図である。
【図４１】図４１は本発明による基本ストリームタイム
スタンプエラー決定及び時間同期システムの第２の実施
例を示す図である。
【図４２】図４２は本発明による基本ストリームタイム
スタンプエラー決定及び時間同期システムの第３の実施
例を示す図である。
【図４３】図４３は本発明によるビデオタイムスタンプ
エラー決定及び時間同期システムの第１の実施例を示す
図である。
【図４４】図４４は本発明によるビデオタイムスタンプ
エラー決定及び時間同期システムの第２の実施例を示す
図である。
【図４５】図４５は図４４に示した３０Ｈｚで動作する
ビデオタイムスタンプエラー決定及び時間同期システム
の第２の実施例を示す図である。
【図４６】図４６は本発明のシステムを介して流れるタ
イムスタンプ情報を示す図である。
【図４７】図４７はマイクロプログラマブル状態マシン
によって処理される同期時間情報を示すブロック図であ
る。
【図４８】図４８は本発明の第１の好ましい実施例を示
すブロック図である。
【図４９】図４９は本発明の第１の好ましい実施例を示
す他のブロック図である。
【図５０】図５０は本発明の第２の好ましい実施例を示
すブロック図である。
【図５１】図５１は本発明の第２の実施例によって用い
られるアドレス指定方法を詳細に示す図である。
【図５２】図５２は本発明によるハフマンＶＬＣを復号
化する装置を示すブロック図である。
【図５３】図５３ａ〜図５３ｄからなる図５３は本発明
による並列ハフマンデコーダの構成を示す概略ブロック
図である。
【図５４】図５４ａ〜図５４ｂからなる図５４は並列ハ
フマン符号を復号化するために適合されたＲＯＭを示す
概略ブロック図である。
【図５５】図５５は並列ハフマン符号を復号化するため
に適合されたＲＯＭの第１の実施例を示す図である。
【図５６】図５６は並列ハフマン符号を復号化するため
に適合されたＲＯＭの第２の実施例を示す図である。
【図５７】図５７は並列ハフマン符号を復号化するため
に適合されたＲＯＭの第３の実施例を示す図である。
【図５８】図５８は本発明の一実施例の主要システム成
分を示すブロック図である。
【図５９】図５９は本発明のスタート符号検出器を示す
ブロック図である。
【図６０】図６０は本発明の分析器を示すブロック図で
ある。
【図６１】図６１は本発明の空間処理回路の主要成分を
示すブロック図である。
【図６２】図６２は本発明に応じた表示回路を示すブロ
ック図である。
【図６３】図６３は本発明に応じたタイムスタンプ管理
の一実施例を示す図である。
【図６４】図６４は本発明におけるタイムスタンプ管理
の他の実施例を示す図である。
【図６５】図６５は本発明のシステムのハードウエア成
分を示すブロック図である。
【図６６】図６６は本発明のマイクロコントローラのシ
ステム成分の概略を示すブロック図である。
【図６７】図６７は本発明の演算コアを示す簡単な図で
ある。
【図６８】図６８は本発明のＡＬＵを示す図である。
【図６９】図６９は本発明に応じた登録ファイルを示す
図である。
【図７０】図７０は本発明において独立のバスレジスタ
への書き込みを示す図である。
【図７１】図７１はベクトル［１］＝０及びベクトル
［０］＝０におけるフレームに基づいた予測を示す図で
ある。
【図７２】図７２はベクトル［１］＝０及びベクトル
［０］＝１におけるフレームに基づいた予測を示す図で
ある。
【図７３】図７３はベクトル［１］＝１及びベクトル
［０］＝０におけるフレームに基づいた予測を示す図で
ある。
【図７４】図７４はベクトル［１］＝１及びベクトル
［０］＝１におけるフレームに基づいた予測を示す図で
ある。
【図７５】図７５はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０及びベクトル［０］＝０
におけるフィールドに基づいた予測を示す図である。
【図７６】図７６はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０及びベクトル［０］＝１
におけるフィールドに基づいた予測を示す図である。
【図７７】図７７はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１及びベクトル［０］＝０
におけるフィールドに基づいた予測を簡単に示す図であ
る。
【図７８】図７８はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１及びベクトル［０］＝１
におけるフィールドに基づいた予測を示す図である。
【図７９】図７９はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０及びベクトル［０］＝０
におけるフレーム映像のフィールドに基づいた予測を示
す図である。
【図８０】図８０はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝０及びベクトル［０］＝１
におけるフレーム映像のフィールドに基づいた予測を示
す図である。
【図８１】図８１はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１及びベクトル［Ｏ］＝０
におけるフレーム映像のフィールドに基づいた予測を示
す図である。
【図８２】図８２はｍｏｔｉｏｎ＿ｖｅｒｔｉｃａｌ＿
ｆｉｅｌｄ＿ｓｅｌｅｃｔ＝１及びベクトル［０］＝１
におけるフレーム映橡のフィールドに基づいた予測を示
す図である。
【図８３】図８３は予測フィルタリングの追加モードを
示す図である。
【図８４】図８４は他の予測モードを図である。
【図８５】図８５は本発明による他の予測モードを示す
図である。
【図８６】図８６は本発明による他の予測モードを示す
図である。
【図８７】図８７は本発明の表示システムの様々なシス
テム成分の構成を示すブロック図である。
【図８８】図８８は４：３フィルタリング動作を示す図
である。
【図８９】図８９は３：２フィルタリング動作を示す図
である。
【図９０】図９０は本発明の２：１フィルタリング動作
を示す図である。
【図９１】図９１は本発明において用いられる３つのタ
ップフィルタを示す図である。
【図９２】図９２は間違った画素の反復を示す図であ
る。
【図９３】図９３は本発明のｆｉｌｅｄ＿ｉｄ信号を示
す図である。
【図９４】図９４は本発明に応じた水平タイミング点
（サイクル）を示す図である。
【図９５】図９５は本発明に応じたフィールド当たり６
２５ラインでＰＡＬ垂直タイミングを示す図である。
【図９６】図９６は本発明に応じたフィールド当たり５
２５ラインでＮＴＳＣ垂直タイミングを示す図である。
【図９７】図９７は本発明に応じた水平計数機器を示す
図である。
【図９８】図９８は本発明における境界発生を示す図で
ある。
【図９９】図９９は本発明に応じた映像切り落としを示
す図である。
【図１００】図１００はチップとして本発明を示すブロ
ック図である。
【図１０１】図１０１は本発明のシステムクロック必要
条件を示す図である。
【図１０２】図１０２は本発明に応じた符号化データイ
ンターフェースの２線プロトコルを示す図である。
【図１０３】図１０３は本発明のＤＡＴＡトークンを示
す図である。
【図１０４】図１０４は本発明のＦＬＵＳＨトークンを
示す図である。
【図１０５】図１０５は符号化データインターフェース
のタイミングを示す図である。
【図１０６】図１０６は本発明に応じた均等でないマー
クースペース空間比ＣＤＣＬＯＣＫの使用を示す図であ
る。
【図１０７】図１０７は本発明における１６ビットモー
ドにおける出力タイミングを示す図である。
【図１０８】図１０８は本発明における８ビットモード
における出力タイミングを示す図である。
【図１０９】図１０９は本発明におけるビデオ出力イン
ターフェースのタイミングを示す図である。
【図１１０】図１１０は本発明に応じたビデオ出力モー
ド信号を示す図である。
【図１１１】図１１１は本発明における水平タイミング
を示す図である。
【図１１２】図１１２ａ〜図１１２ｂからなる図１１２
は５２５ラインシステム用の垂直タイミングを示す図で
ある。
【図１１３】図１１３ａ〜図１１３ｂからなる図１１３
は６２５ラインシステム用の垂直タイミングを示す図で
ある。
【図１１４】図１１４は本発明に応じた５２５ラインシ
ステム用の同期及びブランキング信号を示す図である。
【図１１５】図１１５は本発明に応じた６２５ラインシ
ステム用の同期及びブランキング信号を示す図である。
【図１１６】図１１６は本発明における０のＳＤＲＡＭ
接続構成を示す図である。
【図１１７】図１１７は本発明における１のＳＤＲＡＭ
接続構成を示す図である。
【図１１８】図１１８は本発明における２のＳＤＲＡＭ
接続構成を示す図である。
【図１１９】図１１９は本発明における３のＳＤＲＡＭ
接続構成を示す図である。
【図１２０】図１２０は本発明に応じたｆｌａｇ＿ｐｉ
ｃｔｕｒｅ＿ｅｎｄ動作を示すフローチャートである。
【図１２１】図１２１は本発明に応じたｓｔａｒｔ＿ｃ
ｏｄｅ＿ｓｅｒｃｈ動作を示すフローチャートである。
【図１２２】図１２２は本発明に応じたタイムスタンプ
変更を示す図である。
【図１２３】図１２３はマイクロプロセッサインターフ
ェース用の読出タイミングを示す図である。
【図１２４】図１２４はマイクロプロセッサインターフ
ェース用の書込タイミングを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンソニー マーク ジョーンズ イギリス国 ブリストル ビーエス17 ５ ティピーエイト テンプラーロード 31 (72)発明者 マーティン ウィリアム ソザーラン イギリス国 グロスターシャー ジーエル 11 ジービーディ スティンチコーン ウ ィックレイン ザライディングズ （番地 なし) (72)発明者 コリン スミス イギリス国 ブリストル ビーエス18 ４ エックスエフ ビショップサトン パーク スフィールドガーデンズ 34 (72)発明者 ヘレン ローズマリー フィンチ イギリス国 グロスターシャー ジーエル 12 ７エヌディ ウットン−アンダー−エ ッジ クーン タイレイ （番地なし) (72)発明者 アンソニー ピーター ジョン クレイド ン イギリス国 エイボン ビーエー２ ６ビ ーゼット バース シドニービルディング ズ 14 (72)発明者 ドナルド ウィリアム ダブリュ． パタ ーソン イギリス国 ブリストル ビーエス６ ７ ジェイダブリュ レッドランド ブレニム ロード 12 (72)発明者 マーク バーンズ イギリス国 ウィルトシャー エスエヌ14 ６エルビー チペンハム マイケル キ ングストンストリート ザクローズ 16 (72)発明者 アンドリュ ピーター カリゴウスキ イギリス国 ブリストル ビーエス８ ２ ディピー クリフトン アルマロード 87 ファーストフロアフラット (72)発明者 ウィリアム ピー． ロビンズ イギリス国 グロスターシャー ジーエル 11 ５ピーイー カム スプリングヒル 19 (72)発明者 ニコラス バーチ イギリス国 ブリストル ビーエス９ ４ ジェイビーヘンリーズ ブローンダウンア ベニュ 71

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 時間を同期させるための装置であって、 提示時間を決定するタイムスタンプと、 第１の回路内のシステム時間を初期化するためのクロッ
    ク基準と、 第１の回路内のシステム時間を維持するための前記クロ
    ック基準と通信する第１の時間カウンタと、 前記クロック基準により初期化される第２の回路内の前
    記第１の時間カウンタと同期した第２の時間カウンタで
    あり、前記システム時間の局所コピーを維持し、前記タ
    イムスタンプを前記第２の時間カウンタに比較すること
    によって前記システム時間の局所コピーと前記システム
    時間との間の提示時間エラーを決定するための前記第２
    のカウンタとから成ることを特徴とする前記時間同期装
    置。
  2. 【請求項２】 システムデコーダ及びビデオデコーダを
    同期させるための装置であって、 システムデコーダと、 表示時間を決定するタイムスタンプと、 前記システムデコーダ内のシステム時間を初期化するた
    めのクロック基準と、 前記システムデコーダ内のシステム時間を維持するため
    の前記クロック基準と通信する第１の時間カウンタと、 前記第１の時間カウンタに同期した前記ビデオデコーダ
    内の前記クロック基準により初期化される第２の時間カ
    ウンタであり、システム時間の局所コピーを維持し、タ
    イムスタンプを前記第２の時間カウンタに比較すること
    によってシステム時間の前記局所コピー及び前記システ
    ム時間の間の表示タイミングエラーを決定するための第
    ２の時間カウンタとから成ることを特徴とする前記同期
    装置。
  3. 【請求項３】 第１の回路及び第２の回路を同期させる
    ための装置であって、 第１の回路内のシステム時間を初期化するためのクロッ
    ク基準であって、システム時間を維持するために前記第
    １の回路は該クロック基準と通信する時間カウンタを有
    している前記クロック基準と、 基本ストリーム時間を提供するための前記第１の回路内
    の第１の基本ストリーム時間カウンタとから成り、 前記第１の回路はタイムスタンプを受け取るように成さ
    れており、また前記第１の回路は基本ストリーム時間を
    前記タイムスタンプに加算しシステム時間を減算するこ
    とにより同期時間を生成するように成されており、 前記第２の回路は前記第１の回路から同期時間を受取る
    ように成されており、前記基本ストリーム時間の局所コ
    ピーを提供し、同期時間を前記基本ストリーム時間の局
    所コピーに比較することにより前記システム時間及び前
    記タイムスタンプの間のタイミングエラーを決定するた
    めの前記第１の基本ストリーム時間カウンタに同期した
    第２の基本ストリーム時間カウンタを有しており、 これによってタイミング・エラーを決定するために前記
    クロック基準信号が前記第２の回路に直接的に渡される
    必要を無くしたことを特徴とする前記同期装置。
  4. 【請求項４】 第１の回路及び第２の回路を同期させる
    ための装置であって、 第１の回路内のシステム時間を初期化するためのクロッ
    ク基準と、 前記第１の回路はシステム時間を維持するために前記ク
    ロック基準と通信する時間カウンタを有しており、 ビデオ復号時間を提供する第１のビデオ時間カウンタと
    から成り、 前記第１の回路はビデオタイムスタンプを受け取り、ビ
    デオ復号時間をビデオタイムスタンプに加算しシステム
    時間を減算することにより同期時間を生成するように成
    されており、 前記第２の回路は前記第１の回路からの同期時間を受取
    るように成されており、ビデオ復号時間の局所コピーを
    設け、前記同期時間を前記ビデオ復号時間の局所コピー
    に比較することにより前記システム時間及び前記ビデオ
    タイムスタンプの間のタイミングエラーを決定するため
    の前記第１のビデオ時間カウンタに同期した第２のビデ
    オ時間カウンタを有しており、 これにより、タイミング・エラーを決定するために前記
    クロック基準信号が前記第２の回路に直接的に渡される
    れる必要を無くしたことを特徴とする前記同期装置。
  5. 【請求項５】 タイミング情報を提供するための方法で
    あって、 パケットヘッダー内に担持されるタイムスタンプであ
    り、データのパケット内の最初の画面を示す前記タイム
    スタンプを有するビデオデータストリームを設け、 前記パケットヘッダーから取り出されてレジスタに配置
    された有効タイムスタンプ情報を示すフラグを有するレ
    ジスタを設け、 前記ビデオデータストリームから前記タイムスタンプを
    除去して前記レジスタに配置し、 画面スタートに遭遇し、有効なタイムスタンプ情報が前
    記レジスタに含まれるか否かをフラグの状態をチェック
    することにより判別するために前記レジスタの状態をそ
    の後に調べることを特徴とする前記タイミング情報検出
    方法。
  6. 【請求項６】 ビデオを復号処理するための方法であっ
    て、 しきい値に対する表示時間エラーを決定し、 その後の処理のためにビデオデータをトークンに構文解
    析し、 タイムスタンプトークンが示されたか否かを判別し、 タイムスタンプトークンをビデオ時間に比較し、 比較値を生成してタイミングエラーの指示を決定し、 タイミングエラーが指示された時にはしきい値と比較し
    た時に比較値が許容可能なパラメータ内にあるか否かを
    判別し、 比較値が許容可能なパラメータ外にあるときにこれを表
    示する各ステップから成ることを特徴とする前記復号処
    理方法。
  7. 【請求項７】 システムデコーダ及びビデオデコーダを
    使用する装置であって、 ＭＰＥＧシステムストリームを受け入れるように成さ
    れ、ストリームからビデオデータ及びビデオタイムスタ
    ンプを分離するシステムデコーダを有し、 前記システムデコーダはシステム時間を表す第１の時間
    カウンタを有しており、 前記ビデオデータ及び前記ビデオタイムスタンプを受け
    入れるビデオデコーダを有し、 前記ビデオシステムは前記第１の時間カウンタと同期し
    た第２の時間カウンタを有し、 前記ビデオデコーダは前記ビデオデータを実質的に一定
    の速度で受け入れ前記ビデオデータを可変の速度で出力
    し、ビデオタイムスタンプを渡すためのビデオデコーダ
    バッファを有することを特徴とする前記装置。
  8. 【請求項８】 第１の回路及び第２の回路の間のタイミ
    ングエラーを決定するための方法であって、 第１の回路にシステム時間（ＳＹ）、タイムスタンプ
    （ＴＳ）及び基本ストリーム時間（ＥＴ）を提供し、 基本ストリーム時間（ＥＴ）、タイムスタンプ（ＴＳ）
    及びシステム時間（ＳＹ）を使用し、式 Ｘ＝ＥＴ＋Ｔ
    Ｓ−ＳＹ に従って同期時間（Ｘ）を得て、同期時間
    （Ｘ）を第２の回路に提供し、 同期した基本ストリーム時間（ＥＴ２）を生成し、 同期時間（Ｘ）を用いて式 ＥＴ２−Ｘ に従ってタイ
    ミングエラーを得る各ステップから成り、 これによりシステム時間を第２の回路にわたすことなし
    に第１の回路が第２の回路に同期可能であることを特徴
    とする前記タイミングエラー決定方法。
  9. 【請求項９】 第１の回路及び第２の回路の間のタイミ
    ングエラーを決定する方法であって、 第１の回路にタイムスタンプ（ＴＳ）及び初期時間（Ｉ
    Ｔ）を提供し、 タイムスタンプ（ＴＳ）及び初期時間（ＩＴ）を使用し
    て、式Ｘ＝ＴＳ−１に従って同期時間（Ｘ）を求め、 同期時間（Ｘ）を第２の回路に提供し、 同期した基本ストリーム時間（ＥＴ）を生成し、 同期時間（Ｘ）を使用し、式 ＥＴ−Ｘ に従ってタイ
    ミングエラーを生成し、 これにより第１の回路は時間を第２の回路にわたすこと
    無しに第２の回路と時間同期することが可能であること
    を特徴とする前記決定方法。
  10. 【請求項１０】 第１の回路及び第２の回路の間のタイ
    ミングエラーを検出するための方法であって、 第１の回路にシステム時間（ＳＹ）、ビデオタイムスタ
    ンプ（ＶＴＳ）及びビデオ復号時間（ＶＴ）を提供し、 ビデオタイムスタンプ（ＶＴＳ）及びシステム時間（Ｓ
    Ｙ）を使用して式Ｘ＝ＶＴ＋ＶＴＳ−ＳＹに従ってビデ
    オ復号時間（ＶＴ）を得て、 同期時間（Ｘ）を第２の回路に提供し、 第１の回路におけるビデオ復号時間（ＶＴ）に同期した
    第２の回路におけるビデオ復号時間（ＶＴ２）を生成
    し、 同期時間（Ｘ）を使用して式ＶＴ２−Ｘに従ってタイミ
    ングエラーを得る各ステップから成り、 これによて、システム時間を第２の回路に渡すこと無し
    に第１の回路が第２の回路に時間同期可能にしたことを
    特徴とする前記検出方法。
  11. 【請求項１１】 メモリをアドレス指定する方法であっ
    て、 可変幅データをアドレス指定するために用いられる所定
    の固定ビット数を有する固定幅の語を提供し、 幅定義フィールド及びアドレスフィールドを有する固定
    幅の語を定義し、 幅定義フィールドに終端マーカとして作用する少なくと
    も一つのビットを設け、 アドレスフィールドにデータのアドレスを画定する複数
    のビットを定義し、 アドレスフィールド内のビットのサイズを可変幅データ
    のサイズと逆の関係で変化させ、 幅定義フィールド内のビットの数を可変幅データのサイ
    ズに対して直接の関係で変化させ、 幅定義フィールド及びアドレスフィールドの幅を変化さ
    せる一方、可変幅データをアドレス指定するための固定
    幅語を維持する各ステップから成ることを特徴とする前
    記アドレス指定方法。
  12. 【請求項１２】 メモリをアドレス指定する方法であっ
    て、 ［データをアドレス指定するために用いるための所定の
    固定数のビットを有する固定幅の語を提供し、 アドレスフィールド及び置換フィールドを有する固定幅
    の語を定義し、 データのアドレスを画定する複数のビットを有するアド
    レスフィールドを定義し、 少なくとも一つの置換ビットを有する可変幅置換フィー
    ルドを定義し、 置換フィールドはアドレスフィールド及び置換フィール
    ドの間の終端マーカとして作用する少なくとも一つのビ
    ットを有しており、 置換フィールドを別個のアドレス指定ソースからの置換
    ビットを示すために使用し、 アドレスフィールドの幅と置換フィールドの幅を逆に変
    化させる一方、可変幅データをアドレス指定するための
    固定幅の語を維持する各ステップから成ることを特徴と
    する前記アドレス指定方法。
  13. 【請求項１３】 メモリ内の可変幅データをアドレス指
    定するための方法であって、 所定幅であり部分語から成る語を有するメモリを設け、 アクセスされるべき部分語を少なくとも有効ビット調整
    に回転し、 アクセスされた語が部分語として認識されるように語の
    残りの部分を拡張し、語の残りの部分を復元し、 部分語が元の位置に復元されるまで語を回転する各ステ
    ップから成ることを特徴とする前記アドレス指定方法。
  14. 【請求項１４】 セレクタと、 ハフマンコード化データを受取るための一対の入力レジ
    スタであり、その両方が入力を前記セレクタに並列に方
    向付ける前記レジスタと、 前記セレクタ及び他のＲＯＭ表選択入力からの入力を受
    取るハフマン符号ＲＯＭであり、復号データ出力を提供
    する前記ＲＯＭとから成る並列ハフマンデコーダ。
  15. 【請求項１５】 バスをＲＡＭに接続するためのＲＡＭ
    インターフェースであって、 バスから複数のデータ語を受取り、受け取ったデータ語
    をバッファリングする手段と、 前記バスから前記複数のデータ語に付随するアドレスを
    受取る手段と、 ＲＡＭ内にバッファリングされたデータ語が書き込まれ
    る一連のアドレスであり、該一連のアドレスは受け取っ
    たアドレスから導出される一連のアドレスを生成するた
    めの手段と、 前記バッファリングされたデータ語を生成されたアドレ
    スにおいてＲＡＭ内に書き込むための手段とから成るこ
    とを特徴とする前記ＲＡＭインターフェース。
  16. 【請求項１６】 バスをＲＡＭに接続するためのＲＡＭ
    インターフェースであって、 ＲＡＭ内の所定のアドレスに記憶された複数のデータ語
    と、 バスから前記複数のデータ語に付随するＲＡＭアドレス
    を受け取る手段と、 前記ＲＡＭ内の前記複数のデータ語をアドレス指定する
    ための一連のＲＡＭアドレスであって、受け取ったアド
    レスから導出される該一連のアドレスを生成するための
    手段と、 前記ＲＡＭから読み出されるデータ語をバッファリング
    するための手段と、 前記ＲＡＭから前記アドレス生成手段により生成された
    前記一連のＲＡＭアドレスを使用して前記複数のデータ
    語を読み出し、前記データ語を前記バッファ手段に書き
    込む手段とから成ることを特徴とする前記ＲＡＭインタ
    ーフェース。
  17. 【請求項１７】 フレームとして構成された符号化され
    たビデオデータのバッファリング制御するための方法で
    あって、 フレームの画面番号を判別し、 前記フレームの所望の提示番号を決定し、 前記画面番号が前記所望の提示番号上または以降である
    ときにバッファが使用可能であることをマークする各ス
    テップから成ることを特徴とする前記制御方法。
  18. 【請求項１８】 データを変換するための装置であっ
    て、 第１のデータストリーム源を画定する第１のラッチ及び
    第２のデータストリーム源を画定する第２のラッチを有
    し、 前記第１及び前記第２のラッチは演算ユニットと通信
    し、 前記演算ユニットはデータを転置装置に供給し、 前記転置装置は前記データを転置して前記第２のラッチ
    に供給し、 前記第２のラッチはデータを吸収するように配置されて
    おり、 前記第２のラッチ及び前記第１のラッチは前記第１及び
    第２のデータストリームを前記演算ユニットにインター
    リーブした状態で供給し、更に前記インターリーブされ
    た供給において前記第２のラッチは前記第１のラッチか
    らの供給に割り込まないことが画定されており、 これによって前記第１及び前記第２のデータストリーム
    のために共通の演算ユニットが使用されることを特徴と
    する前記データ変換装置。
  19. 【請求項１９】 共通の演算ユニットを使用してデータ
    を変換するための処理方法であって、 データを第１のラッチにロードし、所定のサイクル数に
    達したときにはデータを演算ユニットに送出し、第１の
    マーカービットを制御シフトレジスタにロードし、 データを第２のラッチにロードし、第２のラッチはデー
    タを吸収するように成されており、 第１の制御シフトレジスタが所定の状態に達し、第２の
    ラッチが所定の量のデータで満たされたときには第２の
    ラッチ内のデータを演算ユニット送出し、 第２のラッチが所定の量のデータで満たされていなけれ
    ば第２のラッチからデータ送出せず、 第１のラッチがデータを受け取らないときには第２のラ
    ッチを回復させる各ステップから成ることを特徴とする
    前記処理方法。
  20. 【請求項２０】 少なくとも２つのメモリアレイと、 前記メモリアレイと通信し前記メモリアレイへのデータ
    入力を制御する書き込み制御回路と、 前記メモリアレイと通信し、前記メモリアレイへのデー
    タ入力を制御する読み出し制御回路と、 前記メモリアレイと通信し、前記メモリアレイからのデ
    ータ出力を制御する制御回路とから成り、 前記書き込み制御回路及び前記読み出し制御回路は前記
    メモリアレイの同期した制御を可能にするため通信する
    ことを特徴とするスイングバッファ装置。
  21. 【請求項２１】 メモリ内のセルを同期してアクセスす
    る方法であって、 少なくとも一対のセルを復号するデコーダを使用し、 セルの一つを読み取り、他のセルに書き込む各ステップ
    から成ることを特徴とする前記アクセス方法。
  22. 【請求項２２】 ビデオ情報を記憶するための方法であ
    って、 ビデオ情報をＩフレーム、Ｐフレーム、Ｂ１フレーム及
    びＢ２フレームのかたちで提供し、 Ｉフレームを第１のフレーム記憶装置に記憶し、Ｐフレ
    ームを第２のフレーム記憶装置に記憶し、第１の及び第
    ２のフィールド記憶装置を有する第３の記憶装置を提供
    し、第１及び第２のフィールドはそれぞれ少なくとも２
    つのメモリ領域に分割されており、 メモリ領域の選択された部分からのＢ１フレームを第１
    または第２のフィールド記憶装置に記憶し、Ｂ２フレー
    ムの一部分をメモリ領域のフレームＢ１が読み出された
    選択された部分に書き込み、 これによってビデオ情報を記憶するためにより少ないメ
    モリを使用することが可能であることを特徴とする前記
    ビデオ情報記憶方法。
  23. 【請求項２３】 「無頓着な」処理のためのメモリであ
    って、 一組のメモリアドレスライン、反転アドレスライン及び
    データラインから成り、前記アドレスライン及び反転ア
    ドレスラインはデータ語の形でアドレス指定された情報
    にアクセスするための復号フォーマットに従って接続さ
    れており、データライン上の「無頓着な」アドレス位置
    はアドレスライン及び前記反転アドレスラインとは接続
    されないことを特徴とする前記メモリ。
  24. 【請求項２４】 二次元画像に関連するデータ語を記憶
    し、読み出すダイナミック・ランダム・アクセスメモリ
    （ＤＲＡＭ）にアクセスする方法であり、ＤＲＡＭは二
    つの別個のバンクを有し、各バンクはデータ語を読み出
    し書き込むためにページ・モードで動作可能であり、二
    次元画像はセルの二次元格子パターンとして構成されて
    おり、各セルは画素のＭＸＮマトリクスを含み、各セル
    に関連する語はバンクの１ページまたはそれ以下を占め
    る前記方法であって、 （ａ）各セルに二つのバンクの内の特定の一つを割当
    て、その特定のセルに関連する全てのデータ語がその特
    定のバンクの特定の１ページから読み出され書き込まれ
    るようにし、セルへのバンクの割当は各セルがそれらも
    同一の行または同一の列にある境界セルとは異なるバン
    クに関係づけられるように成されるステップと、 （ｂ）画素のマトリクスから構成され、二次元格子パタ
    ーンとは整列されていないけれども、二次元格子パター
    ン内のセル内の画素と整列されているセルに関連するデ
    ータ語を読み取るステップとから成ることを特徴とする
    前記アクセス方法。
  25. 【請求項２５】 二次元画像に関連するデータ語を記憶
    し読み出すダイナミック・ランダム・アクセスメモリ
    （ＤＲＡＭ）にアクセスする方法であり、ＤＲＡＭは二
    つの別個のバンクを有し、各バンクはデータ語、各セル
    が画素のＭ×Ｎマトリクスを含むセルの二次元格子パタ
    ーン、バンクの１ページまたはそれ以下を占める各セル
    に関連する語を書き込み読み出すためにページ・モード
    で動作可能である前記アクセス方法であって、 （ａ）各セルに二つのバンクの内の特定の一つを割当
    て、その特定のセルに関連する全てのデータ語がその特
    定のバンクの特定の１ページから読み出され書き込まれ
    るようにし、セルへのバンクの割当はそれらもまた同一
    の行または同一の列にある境界セルとは異なるバンクに
    関連づけられるように行われるステップと、 （ｂ）画素のＭ×Ｎマトリクスから構成され、二次元格
    子パターンと整列されていないけれども、二次元格子パ
    ターン内のセル内の画素と整列されているセルに関連す
    るデータ語を読み出すステップとから成ることを特徴と
    する前記アクセス方法。
  26. 【請求項２６】 前記ＤＲＡＭは第１及び第２のバンク
    を含み、非整列セルに関連するデータ語を読み出すステ
    ップ（ｂ）は、 （ｃ）ＤＲＡＭの第１のバンクから、非整列セルに関連
    するデータ語を含む格子パターン内のセルの一つに関連
    するデータ語を読み出し、 （ｄ）ＤＲＡＭの第２のバンクから、非整列セルに関連
    するデータ語を含む格子パターン内の他のセルに関連す
    るデータ語を読み出し、 （ｅ）非整列セルに関連するデータ語の全てが読み出さ
    れるまでステップ（ｃ）、（ｄ）を繰り返す各ステップ
    を含むことを特徴とする請求項６３に記載の方法。
  27. 【請求項２７】 ＲＡＭからＲＡＭの所定の固定バース
    ト長Ｎより小なる数Ｍの語にアクセスする方法であり、
    ＲＡＭはＲＡＭからの読み出しおよびＲＡＭへの書き込
    みを選択的に可能化し不可能化する可能化ラインを含ん
    でいる前記方法であって、 ＲＡＭから読み出しまたはＲＡＭに書き込むべきＮ語を
    指定し、 Ｎより小なる数Ｍの語がＲＡＭから読み出されたかまた
    はＲＡＭに書き込まれたことを判別し、 Ｍ語がＲＡＭから読み出されたかまたはＲＡＭに書き込
    まれたことが判別されたときにＲＡＭを不可能化する各
    ステップから成ることを特徴とする前記アクセス方法。
  28. 【請求項２８】 ＲＡＭからＲＡＭの所定の固定バース
    ト長Ｎより小なる数Ｍの語を読み出す方法であり、ＲＡ
    ＭはＲＡＭからの読み出しを選択的に可能化しまた不可
    能化する可能化ラインを含んでいる前記読み出し方法で
    あって、 ＲＡＭから読み出すべきＮ語を指定し、 Ｎより小なるＭ語がＲＡＭから読み出されたことを判別
    し、 ＲＡＭからＭ語が読み出されたことが判別されたときに
    ＲＡＭを不可能化する各ステップから成ることを特徴と
    する前記読み出し方法。
  29. 【請求項２９】 所定の固定バースト長Ｎより小なる数
    Ｍの語をＲＡＭに書き込む方法であって、ＲＡＭはＲＡ
    Ｍへの書き込みを選択的に可能化しまた不可能化する可
    能化ラインを含む前記書き込み方法であって、 ＲＡＭに書き込むべきＮ語を指定し、 ＲＡＭにＮより小なるＭ語が書き込まれたことを判別
    し、 ＲＡＭにＭ語が書き込まれたことが判別されたときにＲ
    ＡＭを不可能化する各ステップから成ることを特徴とす
    る前記書き込み方法。
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