JPH08191102A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08191102A JPH08191102A JP169595A JP169595A JPH08191102A JP H08191102 A JPH08191102 A JP H08191102A JP 169595 A JP169595 A JP 169595A JP 169595 A JP169595 A JP 169595A JP H08191102 A JPH08191102 A JP H08191102A
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Abstract
(57)【要約】
【目的】 金属シリサイド膜７／シリコン窒化膜６／多
結晶シリコン膜５で構成される、低コンタクト抵抗なポ
リサイド構造の電極配線層１０において、熱処理による
金属シリサイド膜７の剥離および急激な酸化を防止す
る。 【構成】 金属シリサイド膜７に接してその上層または
下層にアモルファスシリコン膜９または多結晶シリコン
膜を形成して、熱処理時に金属シリサイド膜にＳｉを供
給する。
結晶シリコン膜５で構成される、低コンタクト抵抗なポ
リサイド構造の電極配線層１０において、熱処理による
金属シリサイド膜７の剥離および急激な酸化を防止す
る。 【構成】 金属シリサイド膜７に接してその上層または
下層にアモルファスシリコン膜９または多結晶シリコン
膜を形成して、熱処理時に金属シリサイド膜にＳｉを供
給する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にポリサイド構造の配線層に関するものである。
特にポリサイド構造の配線層に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴って、低抵抗で信
頼性の高い配線材料が要求されている。金属シリサイド
膜／多結晶シリコン膜で構成されるポリサイド膜は、低
抵抗でしかも多結晶シリコン膜と同等の耐熱性を有する
ため、配線材料として広く用いられているものである。
このポリサイド膜は、形成後の熱処理によって、多結晶
シリコン膜中の不純物が金属シリサイド膜中に拡散し、
多結晶シリコン膜中の不純物濃度が低下してコンタクト
抵抗が高くなるという問題点がある。この問題点を改善
するために、近年、ポリサイド膜の間、即ち多結晶シリ
コン膜と金属シリサイド膜との間に薄いシリコン窒化膜
を挟んだ配線構造が開発されている。
頼性の高い配線材料が要求されている。金属シリサイド
膜／多結晶シリコン膜で構成されるポリサイド膜は、低
抵抗でしかも多結晶シリコン膜と同等の耐熱性を有する
ため、配線材料として広く用いられているものである。
このポリサイド膜は、形成後の熱処理によって、多結晶
シリコン膜中の不純物が金属シリサイド膜中に拡散し、
多結晶シリコン膜中の不純物濃度が低下してコンタクト
抵抗が高くなるという問題点がある。この問題点を改善
するために、近年、ポリサイド膜の間、即ち多結晶シリ
コン膜と金属シリサイド膜との間に薄いシリコン窒化膜
を挟んだ配線構造が開発されている。
【０００３】図５は例えば特開平３−１６６７３２号公
報に示された従来の半導体装置の構造を示す断面図であ
る。図において、１はシリコン単結晶等から成る半導体
基板（以下、基板と称す）、２は、基板１に形成された
導電層としての不純物拡散層、３は基板１上に形成され
た絶縁膜としてのシリコン酸化膜、４はシリコン酸化膜
３に設けられた接続孔としてのコンタクトホール、５は
多結晶シリコン膜、６は多結晶シリコン膜５上に薄く形
成されたシリコン窒化膜、７はシリコン窒化膜６上に形
成された金属シリサイド膜としてのタングステンシリサ
イド（ＷＳｉ）膜、８は多結晶シリコン膜５、シリコン
窒化膜６、およびＷＳｉ膜７の三層で構成される電極配
線層でコンタクトホール４を介して不純物拡散層２に接
続形成される。
報に示された従来の半導体装置の構造を示す断面図であ
る。図において、１はシリコン単結晶等から成る半導体
基板（以下、基板と称す）、２は、基板１に形成された
導電層としての不純物拡散層、３は基板１上に形成され
た絶縁膜としてのシリコン酸化膜、４はシリコン酸化膜
３に設けられた接続孔としてのコンタクトホール、５は
多結晶シリコン膜、６は多結晶シリコン膜５上に薄く形
成されたシリコン窒化膜、７はシリコン窒化膜６上に形
成された金属シリサイド膜としてのタングステンシリサ
イド（ＷＳｉ）膜、８は多結晶シリコン膜５、シリコン
窒化膜６、およびＷＳｉ膜７の三層で構成される電極配
線層でコンタクトホール４を介して不純物拡散層２に接
続形成される。
【０００４】従来の半導体装置は以上のように構成され
ており、ポリサイド構造の多結晶シリコン膜５とＷＳｉ
膜７との間にシリコン窒化膜６を設けることにより、多
結晶シリコン膜５中の不純物が熱処理によってＷＳｉ膜
７中に拡散するのを防止して、電極配線層８のコンタク
ト抵抗の上昇を防ぐものである。
ており、ポリサイド構造の多結晶シリコン膜５とＷＳｉ
膜７との間にシリコン窒化膜６を設けることにより、多
結晶シリコン膜５中の不純物が熱処理によってＷＳｉ膜
７中に拡散するのを防止して、電極配線層８のコンタク
ト抵抗の上昇を防ぐものである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
様な電極配線層８は、ポリサイド構造の多結晶シリコン
膜５とＷＳｉ膜７との間にシリコン窒化膜６を設けたた
め、形成後の熱処理によって、それぞれの膜の応力の違
いによりＷＳｉ膜７が剥離することがあった。またＷＳ
ｉ膜７中のＳｉが熱処理により酸化されＷＳｉ膜７の膜
質が劣化するという問題点もあった。
様な電極配線層８は、ポリサイド構造の多結晶シリコン
膜５とＷＳｉ膜７との間にシリコン窒化膜６を設けたた
め、形成後の熱処理によって、それぞれの膜の応力の違
いによりＷＳｉ膜７が剥離することがあった。またＷＳ
ｉ膜７中のＳｉが熱処理により酸化されＷＳｉ膜７の膜
質が劣化するという問題点もあった。
【０００６】この発明は、上記の様な問題点を解消する
ためになされたもので、ポリサイド構造の電極配線層の
コンタクト抵抗を低減し、しかも熱処理時に上層の金属
シリサイド膜の、応力による剥離および酸化による膜質
の劣化を防止して、低抵抗で信頼性の高い電極配線層を
有する半導体装置を得ることを目的とする。
ためになされたもので、ポリサイド構造の電極配線層の
コンタクト抵抗を低減し、しかも熱処理時に上層の金属
シリサイド膜の、応力による剥離および酸化による膜質
の劣化を防止して、低抵抗で信頼性の高い電極配線層を
有する半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、電極配線層が、シリコン窒化膜を間に
挟んで上層に金属シリサイド膜と下層に多結晶シリコン
膜とを有する多層構造であって、しかも上記金属シリサ
イド膜に接してその上層または下層に導電性シリコン膜
を有するものである。
る半導体装置は、電極配線層が、シリコン窒化膜を間に
挟んで上層に金属シリサイド膜と下層に多結晶シリコン
膜とを有する多層構造であって、しかも上記金属シリサ
イド膜に接してその上層または下層に導電性シリコン膜
を有するものである。
【０００８】この発明の請求項２に係る半導体装置は、
導電性シリコン膜をアモルファスシリコン膜または多結
晶シリコン膜で構成したものである。
導電性シリコン膜をアモルファスシリコン膜または多結
晶シリコン膜で構成したものである。
【０００９】この発明の請求項３に係る半導体装置の製
造方法は、電極配線層を、その上に形成したシリコン酸
化膜のパターンをマスクとしてエッチングすることによ
りパターニングするものである。
造方法は、電極配線層を、その上に形成したシリコン酸
化膜のパターンをマスクとしてエッチングすることによ
りパターニングするものである。
【００１０】
【作用】この発明による半導体装置は、電極配線層がコ
ンタクト抵抗の小さい金属シリサイド膜／シリコン窒化
膜／多結晶シリコン膜で構成されるポリサイド構造であ
り、しかも金属シリサイド膜に接してその上層または下
層に導電性シリコン膜を有するものである。このため電
極配線層形成後の熱処理の際、導電性シリコン膜から金
属シリサイド膜にＳｉが供給されるため、金属シリサイ
ド膜の応力を緩和し、金属シリサイド膜の剥離を防止す
る。また、熱処理時に金属シリサイド膜中のＳｉが酸化
されても、導電性シリコン膜からのＳｉの供給により、
金属シリサイド膜の急激な酸化を防止する。
ンタクト抵抗の小さい金属シリサイド膜／シリコン窒化
膜／多結晶シリコン膜で構成されるポリサイド構造であ
り、しかも金属シリサイド膜に接してその上層または下
層に導電性シリコン膜を有するものである。このため電
極配線層形成後の熱処理の際、導電性シリコン膜から金
属シリサイド膜にＳｉが供給されるため、金属シリサイ
ド膜の応力を緩和し、金属シリサイド膜の剥離を防止す
る。また、熱処理時に金属シリサイド膜中のＳｉが酸化
されても、導電性シリコン膜からのＳｉの供給により、
金属シリサイド膜の急激な酸化を防止する。
【００１１】この発明による半導体装置は、導電性シリ
コン膜をアモルファスシリコン膜または多結晶シリコン
膜で構成したため、上記効果を容易にしかも確実に実現
できる。
コン膜をアモルファスシリコン膜または多結晶シリコン
膜で構成したため、上記効果を容易にしかも確実に実現
できる。
【００１２】この発明による半導体装置の製造方法は、
電極配線層を、シリコン酸化膜をマスクに用いてパター
ニングするため、エッチング時にマスク（シリコン酸化
膜）と下地（電極配線層）との選択比が、ホトレジスト
膜をマスクに用いた場合に比べて大きくできる。このた
めエッチングの信頼性が向上し電極配線層の寸法制御性
が向上する。
電極配線層を、シリコン酸化膜をマスクに用いてパター
ニングするため、エッチング時にマスク（シリコン酸化
膜）と下地（電極配線層）との選択比が、ホトレジスト
膜をマスクに用いた場合に比べて大きくできる。このた
めエッチングの信頼性が向上し電極配線層の寸法制御性
が向上する。
【００１３】
実施例１．以下、この発明の一実施例による半導体装置
の構造を図１を用いて説明する。なお、従来の技術と重
複する箇所は、適宜その説明を省略する。図において、
１〜７は従来のものと同じもの、９はシリコン窒化膜６
とＷＳｉ膜７との間に形成された導電性シリコン膜とし
てのアモルファスシリコン膜、１０は多結晶シリコン膜
５、シリコン窒化膜６、アモルファスシリコン膜９、お
よびＷＳｉ膜７の四層で構成される電極配線層で、コン
タクトホール４を介して不純物拡散層２に接続形成され
る。
の構造を図１を用いて説明する。なお、従来の技術と重
複する箇所は、適宜その説明を省略する。図において、
１〜７は従来のものと同じもの、９はシリコン窒化膜６
とＷＳｉ膜７との間に形成された導電性シリコン膜とし
てのアモルファスシリコン膜、１０は多結晶シリコン膜
５、シリコン窒化膜６、アモルファスシリコン膜９、お
よびＷＳｉ膜７の四層で構成される電極配線層で、コン
タクトホール４を介して不純物拡散層２に接続形成され
る。
【００１４】上記の様に構成される半導体装置の製造方
法を図２に基づいて以下に示す。まず、例えばｐ型の基
板１を素子分離し、ｎ型の不純物拡散層２等の素子領域
を形成した後、全面にシリコン酸化膜３をＣＶＤ法によ
り形成する。続いて、シリコン酸化膜３の所定領域を、
ホトリソグラフィ技術およびエッチング技術を用いて選
択的に除去してコンタクトホール４を形成する。その
後、コンタクトホール４を埋め込む様に全面に、例えば
リン等の不純物を添加した多結晶シリコン膜５を、ＣＶ
Ｄ法により例えば０．１μｍの膜厚に形成する（図２
（ａ））。
法を図２に基づいて以下に示す。まず、例えばｐ型の基
板１を素子分離し、ｎ型の不純物拡散層２等の素子領域
を形成した後、全面にシリコン酸化膜３をＣＶＤ法によ
り形成する。続いて、シリコン酸化膜３の所定領域を、
ホトリソグラフィ技術およびエッチング技術を用いて選
択的に除去してコンタクトホール４を形成する。その
後、コンタクトホール４を埋め込む様に全面に、例えば
リン等の不純物を添加した多結晶シリコン膜５を、ＣＶ
Ｄ法により例えば０．１μｍの膜厚に形成する（図２
（ａ））。
【００１５】次に、基板１をアンモニアガス中で例えば
１０００℃で３０秒間ランプアニールすることにより、
多結晶シリコン膜５の表面にシリコン窒化膜６を約２．
０ｎｍの膜厚に形成する（図２（ｂ））。次に、シリコ
ン窒化膜６上の全面にスパッタリング法またはＣＶＤ法
により例えばリン等の不純物を添加したアモルファスシ
リコン膜９を例えば３０ｎｍの膜厚に形成する（図２
（ｃ））。次に、スパッタリング法によりＷＳｉ膜７を
例えば０．１μｍの膜厚に形成する（図２（ｄ））。
１０００℃で３０秒間ランプアニールすることにより、
多結晶シリコン膜５の表面にシリコン窒化膜６を約２．
０ｎｍの膜厚に形成する（図２（ｂ））。次に、シリコ
ン窒化膜６上の全面にスパッタリング法またはＣＶＤ法
により例えばリン等の不純物を添加したアモルファスシ
リコン膜９を例えば３０ｎｍの膜厚に形成する（図２
（ｃ））。次に、スパッタリング法によりＷＳｉ膜７を
例えば０．１μｍの膜厚に形成する（図２（ｄ））。
【００１６】次に、ＷＳｉ膜７上の全面にホトレジスト
膜１１を形成し、ホトリソグラフィ技術を用いてパター
ニングする（図２（ｅ））。このレジスト・パターン１
１をマスクにして下地のＷＳｉ膜７、アモルファスシリ
コン膜９、シリコン窒化膜６、および多結晶シリコン膜
５を順次エッチングして電極配線層１０を形成した後ホ
トレジスト膜１１を除去する（図１参照）。
膜１１を形成し、ホトリソグラフィ技術を用いてパター
ニングする（図２（ｅ））。このレジスト・パターン１
１をマスクにして下地のＷＳｉ膜７、アモルファスシリ
コン膜９、シリコン窒化膜６、および多結晶シリコン膜
５を順次エッチングして電極配線層１０を形成した後ホ
トレジスト膜１１を除去する（図１参照）。
【００１７】上記実施例１では、電極配線層１０が、Ｗ
Ｓｉ膜７／アモルファスシリコン膜９／シリコン窒化膜
６／多結晶シリコン膜５で構成され、ＷＳｉ膜７の下層
にアモルファスシリコン膜９が形成される。このため電
極配線層１０形成後の熱処理の際、アモルファスシリコ
ン膜９から上層のＷＳｉ膜７にＳｉを供給することによ
りＷＳｉ膜７の応力を緩和することができ、ＷＳｉ膜７
の剥離を防止する。また、熱処理時にＷＳｉ膜７中のＳ
ｉが酸化されても、アモルファスシリコン膜９からのＳ
ｉの供給により、ＷＳｉの急激な酸化を防止することが
でき、電極配線層１０の信頼性が向上する。
Ｓｉ膜７／アモルファスシリコン膜９／シリコン窒化膜
６／多結晶シリコン膜５で構成され、ＷＳｉ膜７の下層
にアモルファスシリコン膜９が形成される。このため電
極配線層１０形成後の熱処理の際、アモルファスシリコ
ン膜９から上層のＷＳｉ膜７にＳｉを供給することによ
りＷＳｉ膜７の応力を緩和することができ、ＷＳｉ膜７
の剥離を防止する。また、熱処理時にＷＳｉ膜７中のＳ
ｉが酸化されても、アモルファスシリコン膜９からのＳ
ｉの供給により、ＷＳｉの急激な酸化を防止することが
でき、電極配線層１０の信頼性が向上する。
【００１８】実施例２．上記実施例１では、アモルファ
スシリコン膜９をＷＳｉ膜７の下層に形成したが、ＷＳ
ｉ膜７の上層に形成しても良く、図３に基づいて以下に
示す。まず、上記実施例１と同様に、ｐ型の基板１を素
子分離して素子領域を形成した後、シリコン酸化膜３を
形成しコンタクトホール４を開口する。その後、多結晶
シリコン膜５を堆積し、その表面にシリコン窒化膜６を
形成する（図２（ａ）、（ｂ）参照）。次に、シリコン
窒化膜６上の全面に、スパッタリング法によりＷＳｉ膜
７を例えば０．１μｍの膜厚に形成し、続いて全面にス
パッタリング法またはＣＶＤ法により、例えばリン等の
不純物を添加したアモルファスシリコン膜９を例えば３
０ｎｍの膜厚に形成する（図３（ａ））。
スシリコン膜９をＷＳｉ膜７の下層に形成したが、ＷＳ
ｉ膜７の上層に形成しても良く、図３に基づいて以下に
示す。まず、上記実施例１と同様に、ｐ型の基板１を素
子分離して素子領域を形成した後、シリコン酸化膜３を
形成しコンタクトホール４を開口する。その後、多結晶
シリコン膜５を堆積し、その表面にシリコン窒化膜６を
形成する（図２（ａ）、（ｂ）参照）。次に、シリコン
窒化膜６上の全面に、スパッタリング法によりＷＳｉ膜
７を例えば０．１μｍの膜厚に形成し、続いて全面にス
パッタリング法またはＣＶＤ法により、例えばリン等の
不純物を添加したアモルファスシリコン膜９を例えば３
０ｎｍの膜厚に形成する（図３（ａ））。
【００１９】その後、上記実施例１と同様にレジスト・
パターン１１を形成し（図３（ｂ））、このレジスト・
パターン１１をマスクにして下地のアモルファスシリコ
ン膜９、ＷＳｉ膜７、シリコン窒化膜６、および多結晶
シリコン膜５を順次エッチングして電極配線層１０ａを
形成した後、ホトレジスト膜１１を除去する（図３
（ｃ））。
パターン１１を形成し（図３（ｂ））、このレジスト・
パターン１１をマスクにして下地のアモルファスシリコ
ン膜９、ＷＳｉ膜７、シリコン窒化膜６、および多結晶
シリコン膜５を順次エッチングして電極配線層１０ａを
形成した後、ホトレジスト膜１１を除去する（図３
（ｃ））。
【００２０】この様にして形成された電極配線層１０ａ
は、アモルファスシリコン膜９／ＷＳｉ膜７／シリコン
窒化膜６／多結晶シリコン膜５で構成され、ＷＳｉ膜７
の上層にアモルファスシリコン膜９が形成される。この
ため、上記実施例１と同様に、電極配線層１０ａ形成後
の熱処理時にアモルファスシリコン膜９から下層のＷＳ
ｉ膜７にＳｉを供給することにより、ＷＳｉ膜７の剥離
および急激な酸化を防止できる。
は、アモルファスシリコン膜９／ＷＳｉ膜７／シリコン
窒化膜６／多結晶シリコン膜５で構成され、ＷＳｉ膜７
の上層にアモルファスシリコン膜９が形成される。この
ため、上記実施例１と同様に、電極配線層１０ａ形成後
の熱処理時にアモルファスシリコン膜９から下層のＷＳ
ｉ膜７にＳｉを供給することにより、ＷＳｉ膜７の剥離
および急激な酸化を防止できる。
【００２１】なお、実施例１および２では、ＷＳｉ膜７
の下層または上層にアモルファスシリコン層９を形成し
たが、多結晶シリコン膜でも良く全く同様の効果を奏す
る。また、アモルファスシリコン層９の形成は、ＷＳｉ
膜７の下層および上層の双方に形成しても良い。
の下層または上層にアモルファスシリコン層９を形成し
たが、多結晶シリコン膜でも良く全く同様の効果を奏す
る。また、アモルファスシリコン層９の形成は、ＷＳｉ
膜７の下層および上層の双方に形成しても良い。
【００２２】実施例３．次に、この発明の実施例３によ
る半導体装置の製造方法を図４に基づいて以下に示す。
まず、実施例１と同様に、基板１上のシリコン酸化膜３
にコンタクトホール４を形成後、多結晶シリコン膜５、
シリコン窒化膜６、アモルファスシリコン膜９およびＷ
Ｓｉ膜７を順次形成する（図２（ａ）〜（ｄ）参照）。
次に、ＷＳｉ膜７上の全面にシリコン酸化膜１２をＣＶ
Ｄ法により例えば０．２μｍの膜厚に堆積する（図４
（ａ））。
る半導体装置の製造方法を図４に基づいて以下に示す。
まず、実施例１と同様に、基板１上のシリコン酸化膜３
にコンタクトホール４を形成後、多結晶シリコン膜５、
シリコン窒化膜６、アモルファスシリコン膜９およびＷ
Ｓｉ膜７を順次形成する（図２（ａ）〜（ｄ）参照）。
次に、ＷＳｉ膜７上の全面にシリコン酸化膜１２をＣＶ
Ｄ法により例えば０．２μｍの膜厚に堆積する（図４
（ａ））。
【００２３】次に、シリコン酸化膜１２上の全面にホト
レジスト膜１１を形成し、ホトリソグラフィ技術により
パターン化する（図４（ｂ））。このレジスト・パター
ン１１をマスクにして下地のシリコン酸化膜１２をエッ
チングして、後工程で電極配線層１０を形成する領域に
シリコン酸化膜１２を残存させ、その後ホトレジスト膜
１１を除去する（図４（ｃ））。次に、シリコン酸化膜
１２をマスクにして下地のＷＳｉ膜７、アモルファスシ
リコン膜９、シリコン窒化膜６、および多結晶シリコン
膜５を順次エッチングして電極配線層１０を形成する
（図４（ｄ））。
レジスト膜１１を形成し、ホトリソグラフィ技術により
パターン化する（図４（ｂ））。このレジスト・パター
ン１１をマスクにして下地のシリコン酸化膜１２をエッ
チングして、後工程で電極配線層１０を形成する領域に
シリコン酸化膜１２を残存させ、その後ホトレジスト膜
１１を除去する（図４（ｃ））。次に、シリコン酸化膜
１２をマスクにして下地のＷＳｉ膜７、アモルファスシ
リコン膜９、シリコン窒化膜６、および多結晶シリコン
膜５を順次エッチングして電極配線層１０を形成する
（図４（ｄ））。
【００２４】上記実施例３では、シリコン酸化膜１２を
マスクに用いて電極配線層１０をパターニングする。シ
リコン酸化膜１２は、下地のＷＳｉ膜７／アモルファス
シリコン膜９／シリコン窒化膜６／多結晶シリコン膜５
とのエッチングの選択比がホトレジスト膜１１に比べて
高いものである。このため、エッチングの信頼性が向上
し、電極配線層１０の寸法制御性が向上する。
マスクに用いて電極配線層１０をパターニングする。シ
リコン酸化膜１２は、下地のＷＳｉ膜７／アモルファス
シリコン膜９／シリコン窒化膜６／多結晶シリコン膜５
とのエッチングの選択比がホトレジスト膜１１に比べて
高いものである。このため、エッチングの信頼性が向上
し、電極配線層１０の寸法制御性が向上する。
【００２５】なお、上記実施例３においても上記実施例
２と同様にアモルファスシリコン膜９をＷＳｉ膜７の上
層に形成しても良く、またアモルファスシリコン膜９の
代わりに多結晶シリコン膜でも良い。
２と同様にアモルファスシリコン膜９をＷＳｉ膜７の上
層に形成しても良く、またアモルファスシリコン膜９の
代わりに多結晶シリコン膜でも良い。
【００２６】また、上記実施例１〜３において、シリコ
ン窒化膜６は電極配線層１０、１０ａのコンタクトホー
ル４付近のみに形成しても良く、形成方法についてもＣ
ＶＤ法によっても良く、また酸素を含んだオキシナイト
ライド膜（ＳｉＯＮ）でも良い。さらにまた、ＷＳｉ膜
７は他の高融点シリサイド膜でも良い。
ン窒化膜６は電極配線層１０、１０ａのコンタクトホー
ル４付近のみに形成しても良く、形成方法についてもＣ
ＶＤ法によっても良く、また酸素を含んだオキシナイト
ライド膜（ＳｉＯＮ）でも良い。さらにまた、ＷＳｉ膜
７は他の高融点シリサイド膜でも良い。
【００２７】
【発明の効果】以上のように、この発明によると、電極
配線層が金属シリサイド膜／シリコン窒化膜／多結晶シ
リコン膜で構成されるポリサイド構造であり、しかも金
属シリサイド膜に接してその上層または下層に導電性シ
リコン膜を有するため、良好なコンタクト抵抗を有し、
しかも熱処理による金属シリサイド膜の剥離および急激
な酸化が防止でき、低抵抗で信頼性の高い電極配線層を
有する半導体装置が得られる。
配線層が金属シリサイド膜／シリコン窒化膜／多結晶シ
リコン膜で構成されるポリサイド構造であり、しかも金
属シリサイド膜に接してその上層または下層に導電性シ
リコン膜を有するため、良好なコンタクト抵抗を有し、
しかも熱処理による金属シリサイド膜の剥離および急激
な酸化が防止でき、低抵抗で信頼性の高い電極配線層を
有する半導体装置が得られる。
【００２８】また、この発明によると、導電性シリコン
膜をアモルファスシリコン膜または多結晶シリコン膜で
構成したため、上記効果を容易にしかも確実に実現でき
る。
膜をアモルファスシリコン膜または多結晶シリコン膜で
構成したため、上記効果を容易にしかも確実に実現でき
る。
【００２９】また、この発明によると、電極配線層を、
シリコン酸化膜をマスクに用いてパターニングするた
め、エッチングの信頼性が向上し、上記効果を有する電
極配線層において、さらに寸法制御性が向上する。
シリコン酸化膜をマスクに用いてパターニングするた
め、エッチングの信頼性が向上し、上記効果を有する電
極配線層において、さらに寸法制御性が向上する。
【図１】 この発明の実施例１による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】 この発明の実施例１による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３】 この発明の実施例２による半導体装置の構造
および製造方法を示す断面図である。
および製造方法を示す断面図である。
【図４】 この発明の実施例３による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図５】 従来の半導体装置の構造を示す断面図であ
る。
る。
１ 半導体基板、２ 導電層としての不純物拡散層、３
絶縁膜としてのシリコン酸化膜、４ 接続孔としての
コンタクトホール、５ 多結晶シリコン膜、６ シリコ
ン窒化膜、７ 金属シリサイド膜としてのＷＳｉ膜、９
導電性シリコン膜としてのアモルファスシリコン膜、
１０，１０ａ 電極配線層、１２ シリコン酸化膜。
絶縁膜としてのシリコン酸化膜、４ 接続孔としての
コンタクトホール、５ 多結晶シリコン膜、６ シリコ
ン窒化膜、７ 金属シリサイド膜としてのＷＳｉ膜、９
導電性シリコン膜としてのアモルファスシリコン膜、
１０，１０ａ 電極配線層、１２ シリコン酸化膜。
Claims (3)
- 【請求項１】 半導体基板上に、導電層と、この導電層
上に形成された絶縁膜と、この絶縁膜に形成された接続
孔を介して上記導電層に接続する様に上記絶縁膜上に形
成された電極配線層とを有する半導体装置において、上
記電極配線層が、シリコン窒化膜を間に挟んで上層に金
属シリサイド膜と下層に多結晶シリコン膜とを有する多
層構造であって、しかも上記金属シリサイド膜に接して
その上層または下層に導電性シリコン膜を有することを
特徴とする半導体装置。 - 【請求項２】 導電性シリコン膜をアモルファスシリコ
ン膜または多結晶シリコン膜で構成したことを特徴とす
る半導体装置。 - 【請求項３】 電極配線層を、その上に形成したシリコ
ン酸化膜のパターンをマスクとしてエッチングすること
によりパターニングすることを特徴とする請求項１また
は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP169595A JPH08191102A (ja) | 1995-01-10 | 1995-01-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP169595A JPH08191102A (ja) | 1995-01-10 | 1995-01-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191102A true JPH08191102A (ja) | 1996-07-23 |
Family
ID=11508677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP169595A Pending JPH08191102A (ja) | 1995-01-10 | 1995-01-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08191102A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328826B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 반도체 소자의 배선형성방법 |
-
1995
- 1995-01-10 JP JP169595A patent/JPH08191102A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328826B1 (ko) * | 1999-07-09 | 2002-03-14 | 박종섭 | 반도체 소자의 배선형성방법 |
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