JPH08191132A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08191132A JPH08191132A JP7002319A JP231995A JPH08191132A JP H08191132 A JPH08191132 A JP H08191132A JP 7002319 A JP7002319 A JP 7002319A JP 231995 A JP231995 A JP 231995A JP H08191132 A JPH08191132 A JP H08191132A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩチップ上にデッドスペースを作らずに
静電破壊耐量を向上させる。 【構成】 Ｐ型半導体基板上に入力端子１と、これに接
続されたＮ型拡散層の入力抵抗４を有する。また、内部
回路用のＮ型ＭＯＳＦＥＴ１０１，１０２はそれぞれそ
のソース拡散層５１，５２が接地配線３に接続されてい
る。ＭＯＳＦＥＴ１０１は入力抵抗４から近い距離にあ
るため、接地配線３とソース拡散層５１の接続をタング
ステンシリサイド配線１１を介して接続することによっ
て、抵抗を付加し静電破壊耐量を向上させている。この
ことによって入力抵抗４近傍のデッドスペースをなくし
チップ面積の縮小が可能となる。
静電破壊耐量を向上させる。 【構成】 Ｐ型半導体基板上に入力端子１と、これに接
続されたＮ型拡散層の入力抵抗４を有する。また、内部
回路用のＮ型ＭＯＳＦＥＴ１０１，１０２はそれぞれそ
のソース拡散層５１，５２が接地配線３に接続されてい
る。ＭＯＳＦＥＴ１０１は入力抵抗４から近い距離にあ
るため、接地配線３とソース拡散層５１の接続をタング
ステンシリサイド配線１１を介して接続することによっ
て、抵抗を付加し静電破壊耐量を向上させている。この
ことによって入力抵抗４近傍のデッドスペースをなくし
チップ面積の縮小が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
静電破壊保護機能を有する半導体集積回路装置に関する
ものである。
静電破壊保護機能を有する半導体集積回路装置に関する
ものである。
【０００２】
【従来の技術】従来の半導体集積回路の静電保護につい
て特公平６−１８３３号公報を例にとって説明する。図
６はＰ型半導体基板上に形成されたＭＯＳＬＳＩの入力
端子近傍のレイアウトを示している。入力端子１はＮ型
拡散層で形成された入力抵抗４にコンタクト７を介して
接続され、これを経て内部に信号を取り込むようになっ
ている。このＮ型拡散層４から距離ｄを隔てて、Ｎ型ソ
ース拡散層５が接地配線３に接続されている内部回路用
のＮ型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）１
０が形成されている。このＭＯＳＦＥＴ１０のドレイン
拡散層８は別のＭＯＳＦＥＴに、例えばＣＭＯＳＬＳＩ
の場合、Ｐ型ＭＯＳＦＥＴに接続されている場合が多
い。尚、９はＭＯＳＦＥＴ１０のゲート電極を示してお
り、２は接地端子である。
て特公平６−１８３３号公報を例にとって説明する。図
６はＰ型半導体基板上に形成されたＭＯＳＬＳＩの入力
端子近傍のレイアウトを示している。入力端子１はＮ型
拡散層で形成された入力抵抗４にコンタクト７を介して
接続され、これを経て内部に信号を取り込むようになっ
ている。このＮ型拡散層４から距離ｄを隔てて、Ｎ型ソ
ース拡散層５が接地配線３に接続されている内部回路用
のＮ型ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）１
０が形成されている。このＭＯＳＦＥＴ１０のドレイン
拡散層８は別のＭＯＳＦＥＴに、例えばＣＭＯＳＬＳＩ
の場合、Ｐ型ＭＯＳＦＥＴに接続されている場合が多
い。尚、９はＭＯＳＦＥＴ１０のゲート電極を示してお
り、２は接地端子である。
【０００３】
【発明が解決しようとする課題】上記のような従来のＭ
ＯＳＬＳＩの場合、距離ｄを１００μｍ〜３００μｍと
らないと十分な静電保護耐量が得られないという問題点
があった。つまり、接地端子２に対し入力端子１に負の
静電パルスが加わった場合、Ｎ型拡散層４からＰ型半導
体基板に電子が注入され、拡散によってＮ型ＭＯＳＦＥ
Ｔのソース拡散層５に到達する。
ＯＳＬＳＩの場合、距離ｄを１００μｍ〜３００μｍと
らないと十分な静電保護耐量が得られないという問題点
があった。つまり、接地端子２に対し入力端子１に負の
静電パルスが加わった場合、Ｎ型拡散層４からＰ型半導
体基板に電子が注入され、拡散によってＮ型ＭＯＳＦＥ
Ｔのソース拡散層５に到達する。
【０００４】ここで、ソース拡散層接合部に生じている
高電界のため電子が高エネルギーとなり、拡散層の破壊
やゲート酸化膜破壊を引き起こすからである。従って入
力端子近傍の半径数百μｍは内部素子を配置できずこの
分の面積が無駄となり、チップ面積の縮小を阻む原因と
なっていた。特に複雑な機能がＬＳＩに要求され端子数
が増加している現在において端子毎にこのようなデッド
スペースが存在することは、チップ面積の縮小に対して
非常に不利となる。
高電界のため電子が高エネルギーとなり、拡散層の破壊
やゲート酸化膜破壊を引き起こすからである。従って入
力端子近傍の半径数百μｍは内部素子を配置できずこの
分の面積が無駄となり、チップ面積の縮小を阻む原因と
なっていた。特に複雑な機能がＬＳＩに要求され端子数
が増加している現在において端子毎にこのようなデッド
スペースが存在することは、チップ面積の縮小に対して
非常に不利となる。
【０００５】図７はこの問題の一解決案としてＮ型拡散
層４から注入される電子を吸収するために接地電位のＮ
型ウェル６を設けた例であるが、この場合でも大多数の
電子はＰ型基板中のウェルよりもさらに深い領域を経て
Ｎ型ＭＯＳＦＥＴ１０のソース拡散層５に達するため効
果は小さく、Ｎ型ウェルが面積を占めるためやはり入力
端子周辺はデッドスペースが存在することになる。
層４から注入される電子を吸収するために接地電位のＮ
型ウェル６を設けた例であるが、この場合でも大多数の
電子はＰ型基板中のウェルよりもさらに深い領域を経て
Ｎ型ＭＯＳＦＥＴ１０のソース拡散層５に達するため効
果は小さく、Ｎ型ウェルが面積を占めるためやはり入力
端子周辺はデッドスペースが存在することになる。
【０００６】図８はこのようなデッドスペースが入力端
子周辺のみならず、内部にも存在することを説明する図
である。つまりＭＯＳＦＥＴ１０１は接地配線３１に接
続されており、ＭＯＳＦＥＴ１０２は接地配線３２に接
続されている。接地配線３１，３２はそれぞれ独立の端
子、接地端子２１，２２に接続されている。
子周辺のみならず、内部にも存在することを説明する図
である。つまりＭＯＳＦＥＴ１０１は接地配線３１に接
続されており、ＭＯＳＦＥＴ１０２は接地配線３２に接
続されている。接地配線３１，３２はそれぞれ独立の端
子、接地端子２１，２２に接続されている。
【０００７】接地端子２２に対して接地端子２１に負電
位の静電パルスが印加された場合、前述の説明と同様
に、接地配線３１に接続されているＭＯＳＦＥＴ１０１
のソース拡散層５１から電子が半導体基板に注入され、
これが接地配線３２に接続されているＭＯＳＦＥＴ１０
２のソース拡散層５２まで拡散し、拡散層やゲート酸化
膜の破壊を引き起こす。このため、距離ｄを十分に（１
００μｍ〜３００μｍ）確保しなければならない。従っ
て、デッドスペースが内部回路においても多数存在する
ことになり、よってチップ面積縮小を妨げる原因となる
ことは前述と同様である。
位の静電パルスが印加された場合、前述の説明と同様
に、接地配線３１に接続されているＭＯＳＦＥＴ１０１
のソース拡散層５１から電子が半導体基板に注入され、
これが接地配線３２に接続されているＭＯＳＦＥＴ１０
２のソース拡散層５２まで拡散し、拡散層やゲート酸化
膜の破壊を引き起こす。このため、距離ｄを十分に（１
００μｍ〜３００μｍ）確保しなければならない。従っ
て、デッドスペースが内部回路においても多数存在する
ことになり、よってチップ面積縮小を妨げる原因となる
ことは前述と同様である。
【０００８】この例のように接地配線を分離すること
は、ある回路ブロックで発生したノイズで他の回路ブロ
ックが誤動作するのを防ぐために必要であり、特にＬＳ
Ｉの機能が複雑になるにつれ接地配線または電源配線を
多数に分割することが必要となってきている。
は、ある回路ブロックで発生したノイズで他の回路ブロ
ックが誤動作するのを防ぐために必要であり、特にＬＳ
Ｉの機能が複雑になるにつれ接地配線または電源配線を
多数に分割することが必要となってきている。
【０００９】また、静電破壊の防止の他の例として、特
開平４−６２８３８号公報に開示のものがある。この例
では、アルミ配線と拡散層間に高融点導電材を挿入する
構造である。これにより、入力保護抵抗の拡散層上部の
アルミの溶融による下部拡散層との反応を防止するもの
であり、注入電子による入力保護抵抗の拡散層近くにあ
る内部回路の拡散層破壊を防止するものではない。
開平４−６２８３８号公報に開示のものがある。この例
では、アルミ配線と拡散層間に高融点導電材を挿入する
構造である。これにより、入力保護抵抗の拡散層上部の
アルミの溶融による下部拡散層との反応を防止するもの
であり、注入電子による入力保護抵抗の拡散層近くにあ
る内部回路の拡散層破壊を防止するものではない。
【００１０】本発明の目的は、デッドスペースをなくし
ても静電破壊防止を可能として高集積度化を図った半導
体装置を提供することである。
ても静電破壊防止を可能として高集積度化を図った半導
体装置を提供することである。
【００１１】本発明の他の目的は、入力保護抵抗の拡散
層近くにある内部回路の拡散層破壊を有効に防止し得る
ようにした半導体集積回路装置を提供することである。
層近くにある内部回路の拡散層破壊を有効に防止し得る
ようにした半導体集積回路装置を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、第１導
電型の半導体基板と、この半導体基板の一主面上に形成
された第１及び第２の端子と、前記第１及び第２の端子
に夫々接続された第１及び第２の配線層と、前記半導体
基板の一主面上に選択的に形成され前記第１の配線層に
接続された第２導電型の拡散層と、前記拡散層に対して
所定距離以内の前記半導体基板内の位置に設けられドレ
インまたはソース拡散層が前記第２の配線層に接続され
た第１の電界効果トランジスタと、前記拡散層に対して
前記所定距離より大なる前記半導体基板内の位置に設け
られドレインまたはソース拡散層が前記第２の配線層に
接続された第２の電界効果トランジスタとを含み、前記
第１の電界効果トランジスタの前記第２の配線層からこ
の第２の配線層が接続されているドレインまたはソース
拡散層のゲート電極端部に至までのインピーダンスが前
記第２の電界効果トランジスタのそれよりも大に設定さ
れていることを特徴とする半導体装置が得られる。
電型の半導体基板と、この半導体基板の一主面上に形成
された第１及び第２の端子と、前記第１及び第２の端子
に夫々接続された第１及び第２の配線層と、前記半導体
基板の一主面上に選択的に形成され前記第１の配線層に
接続された第２導電型の拡散層と、前記拡散層に対して
所定距離以内の前記半導体基板内の位置に設けられドレ
インまたはソース拡散層が前記第２の配線層に接続され
た第１の電界効果トランジスタと、前記拡散層に対して
前記所定距離より大なる前記半導体基板内の位置に設け
られドレインまたはソース拡散層が前記第２の配線層に
接続された第２の電界効果トランジスタとを含み、前記
第１の電界効果トランジスタの前記第２の配線層からこ
の第２の配線層が接続されているドレインまたはソース
拡散層のゲート電極端部に至までのインピーダンスが前
記第２の電界効果トランジスタのそれよりも大に設定さ
れていることを特徴とする半導体装置が得られる。
【００１３】
【作用】入力保護抵抗用拡散層に向かい合う内部回路の
電源（アースをも含む）端子に接続されている拡散層と
配線層との間を高融点金属等を用いてインピーダンスを
高く設定して、入力保護抵抗用拡散層との間の距離を縮
めても、十分な静電破壊耐量が得られるようにしてい
る。
電源（アースをも含む）端子に接続されている拡散層と
配線層との間を高融点金属等を用いてインピーダンスを
高く設定して、入力保護抵抗用拡散層との間の距離を縮
めても、十分な静電破壊耐量が得られるようにしてい
る。
【００１４】
【実施例】以下、本発明の実施例について図面を用いて
説明する。
説明する。
【００１５】図１は本発明の実施例を示す平面図であ
り、Ｐ型半導体基板の一主表面上に形成されたＭＯＳＬ
ＳＩに適用した入力端子近傍のレイアウトを示してい
る。図６〜８と同等部分は同一符号にて示している。
り、Ｐ型半導体基板の一主表面上に形成されたＭＯＳＬ
ＳＩに適用した入力端子近傍のレイアウトを示してい
る。図６〜８と同等部分は同一符号にて示している。
【００１６】入力端子１はＮ型拡散層で形成された入力
保護用抵抗４に接続され、これを経て内部に信号を取り
込むようになっている。このＮ型拡散層から距離ｄ１，
ｄ２を隔てて、ソース拡散層５１，５２が接地配線３に
接続されている内部回路用のＮ型ＭＯＳＦＥＴ１０１，
１０２がそれぞれ形成されている。ドレイン拡散層８
１，８２は別のＭＯＳＦＥＴ（図示せず）に、例えばＣ
ＭＯＳＬＳＩの場合、Ｐ型ＭＯＳＦＥＴに接続されてい
る場合が多い。
保護用抵抗４に接続され、これを経て内部に信号を取り
込むようになっている。このＮ型拡散層から距離ｄ１，
ｄ２を隔てて、ソース拡散層５１，５２が接地配線３に
接続されている内部回路用のＮ型ＭＯＳＦＥＴ１０１，
１０２がそれぞれ形成されている。ドレイン拡散層８
１，８２は別のＭＯＳＦＥＴ（図示せず）に、例えばＣ
ＭＯＳＬＳＩの場合、Ｐ型ＭＯＳＦＥＴに接続されてい
る場合が多い。
【００１７】距離ｄ１はこの場合２０μｍ、ｄ２は１５
０μｍである。距離ｄ２は、後述する限界距離ｄcr＝１
００μｍよりも大きいため、ＭＯＳＦＥＴ１０２は接地
配線とソース拡散層とを直接接続している。一方、距離
ｄ１はｄcr＝１００μｍよりも小さいためＭＯＳＦＥＴ
１０１は接地配線３とソース拡散層５２との接続を高融
点金属であるタングステンシリサイド配線１１を介して
とっている。この様子は図２（図１のａ−ａ’断面図）
に示されている通りである。
０μｍである。距離ｄ２は、後述する限界距離ｄcr＝１
００μｍよりも大きいため、ＭＯＳＦＥＴ１０２は接地
配線とソース拡散層とを直接接続している。一方、距離
ｄ１はｄcr＝１００μｍよりも小さいためＭＯＳＦＥＴ
１０１は接地配線３とソース拡散層５２との接続を高融
点金属であるタングステンシリサイド配線１１を介して
とっている。この様子は図２（図１のａ−ａ’断面図）
に示されている通りである。
【００１８】つまり図２において、接地配線３はアルミ
配線で形成されているが第１のコンタクト７１によって
まずタングステンシリサイド配線１１に接続され、タン
グステンシリサイド配線の抵抗を介して第２のコンタク
ト７２でソース拡散層５に接続される。
配線で形成されているが第１のコンタクト７１によって
まずタングステンシリサイド配線１１に接続され、タン
グステンシリサイド配線の抵抗を介して第２のコンタク
ト７２でソース拡散層５に接続される。
【００１９】このような構造を取ることにより、接地配
線３に対し、入力端子１に負の静電パルスが印加され、
Ｎ型拡散層４から半導体基板２０に電子が注入、拡散
し、ソース拡散層に到達したとしてもタングステンシリ
サイドの抵抗によって電流を制限するために、図１の距
離ｄ１が２０μｍと近いにもかかわらずソース拡散層破
壊やゲート酸化膜破壊が起こりにくい。
線３に対し、入力端子１に負の静電パルスが印加され、
Ｎ型拡散層４から半導体基板２０に電子が注入、拡散
し、ソース拡散層に到達したとしてもタングステンシリ
サイドの抵抗によって電流を制限するために、図１の距
離ｄ１が２０μｍと近いにもかかわらずソース拡散層破
壊やゲート酸化膜破壊が起こりにくい。
【００２０】限界距離ｄcrはこの例では１００μｍとし
ているが、使用しているゲート酸化膜の厚さや拡散層の
深さ、基準濃度等の条件で変わる。実際は、静電破壊耐
量と距離ｄの関係から静電破壊耐量が実使用上問題ない
範囲でｄcrを決定することができる。
ているが、使用しているゲート酸化膜の厚さや拡散層の
深さ、基準濃度等の条件で変わる。実際は、静電破壊耐
量と距離ｄの関係から静電破壊耐量が実使用上問題ない
範囲でｄcrを決定することができる。
【００２１】図３はＭＯＳＦＥＴのソース拡散層５がＮ
型拡散層４からみてドレイン拡散層８１より遠い部分に
ある場合であるが、この場合も図１の場合と全く同様で
ある。つまり、距離ｄ１はｄcrより小さいため、接地配
線３はタングステンシリサイド１１を介してソース拡散
層５１に接続されている。また、距離ｄ２はｄcrより大
きいため接地配線３は直接ソース拡散層５２に接続され
ている。
型拡散層４からみてドレイン拡散層８１より遠い部分に
ある場合であるが、この場合も図１の場合と全く同様で
ある。つまり、距離ｄ１はｄcrより小さいため、接地配
線３はタングステンシリサイド１１を介してソース拡散
層５１に接続されている。また、距離ｄ２はｄcrより大
きいため接地配線３は直接ソース拡散層５２に接続され
ている。
【００２２】図４は本発明の他の実施例を示しており、
図３と同等部分は同一符号にて示している。ＭＯＳＦＥ
Ｔ１０１とＮ型拡散層５１との距離ｄ１は２０μｍでｄ
cr＝１００μｍより小さいので、接地配線３とソース拡
散層５１とのコンタクト部７１からゲート電極９１側の
ソース拡散層端部までの距離ａ１を３μｍとしている。
図３と同等部分は同一符号にて示している。ＭＯＳＦＥ
Ｔ１０１とＮ型拡散層５１との距離ｄ１は２０μｍでｄ
cr＝１００μｍより小さいので、接地配線３とソース拡
散層５１とのコンタクト部７１からゲート電極９１側の
ソース拡散層端部までの距離ａ１を３μｍとしている。
【００２３】一方、ＭＯＳＦＥＴ１０２のａ２は、ｄ２
が１５０μｍでありｄcrより大きいため、設計最小寸法
０．５μｍで形成している。このようにｄcrよりも近い
距離にあるトランジスタについては、ソース拡散層と接
地配線とのコンタクト部とゲート電極側のソース拡散層
端部までの距離を大きくとることによって、拡散層の寄
生抵抗ｒ１を、遠い距離にあるトランジスタの拡散層の
寄生抵抗ｒ２により増加させ、静電放電電流を制限し、
破壊耐量を増加させることができる。
が１５０μｍでありｄcrより大きいため、設計最小寸法
０．５μｍで形成している。このようにｄcrよりも近い
距離にあるトランジスタについては、ソース拡散層と接
地配線とのコンタクト部とゲート電極側のソース拡散層
端部までの距離を大きくとることによって、拡散層の寄
生抵抗ｒ１を、遠い距離にあるトランジスタの拡散層の
寄生抵抗ｒ２により増加させ、静電放電電流を制限し、
破壊耐量を増加させることができる。
【００２４】図５は本発明を図８で示した従来例の改善
に応用した例である。つまり、ＭＯＳＦＥＴ１０１は接
地配線３１に接続されており、ＭＯＳＦＥＴ１０２は接
地配線３２に接続されている。接地配線３１，３２はそ
れぞれ独立の端子、接地端子２１，２２に接続されてい
る。
に応用した例である。つまり、ＭＯＳＦＥＴ１０１は接
地配線３１に接続されており、ＭＯＳＦＥＴ１０２は接
地配線３２に接続されている。接地配線３１，３２はそ
れぞれ独立の端子、接地端子２１，２２に接続されてい
る。
【００２５】ＭＯＳＦＥＴ１０１と１０２との距離ｄが
予め設定された値ｄcrよりも小さいため、各々の接地配
線３１，３２とＭＯＳＦＥＴ１０１，１０２の拡散層５
１，５２との接続をタングステンシリサイド配線１１を
介して接続してある。ａ−ａ’の断面構造は図１のａ−
ａ’断面と同じで図２に示す通りである。
予め設定された値ｄcrよりも小さいため、各々の接地配
線３１，３２とＭＯＳＦＥＴ１０１，１０２の拡散層５
１，５２との接続をタングステンシリサイド配線１１を
介して接続してある。ａ−ａ’の断面構造は図１のａ−
ａ’断面と同じで図２に示す通りである。
【００２６】このような構造をとることで、接地端子２
１，２２間に正極、負極いずれの静電パルスが加わって
も、高融点導電材である、例えばタングステンシリサイ
ド配線１１の抵抗によって電流が制限され、距離ｄを十
分とらなくても十分な静電破壊耐量が得られる。
１，２２間に正極、負極いずれの静電パルスが加わって
も、高融点導電材である、例えばタングステンシリサイ
ド配線１１の抵抗によって電流が制限され、距離ｄを十
分とらなくても十分な静電破壊耐量が得られる。
【００２７】尚、接地端子は正電源端子でも負電源端子
でも良く、また、半導体基板はＰ型に限らず、Ｎ方でも
良いことは明らかである。
でも良く、また、半導体基板はＰ型に限らず、Ｎ方でも
良いことは明らかである。
【００２８】
【発明の効果】以上説明したように、従来静電破壊耐量
低下を防止するために、端子近傍、あるいは内部回路領
域内において素子を配置しないデッドスペースを設けて
いたが、本発明の構造をとることにより、これを回避す
ることができるため、デッドスペース分のチップの縮小
化が図れる。
低下を防止するために、端子近傍、あるいは内部回路領
域内において素子を配置しないデッドスペースを設けて
いたが、本発明の構造をとることにより、これを回避す
ることができるため、デッドスペース分のチップの縮小
化が図れる。
【図１】本発明の実施例のレイアウト図である。
【図２】図１のａ−ａ’断面図である。
【図３】本発明の第２の実施例のレイアウト図である。
【図４】本発明の第３の実施例のレイアウト図である。
【図５】本発明の第４の実施例のレイアウト図である。
【図６】従来の半導体装置の一例のレイアウト図であ
る。
る。
【図７】従来の半導体装置の他の例のレイアウト図であ
る。
る。
【図８】従来の半導体装置の別の例のレイアウト図であ
る。
る。
１ 入力端子 ２，２１，２２ 接地端子 ３，３１，３２ 接地配線 ４ 入力接続 ５，５１，５２ ソース拡散層 ６ Ｎウェル ７，７１，７２ コンタクト ８，８１，８２ ドレイン拡散層 ９，９１，９２ ゲート電極 １０，１０１，１０２ ＭＯＳＦＥＴ １１ タングステンシリサイド配線 １２ 素子分離領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１ Ｆ
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、この半導体
基板の一主面上に形成された第１及び第２の端子と、前
記第１及び第２の端子に夫々接続された第１及び第２の
配線層と、前記半導体基板の一主面上に選択的に形成さ
れ前記第１の配線層に接続された第２導電型の拡散層
と、前記拡散層に対して所定距離以内の前記半導体基板
内の位置に設けられドレインまたはソース拡散層が前記
第２の配線層に接続された第１の電界効果トランジスタ
と、前記拡散層に対して前記所定距離より大なる前記半
導体基板内の位置に設けられドレインまたはソース拡散
層が前記第２の配線層に接続された第２の電界効果トラ
ンジスタとを含み、前記第１の電界効果トランジスタの
前記第２の配線層からこの第２の配線層が接続されてい
るドレインまたはソース拡散層のゲート電極端部に至ま
でのインピーダンスが前記第２の電界効果トランジスタ
のそれよりも大に設定されていることを特徴とする半導
体装置。 - 【請求項２】 前記第１の拡散層は、電界効果トランジ
スタのドレインまたはソース拡散層であることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記第１の電界効果トランジスタのドレ
インまたはソース拡散層が高融点金属層あるいは多結晶
シリコン層を介して前記第２の配線層に接続されている
ことを特徴とする請求項１または２記載の半導体装置。 - 【請求項４】 前記第１の電界効果トランジスタのドレ
インまたはソース拡散層と前記第２の配線層との接続部
から前記ゲート電極までの距離が前記第２の電界効果ト
ランジスタのそれに比較して大に設定されていることを
特徴とする請求項１または２記載の半導体装置。 - 【請求項５】 前記第１または第２の端子は電源端子ま
たは接地端子であることを特徴とする請求項１〜４いず
れか記載の半導体装置。
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