JPH0821025B2 - マルチプロセッサシステムおよび同システムの初期化方法 - Google Patents
マルチプロセッサシステムおよび同システムの初期化方法Info
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- JPH0821025B2 JPH0821025B2 JP61230633A JP23063386A JPH0821025B2 JP H0821025 B2 JPH0821025 B2 JP H0821025B2 JP 61230633 A JP61230633 A JP 61230633A JP 23063386 A JP23063386 A JP 23063386A JP H0821025 B2 JPH0821025 B2 JP H0821025B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- General Engineering & Computer Science (AREA)
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- Multi Processors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数のCPU（演算処理装置）がシステム
バスにより相互接続されたマルチプロセッサシステムお
よび同システムの初期化方法に関する。
バスにより相互接続されたマルチプロセッサシステムお
よび同システムの初期化方法に関する。
（従来の技術） 一般にマルチプロセッサシステムは、第３図に示すよ
うに、CPU−11−０〜11−ｎ（ｎ≧１）と、主記憶装置
（以下、MMUと称する）12と、システム制御装置（以
下、SCUと称する）13とを備えている。CPU11−０〜11−
ｎ、MMU12およびSCU13は、システムバス14により相互接
続されている。SCU13には、システムの初期化処理を要
求するための初期化スイッチ15およびOS（オペレーティ
ングシステム）動作要求のためのOS動作要求スイッチ16
が設けられている。またCPU11−０〜11−ｎには、初期
化処理のマスタとなるCPUを設定するためのマスタ設定
スイッチ17がそれぞれ設けられている。
うに、CPU−11−０〜11−ｎ（ｎ≧１）と、主記憶装置
（以下、MMUと称する）12と、システム制御装置（以
下、SCUと称する）13とを備えている。CPU11−０〜11−
ｎ、MMU12およびSCU13は、システムバス14により相互接
続されている。SCU13には、システムの初期化処理を要
求するための初期化スイッチ15およびOS（オペレーティ
ングシステム）動作要求のためのOS動作要求スイッチ16
が設けられている。またCPU11−０〜11−ｎには、初期
化処理のマスタとなるCPUを設定するためのマスタ設定
スイッチ17がそれぞれ設けられている。
ここで、第３図に示す従来システムの初期化方法を、
第４図のフローチャートを参照して説明する。第３図の
システムの初期化処理は、SCU13内の初期化スイッチ15
を手動で操作することによることにより、或は一旦電源
断となってシステムが停止し、その後に電源が復帰する
ことにより、開始される。さて、第４図のフローチャー
トに示されるように、初期化処理が開始されると（ステ
ップS1）、次のステップS2で各CPU11−０〜11−ｎ毎に
その内部の初期化が行なわれる。次に、各CPU11−０〜1
1−ｎは、自身がマスタ設定スイッチ17により初期化マ
スタとして設定されているか否かを判定し（ステップS
3）、マスタでないCPUはステップS4の通常停止状態に移
行する。これに対し、マスタとして設定されたCPUは、S
CU13内に置かれCPU11−０〜11−ｎ間で共有される部分
（レジスタ類など）およびMMU12の初期化を行ない（ス
テップS5）、しかる後にSCU13に用意されたOS動作要求
スイッチ16からの要求の有無をチェックする（ステップ
S6）。もし要求が無ければステップS4の通常停止状態に
移行し、要求が有る場合にはステップS7に進んでOSの立
上げ処理を開始する。
第４図のフローチャートを参照して説明する。第３図の
システムの初期化処理は、SCU13内の初期化スイッチ15
を手動で操作することによることにより、或は一旦電源
断となってシステムが停止し、その後に電源が復帰する
ことにより、開始される。さて、第４図のフローチャー
トに示されるように、初期化処理が開始されると（ステ
ップS1）、次のステップS2で各CPU11−０〜11−ｎ毎に
その内部の初期化が行なわれる。次に、各CPU11−０〜1
1−ｎは、自身がマスタ設定スイッチ17により初期化マ
スタとして設定されているか否かを判定し（ステップS
3）、マスタでないCPUはステップS4の通常停止状態に移
行する。これに対し、マスタとして設定されたCPUは、S
CU13内に置かれCPU11−０〜11−ｎ間で共有される部分
（レジスタ類など）およびMMU12の初期化を行ない（ス
テップS5）、しかる後にSCU13に用意されたOS動作要求
スイッチ16からの要求の有無をチェックする（ステップ
S6）。もし要求が無ければステップS4の通常停止状態に
移行し、要求が有る場合にはステップS7に進んでOSの立
上げ処理を開始する。
以上の流れにおいて、ステップS2,S5,S7等で自己診断
エラーなど何がしかのエラーが検出された場合には、マ
スタCPUはステップS8の異常停止状態に移行する。この
ようにマスタCPUが異常停止状態に移行してしまった場
合には、マスタ設定スイッチ17の手動操作により（即ち
人手により）マスタの切替えを行ない、再度初期化を試
みなければならない。このため、無人運転の場合には、
マルチプロセッサ化による信頼性の向上が生かせなくな
る。
エラーなど何がしかのエラーが検出された場合には、マ
スタCPUはステップS8の異常停止状態に移行する。この
ようにマスタCPUが異常停止状態に移行してしまった場
合には、マスタ設定スイッチ17の手動操作により（即ち
人手により）マスタの切替えを行ない、再度初期化を試
みなければならない。このため、無人運転の場合には、
マルチプロセッサ化による信頼性の向上が生かせなくな
る。
（発明が解決しようとする問題点） 上記したように上記のマルチプロセッサシステムの初
期化方法では、マスタとなっているCPUが初期化処理中
に故障等の原因により異常停止した場合には、人手によ
りマスタの切替えを行なって再度の初期化を行なわなけ
ればならず、マルチプロセッサ化による信頼性向上を生
かすことができないという問題があった。
期化方法では、マスタとなっているCPUが初期化処理中
に故障等の原因により異常停止した場合には、人手によ
りマスタの切替えを行なって再度の初期化を行なわなけ
ればならず、マルチプロセッサ化による信頼性向上を生
かすことができないという問題があった。
この発明は上記事情に鑑みてなされたものでその目的
は、マスタとなっているCPUが初期化処理中に故障等の
原因により異常停止しても、残りのCPUの１つが初期化
処理を自動的に且つ速やかに引継ぐことができ、もって
マルチプロセッサ化による信頼性向上を生かすことがで
きるマルチプロセッサシステムおよび同システムの初期
化方法を提供することにある。
は、マスタとなっているCPUが初期化処理中に故障等の
原因により異常停止しても、残りのCPUの１つが初期化
処理を自動的に且つ速やかに引継ぐことができ、もって
マルチプロセッサ化による信頼性向上を生かすことがで
きるマルチプロセッサシステムおよび同システムの初期
化方法を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用） この発明は、マルチプロセッサシステム内の各CPUと
１対１で対応するフラグビットを持つフラグレジスタで
あって、各フラグビットのビット位置が対応するCPUの
マスタ設定に関する優先順位を示すフラグレジスタを設
け、システム初期化要求発生時に各CPUが対応するフラ
グレジスタ内フラグビットをセットし、しかる後にフラ
グレジスタの各フラグビットのセット状態によりマスタ
CPUを選択するようにしている。また、この発明は、マ
スタCPUが初期化処理に失敗した場合に、同CPUに対応す
るフラグレジスタ内フラグビットをリセットする一方、
フラグレジスタの各フラグビットのセット状態に基づい
て、残されたCPUの中からマスタCPUを選択するようにし
ており、初期化処理の失敗毎に次の優先順位のCPUをマ
スタとして選択して初期化処理を引継がせるようにした
ものである。
１対１で対応するフラグビットを持つフラグレジスタで
あって、各フラグビットのビット位置が対応するCPUの
マスタ設定に関する優先順位を示すフラグレジスタを設
け、システム初期化要求発生時に各CPUが対応するフラ
グレジスタ内フラグビットをセットし、しかる後にフラ
グレジスタの各フラグビットのセット状態によりマスタ
CPUを選択するようにしている。また、この発明は、マ
スタCPUが初期化処理に失敗した場合に、同CPUに対応す
るフラグレジスタ内フラグビットをリセットする一方、
フラグレジスタの各フラグビットのセット状態に基づい
て、残されたCPUの中からマスタCPUを選択するようにし
ており、初期化処理の失敗毎に次の優先順位のCPUをマ
スタとして選択して初期化処理を引継がせるようにした
ものである。
（実施例） 第１図はこの発明を適用するマルチプロセッサシステ
ムのブロック構成を示す。同図において、21−0,21−1,
…21−ｎ（ｎ≧１）はそれぞれ独立に動作するCPU、22
はMMU（主記憶装置）である。23はCPU21−０〜21−ｎ相
互間の通信等を制御するSCU（システム制御装置）、24
はCPU21−０〜21−ｎ、MMU22およびSCU23等を相互接続
するシステムバスである。このシステムバス24は、SCU2
3により制御されるようになっている。
ムのブロック構成を示す。同図において、21−0,21−1,
…21−ｎ（ｎ≧１）はそれぞれ独立に動作するCPU、22
はMMU（主記憶装置）である。23はCPU21−０〜21−ｎ相
互間の通信等を制御するSCU（システム制御装置）、24
はCPU21−０〜21−ｎ、MMU22およびSCU23等を相互接続
するシステムバスである。このシステムバス24は、SCU2
3により制御されるようになっている。
SCU23は、各CPU21−０〜21−ｎにより共有されるレジ
スタ類（図示せず）、システムの初期化処理を要求する
ための初期化スイッチ25およびOS（オペレーティングシ
ステム）動作要求のためのOS動作要求スイッチ26など、
第３図のSCU13と同様の構成の他に、初期化実行フラグ
レジスタ27を有している。このレジスタ27のビット数
は、システムバス24に接続可能なCPU台数ｍ（ここでは
ｍ＝ｎ＋１）に一致している。初期化実行フラグレジス
タ27の各ビット０〜ｎはCPU21−０〜21−ｎに１対１対
応で割当てられており、CPU21−０〜21−ｎが初期化実
行中であるか否かを示す初期化実行フラグ＃０−〜＃ｎ
を構成している。初期化実行フラグレジスタ27の各ビッ
トは初期化スイッチ25からの初期化要求時にSCU23によ
り一括してリセットされるようになっている。またCPU2
1−ｉ（ｉ＝０〜ｎ）からは、自身に対応した初期化実
行フラグレジスタ27内ビットｉ（初期化実行フラグ＃
ｉ）に対してのみセット／リセット（書込み）が行なえ
るようになっている。これに対してCPU21−ｉからの読
出し、初期化実行フラグレジスタ27の全ビット（初期化
実行フラグ＃０〜＃ｎ）について可能である。
スタ類（図示せず）、システムの初期化処理を要求する
ための初期化スイッチ25およびOS（オペレーティングシ
ステム）動作要求のためのOS動作要求スイッチ26など、
第３図のSCU13と同様の構成の他に、初期化実行フラグ
レジスタ27を有している。このレジスタ27のビット数
は、システムバス24に接続可能なCPU台数ｍ（ここでは
ｍ＝ｎ＋１）に一致している。初期化実行フラグレジス
タ27の各ビット０〜ｎはCPU21−０〜21−ｎに１対１対
応で割当てられており、CPU21−０〜21−ｎが初期化実
行中であるか否かを示す初期化実行フラグ＃０−〜＃ｎ
を構成している。初期化実行フラグレジスタ27の各ビッ
トは初期化スイッチ25からの初期化要求時にSCU23によ
り一括してリセットされるようになっている。またCPU2
1−ｉ（ｉ＝０〜ｎ）からは、自身に対応した初期化実
行フラグレジスタ27内ビットｉ（初期化実行フラグ＃
ｉ）に対してのみセット／リセット（書込み）が行なえ
るようになっている。これに対してCPU21−ｉからの読
出し、初期化実行フラグレジスタ27の全ビット（初期化
実行フラグ＃０〜＃ｎ）について可能である。
さて、CPU21−0,21−１…21−ｎには、初期化処理を
行なうCPU（マスタCPU）を設定するための優先順位が予
め付されている。この実施例では、初期化実行フラグレ
ジスタ27の各ビットのうちビット番号の最も小さなビッ
ト０（初期化実行フラグ＃０）に対応するCPU即ちCPU21
−０がマスタCPU設定の優先順位が最も高く、以下ビッ
ト１（初期化実行フラグ＃１）に対応するCPU21−１、
…ビットｎに対応するCPU21−ｎ（初期化実行フラグ＃
ｎ）の順となっている。
行なうCPU（マスタCPU）を設定するための優先順位が予
め付されている。この実施例では、初期化実行フラグレ
ジスタ27の各ビットのうちビット番号の最も小さなビッ
ト０（初期化実行フラグ＃０）に対応するCPU即ちCPU21
−０がマスタCPU設定の優先順位が最も高く、以下ビッ
ト１（初期化実行フラグ＃１）に対応するCPU21−１、
…ビットｎに対応するCPU21−ｎ（初期化実行フラグ＃
ｎ）の順となっている。
次に、第１図のマルチプロセッサシステムの初期化方
法について、第２図のフローチャートを参照して説明す
る。
法について、第２図のフローチャートを参照して説明す
る。
今、SCU23に用意された初期化スイッチ25が操作され
たものとする。SCU23は、初期化スイッチ25の操作によ
り初期化処理が要求されたことを検出すると、初期化実
行フラグレジスタ27の全ビットをクリアすると共に、初
期化要求をCPU21−０〜21−ｎに通知する。これによ
り、CPU21−０〜21−ｎは初期化処理を開始する（ステ
ップS11）。なお、一旦電源断となってシステムが停止
し、その後に電源が復帰した場合にも、SCU23は初期化
スイッチ25が操作された場合と同様に、上記の初期化実
行フラグレジスタ27のクリア動作と、CPU21−０〜21−
ｎへの初期化要求通知を行なう。
たものとする。SCU23は、初期化スイッチ25の操作によ
り初期化処理が要求されたことを検出すると、初期化実
行フラグレジスタ27の全ビットをクリアすると共に、初
期化要求をCPU21−０〜21−ｎに通知する。これによ
り、CPU21−０〜21−ｎは初期化処理を開始する（ステ
ップS11）。なお、一旦電源断となってシステムが停止
し、その後に電源が復帰した場合にも、SCU23は初期化
スイッチ25が操作された場合と同様に、上記の初期化実
行フラグレジスタ27のクリア動作と、CPU21−０〜21−
ｎへの初期化要求通知を行なう。
各CPU21−ｉ（ｉ＝０〜ｎ）は（システムバス24に接
続されており、且つ電源が投入され、故障状態になけれ
ば）、SCU23からの初期化要求通知に応じ、まず自身に
対応する初期化実行フラグレジスタ27内ビットｉ（即ち
初期化実行フラグ＃ｉ）をセットし（ステップS12）、
しかる後に自装置内部の初期化を行なう（ステップS1
3）。次に各CPU21−ｉは、初期化実行フラグレジスタ27
をリードアクセスし、自身に対応するビットｉ（初期化
実行フラグ＃ｉ）によりビット番号の小さいビット（初
期化実行フラグ）にセット中のものがあるか否か、即ち
自身（CPU21−ｉ）より優先順位の高いCPUの中で初期化
処理を実行中のものが存在するか否かを判定する（ステ
ップS14）。
続されており、且つ電源が投入され、故障状態になけれ
ば）、SCU23からの初期化要求通知に応じ、まず自身に
対応する初期化実行フラグレジスタ27内ビットｉ（即ち
初期化実行フラグ＃ｉ）をセットし（ステップS12）、
しかる後に自装置内部の初期化を行なう（ステップS1
3）。次に各CPU21−ｉは、初期化実行フラグレジスタ27
をリードアクセスし、自身に対応するビットｉ（初期化
実行フラグ＃ｉ）によりビット番号の小さいビット（初
期化実行フラグ）にセット中のものがあるか否か、即ち
自身（CPU21−ｉ）より優先順位の高いCPUの中で初期化
処理を実行中のものが存在するか否かを判定する（ステ
ップS14）。
ステップS14の判定結果がYESの場合、CPU21−ｉはス
テップS15に進み、SCU23に用意されたOS動作要求スイッ
チ26からの要求の有無をチェックする。もしOS動作要求
が有れば、CPU21−ｉはステップS14に戻る。これに対し
て要求が無ければ、CPU21−ｉは自身に対応する初期化
実行フラグレジスタ27内ビットｉ（初期化実行フラグ＃
ｉ）をリセットし（ステップS16）、しかる後に通常の
停止状態に移行する（ステップS17）。
テップS15に進み、SCU23に用意されたOS動作要求スイッ
チ26からの要求の有無をチェックする。もしOS動作要求
が有れば、CPU21−ｉはステップS14に戻る。これに対し
て要求が無ければ、CPU21−ｉは自身に対応する初期化
実行フラグレジスタ27内ビットｉ（初期化実行フラグ＃
ｉ）をリセットし（ステップS16）、しかる後に通常の
停止状態に移行する（ステップS17）。
一方、ステップS14の判定結果がNOであった場合、即
ち初期化実行フラグレジスタ27のビットｉよりビット番
号の小さいビットがいずれもリセット状態にあり、した
がって自身より優先順位の高いCPUが初期化処理を実行
していない場合、或はビットｉよりビット番号の小さい
ビットが存在せず、したがって自身が最も優先順位が高
いCPUである場合には、CPU21−ｉは自身のCPU番号（装
置番号）をMMU22内の所定番地に記録して自身がマスタC
PUである旨を示し（ステップS18）、ステップS19に進
む。このステップS19では、SCU23内に置かれCPU21−０
〜21−ｎ間で共有される部分（初期化実行フラグレジス
タ27を除くレジスタ類など）およびMMU22の初期化が行
なわれる。
ち初期化実行フラグレジスタ27のビットｉよりビット番
号の小さいビットがいずれもリセット状態にあり、した
がって自身より優先順位の高いCPUが初期化処理を実行
していない場合、或はビットｉよりビット番号の小さい
ビットが存在せず、したがって自身が最も優先順位が高
いCPUである場合には、CPU21−ｉは自身のCPU番号（装
置番号）をMMU22内の所定番地に記録して自身がマスタC
PUである旨を示し（ステップS18）、ステップS19に進
む。このステップS19では、SCU23内に置かれCPU21−０
〜21−ｎ間で共有される部分（初期化実行フラグレジス
タ27を除くレジスタ類など）およびMMU22の初期化が行
なわれる。
今、マスタとなっているCPU21−ｉがCPU21−０である
ものとする。CPU21−０は、ステップS19を終了すると、
SCU23に用意されたOS動作要求スイッチ26からの要求の
有無をチェックする（ステップS20）。もしOS動作要求
が無ければ、CPU21−０は自身に対応する初期化実行フ
ラグレジスタ27内ビット（ここではビット０、即ち初期
化実行フラグ＃０）をリセットし（ステップS16）、し
かる後に通常の停止状態に移行する（ステップS17）。
これに対してOS動作要求が有る場合には、OSの立上げ処
理を開始する（ステップS21）。
ものとする。CPU21−０は、ステップS19を終了すると、
SCU23に用意されたOS動作要求スイッチ26からの要求の
有無をチェックする（ステップS20）。もしOS動作要求
が無ければ、CPU21−０は自身に対応する初期化実行フ
ラグレジスタ27内ビット（ここではビット０、即ち初期
化実行フラグ＃０）をリセットし（ステップS16）、し
かる後に通常の停止状態に移行する（ステップS17）。
これに対してOS動作要求が有る場合には、OSの立上げ処
理を開始する（ステップS21）。
さて、以上の流れにおいて、CPU21−ｉがステップS1
2,S13,S16,S18,S19,S21等の実行中に自己診断エラーな
ど何等かのエラーを検出した場合には、そのCPU21−ｉ
は自身に対応する初期化実行フラグレジスタ27ビットｉ
（初期化実行フラグ＃ｉ）をリセットし（ステップS2
2）、しかる後に異常停止状態に移行する（ステップS2
3）。この異常停止状態に移行したCPUが、マスタとなっ
ているCPU21−０であり、しかもOS動作要求スイッチ26
の操作によりOS動作が要求されている状態であれば、他
のCPU21−１〜21−ｎはステップS14とS15のループに入
っている。このため、このステップS14において、エラ
ーが検出されたCPU21−０の次に優先順位の高いCPU（こ
こではCPU21−１）がNOを判定し、ステップS18からのシ
ステム初期化処理を自動的に且つ速やかに引継ぐことが
できる。
2,S13,S16,S18,S19,S21等の実行中に自己診断エラーな
ど何等かのエラーを検出した場合には、そのCPU21−ｉ
は自身に対応する初期化実行フラグレジスタ27ビットｉ
（初期化実行フラグ＃ｉ）をリセットし（ステップS2
2）、しかる後に異常停止状態に移行する（ステップS2
3）。この異常停止状態に移行したCPUが、マスタとなっ
ているCPU21−０であり、しかもOS動作要求スイッチ26
の操作によりOS動作が要求されている状態であれば、他
のCPU21−１〜21−ｎはステップS14とS15のループに入
っている。このため、このステップS14において、エラ
ーが検出されたCPU21−０の次に優先順位の高いCPU（こ
こではCPU21−１）がNOを判定し、ステップS18からのシ
ステム初期化処理を自動的に且つ速やかに引継ぐことが
できる。
［発明の効果］ 以上詳述したようにこの発明によれば、マルチプロセ
ッサシステムの初期化処理中に何等かのエラーが検出さ
れたために、マスタとなっているCPUが異常停止したと
しても、このCPUの次に優先順位の高い別のCPUがマスタ
として自動的に選択されて、直ちにリトライを行なうこ
とができるため、システムとしての初期化処理が失敗に
終わる確率が従来方法に比べて著しく低くなり、マルチ
プロセッサ化による信頼性向上を十分に生かすことがで
きる。
ッサシステムの初期化処理中に何等かのエラーが検出さ
れたために、マスタとなっているCPUが異常停止したと
しても、このCPUの次に優先順位の高い別のCPUがマスタ
として自動的に選択されて、直ちにリトライを行なうこ
とができるため、システムとしての初期化処理が失敗に
終わる確率が従来方法に比べて著しく低くなり、マルチ
プロセッサ化による信頼性向上を十分に生かすことがで
きる。
また、この発明によれば、初期化処理用のマスタCPU
が予め定められた優先順位に従って自動的に選択される
ため、従来のようにスイッチ操作でマスタの設定を行な
う必要がなくなる。更に、この発明によれば、一部のCP
Uがシステムから取外されていても、上記した初期化処
理の自動リトライ機能には全く影響を及ぼさないことか
ら、保守のためのCPUの取外しが容易となる。
が予め定められた優先順位に従って自動的に選択される
ため、従来のようにスイッチ操作でマスタの設定を行な
う必要がなくなる。更に、この発明によれば、一部のCP
Uがシステムから取外されていても、上記した初期化処
理の自動リトライ機能には全く影響を及ぼさないことか
ら、保守のためのCPUの取外しが容易となる。
第１図はこの発明を適用するマルチプロセッサシステム
のブロック構成図、第２図は第１図のシステムの初期化
方法を説明するためのフローチャート、第３図は従来の
マルチプロセッサシステムのブロック構成図、第４図は
第３図の従来システムの初期化方法を説明するフローチ
ャートである。 21−０〜21−ｎ……CPU、22……主記憶装置（MMU）、23
……システム制御装置（SCU）、24……システムバス、2
5……初期化スイッチ、26……OS動作要求スイッチ、27
……初期化実行フラグレジスタ。
のブロック構成図、第２図は第１図のシステムの初期化
方法を説明するためのフローチャート、第３図は従来の
マルチプロセッサシステムのブロック構成図、第４図は
第３図の従来システムの初期化方法を説明するフローチ
ャートである。 21−０〜21−ｎ……CPU、22……主記憶装置（MMU）、23
……システム制御装置（SCU）、24……システムバス、2
5……初期化スイッチ、26……OS動作要求スイッチ、27
……初期化実行フラグレジスタ。
Claims (2)
- 【請求項１】システムバスにより相互接続された複数の
CPUを備え、この複数のCPUのうちマスタに設定されたCP
Uにより初期化処理が行なわれるマルチプロセッサシス
テムにおいて、 上記各CPUと１対１で対応するフラグビットを持つフラ
グレジスタであって、上記各フラグビットのビット位置
が対応する上記CPUのマスタ設定に関する優先順位を示
す上記各CPUに共通のフラグレジスタを備えると共に、 上記各CPUは、 システム初期化要求発生時に対応する上記フラグレジス
タ内フラグビットをセットする処理を実行する手段と、 上記フラグビットセット処理の後に、上記フラグレジス
タを参照して、自身より優先順位の高いCPUに対応する
上記フラグビットがセットしているか否かを判定する判
定手段と、 この判定手段の判定結果に応じて自身がマスタCPUとな
るか否かを決定し、マスタCPUとなることを決定した場
合に上記初期化処理を実行する手段と、 上記マスタCPUとなって実行した初期化処理に失敗した
場合に対応する上記フラグレジスタ内フラグビットをリ
セットする手段とを具備し、 他のCPUがマスタCPUとなって実行した初期化処理に失敗
した結果、当該マスタCPUに対応する上記フラグレジス
タ内フラグビットがリセットされた場合に、新たな上記
フラグレジスタの内容に基づく上記判定手段の判定結果
をもとに、次の優先順位のCPUがマスタとなって初期化
処理を引継ぐようにしたことを特徴とするマルチプロセ
ッサシステム。 - 【請求項２】システムバスにより相互接続される複数の
CPUの各々と１対１で対応するフラグビットを持ち、そ
の各フラグビットのビット位置が対応する上記CPUのマ
スタ設定に関する優先順位を示す上記各CPUに共通のフ
ラグレジスタを備え、上記複数のCPUのうちマスタに設
定されたCPUにより初期化処理が行なわれるマルチプロ
セッサシステムの初期化方法であって、 システム初期化要求発生時に上記各CPUが対応する上記
フラグレジスタ内フラグビットをセットする第１ステッ
プと、 この第１ステップの後に上記各CPUが上記フラグレジス
タを参照して自身より優先順位の高いCPUに対応する上
記フラグビットがセットしているか否かを判定し、この
判定結果によりマスタCPUを選択する第２ステップと、 上記マスタCPUが上記初期化処理に失敗した場合に当該
マスタCPU自身が対応する上記フラグレジスタ内フラグ
ビットをリセットする第３ステップと、 上記マスタCPUが上記初期化処理に失敗した場合に残さ
れた各CPUが上記フラグレジスタを参照して自身より優
先順位の高いCPUに対応する上記フラグビットがセット
しているか否かを判定し、この判定結果により次のマス
タCPUを選択する第４ステップとを備え、 初期化処理の失敗毎に上記第４ステップにより次の優先
順位のCPUをマスタとして選択して初期化処理を引継が
せるようにしたことを特徴とするマルチプロセッサシス
テムの初期化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230633A JPH0821025B2 (ja) | 1986-09-29 | 1986-09-29 | マルチプロセッサシステムおよび同システムの初期化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230633A JPH0821025B2 (ja) | 1986-09-29 | 1986-09-29 | マルチプロセッサシステムおよび同システムの初期化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6383856A JPS6383856A (ja) | 1988-04-14 |
| JPH0821025B2 true JPH0821025B2 (ja) | 1996-03-04 |
Family
ID=16910845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230633A Expired - Lifetime JPH0821025B2 (ja) | 1986-09-29 | 1986-09-29 | マルチプロセッサシステムおよび同システムの初期化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821025B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766368B2 (ja) * | 1986-10-21 | 1995-07-19 | 日新電機株式会社 | ブ−トプロセツサ決定方式 |
| JP2760363B2 (ja) * | 1990-11-14 | 1998-05-28 | 株式会社ピーエフユー | 初期化処理装置 |
| KR920010472A (ko) * | 1990-11-30 | 1992-06-26 | 정몽헌 | 멀티 유피유를 구비한 톨러런트 시스템 및 그 제어방법 |
| JP3461825B2 (ja) * | 1991-06-26 | 2003-10-27 | 三星電子株式会社 | マルチプロセッサ分散型初期化および自己テストシステム |
| US5448716A (en) * | 1992-10-30 | 1995-09-05 | International Business Machines Corporation | Apparatus and method for booting a multiple processor system having a global/local memory architecture |
| US7350063B2 (en) * | 2002-06-11 | 2008-03-25 | Intel Corporation | System and method to filter processors by health during early firmware for split recovery architecture |
| JP4398386B2 (ja) | 2005-01-28 | 2010-01-13 | 富士通株式会社 | 複数の処理ノードをシリアルバスにより相互接続する装置 |
| JP4853620B2 (ja) * | 2005-12-08 | 2012-01-11 | 日本電気株式会社 | マルチプロセッサシステムと初期立ち上げ方法およびプログラム |
| JPWO2011138833A1 (ja) * | 2010-05-07 | 2013-07-22 | 富士通株式会社 | 情報処理システムのハードウェア制御方法及び情報処理システム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6292045A (ja) * | 1985-10-18 | 1987-04-27 | Fujitsu Ltd | 初期プログラムロ−ド制御方式 |
-
1986
- 1986-09-29 JP JP61230633A patent/JPH0821025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6383856A (ja) | 1988-04-14 |
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|---|---|---|---|
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