JPH08213369A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08213369A JPH08213369A JP7034343A JP3434395A JPH08213369A JP H08213369 A JPH08213369 A JP H08213369A JP 7034343 A JP7034343 A JP 7034343A JP 3434395 A JP3434395 A JP 3434395A JP H08213369 A JPH08213369 A JP H08213369A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/005—Control means for lapping machines or devices
- B24B37/013—Devices or means for detecting lapping completion
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
- H10P74/238—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes comprising acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection or in-situ thickness measurement
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/27—Structural arrangements therefor
- H10P74/277—Circuits for electrically characterising or monitoring manufacturing processes, e.g. circuits in tested chips or circuits in testing wafers
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- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 光学的な非破壊検査で簡単にエッチング量の
適否判定を可能とした半導体装置の製造方法を提供す
る。 【構成】 所望の素子が形成されたシリコン基板２１の
絶縁膜２２で覆われた面に第１層Ａｌ配線２３を形成
し、同時に第１層Ａｌ膜による検査パターン２４を形成
する。検査パターン２４は、配線２３と同じ厚みを有
し、面内の複数箇所でライン／スペース比を異ならせた
パターンとする。この配線２３および検査パターン２４
が形成された面に塗布膜２５を形成し、エッチバックを
行う。このとき検査パターン２４内のスペース部での前
記塗布膜２５と下地絶縁膜２２の境界位置を光学的に検
出して、予め測定されている境界位置とエッチング量の
相関関係データに基づいてエッチング量の適否判定を行
う。
適否判定を可能とした半導体装置の製造方法を提供す
る。 【構成】 所望の素子が形成されたシリコン基板２１の
絶縁膜２２で覆われた面に第１層Ａｌ配線２３を形成
し、同時に第１層Ａｌ膜による検査パターン２４を形成
する。検査パターン２４は、配線２３と同じ厚みを有
し、面内の複数箇所でライン／スペース比を異ならせた
パターンとする。この配線２３および検査パターン２４
が形成された面に塗布膜２５を形成し、エッチバックを
行う。このとき検査パターン２４内のスペース部での前
記塗布膜２５と下地絶縁膜２２の境界位置を光学的に検
出して、予め測定されている境界位置とエッチング量の
相関関係データに基づいてエッチング量の適否判定を行
う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に係り、配線等により段差が形成された面に塗布膜を
形成してエッチングする技術の改良に関する。
法に係り、配線等により段差が形成された面に塗布膜を
形成してエッチングする技術の改良に関する。
【０００２】
【従来の技術】塗布膜をエッチングする技術は、主に、
半導体集積回路の製造において多層配線を形成する場合
に、配線段差を軽減するための平坦化技術として用いら
れる。例えば、素子が形成された半導体基板に第１層配
線を形成し、その上に層間絶縁膜を堆積した後、この層
間絶縁膜に転写された凹凸をなくすために、ＳＯＧ（Sp
in On Glass）等のガラス膜を塗布し、ドライエッチン
グ法により全面エッチング（エッチバック）する。これ
により平坦化された基板に第２層配線を形成する（例え
ば、特公平５−８７１４６号公報）。
半導体集積回路の製造において多層配線を形成する場合
に、配線段差を軽減するための平坦化技術として用いら
れる。例えば、素子が形成された半導体基板に第１層配
線を形成し、その上に層間絶縁膜を堆積した後、この層
間絶縁膜に転写された凹凸をなくすために、ＳＯＧ（Sp
in On Glass）等のガラス膜を塗布し、ドライエッチン
グ法により全面エッチング（エッチバック）する。これ
により平坦化された基板に第２層配線を形成する（例え
ば、特公平５−８７１４６号公報）。
【０００３】この様な塗布膜をエッチングする平坦化技
術においては、塗布膜のエッチング量を最適制御するこ
とが必要である。そのための方法として、 塗布膜のエッチング速度を予め測定しておき、エッチ
ング時間によってエッチング量の適否判定を行う方法、 塗布膜のエッチングをプラズマ中で行う場合に、その
発光スペクトルの強度変化により塗布膜の残膜厚を判定
する方法、 平坦部での塗布膜の残膜厚をエリプソメータ等による
光学膜厚測定を行う方法、等がある。
術においては、塗布膜のエッチング量を最適制御するこ
とが必要である。そのための方法として、 塗布膜のエッチング速度を予め測定しておき、エッチ
ング時間によってエッチング量の適否判定を行う方法、 塗布膜のエッチングをプラズマ中で行う場合に、その
発光スペクトルの強度変化により塗布膜の残膜厚を判定
する方法、 平坦部での塗布膜の残膜厚をエリプソメータ等による
光学膜厚測定を行う方法、等がある。
【０００４】
【発明が解決しようとする課題】およびの方法は、
いずれも間接的な膜厚測定法を利用するから、高精度の
エッチング量制御が難しい。の方法は、エッチング量
が平坦部での塗布膜厚の範囲であれば有効であるが、平
坦部の塗布膜厚以上の削り込みを行う場合には残膜厚測
定ができないから、適用できない。
いずれも間接的な膜厚測定法を利用するから、高精度の
エッチング量制御が難しい。の方法は、エッチング量
が平坦部での塗布膜厚の範囲であれば有効であるが、平
坦部の塗布膜厚以上の削り込みを行う場合には残膜厚測
定ができないから、適用できない。
【０００５】エッチバック完了後に、電子顕微鏡等を用
いた断面検査によりエッチング量の適否を評価する方法
も考えられるが、これは完成後の検査となるため実際の
処理へのフィードバックが遅れる、破壊検査になるため
好ましくない、観測点を多くすることが難しくばらつき
の評価が容易ではない、といった難点がある。
いた断面検査によりエッチング量の適否を評価する方法
も考えられるが、これは完成後の検査となるため実際の
処理へのフィードバックが遅れる、破壊検査になるため
好ましくない、観測点を多くすることが難しくばらつき
の評価が容易ではない、といった難点がある。
【０００６】この発明は、上記事情を考慮してなされた
もので、光学的な非破壊検査で簡単にエッチング量の適
否判定を可能とした技術を用いた半導体装置の製造方法
を提供することを目的としている。
もので、光学的な非破壊検査で簡単にエッチング量の適
否判定を可能とした技術を用いた半導体装置の製造方法
を提供することを目的としている。
【０００７】
【課題を解決するための手段】この発明は、所望の素子
が形成された半導体基板上の段差のある面に塗布膜を形
成し、この塗布膜をエッチングする工程を有する半導体
装置の製造方法において、前記半導体基板の段差のある
面上に、前記塗布膜の形成に先だって、所定厚みを有し
且つ面内の複数箇所でライン幅とスペース幅の比を異な
らせたライン部とスペース部をもつ検査パターンを形成
し、前記塗布膜のエッチング工程で前記検査パターン内
のスペース部での前記塗布膜と前記基板の境界位置を検
出して、予め測定されている境界位置とエッチング量の
相関関係データに基づいてエッチング量の適否判定を行
うことを特徴としている。
が形成された半導体基板上の段差のある面に塗布膜を形
成し、この塗布膜をエッチングする工程を有する半導体
装置の製造方法において、前記半導体基板の段差のある
面上に、前記塗布膜の形成に先だって、所定厚みを有し
且つ面内の複数箇所でライン幅とスペース幅の比を異な
らせたライン部とスペース部をもつ検査パターンを形成
し、前記塗布膜のエッチング工程で前記検査パターン内
のスペース部での前記塗布膜と前記基板の境界位置を検
出して、予め測定されている境界位置とエッチング量の
相関関係データに基づいてエッチング量の適否判定を行
うことを特徴としている。
【０００８】この発明はまた、所望の素子が形成された
半導体基板上の段差のある面に絶縁膜を堆積した後塗布
膜を形成し、この塗布膜をエッチングする工程を有する
半導体装置の製造方法において、前記半導体基板の段差
のある面上に、前記絶縁膜の堆積に先だって、所定厚み
を有し且つ面内の複数箇所でライン幅とスペース幅の比
を異ならせたライン部とスペース部をもつ検査パターン
を形成し、前記塗布膜のエッチング工程で前記検査パタ
ーン内のスペース部での前記塗布膜と前記絶縁膜の境界
位置を検出して、予め測定されている境界位置とエッチ
ング量の相関関係データに基づいてエッチング量の適否
判定を行うことを特徴としている。
半導体基板上の段差のある面に絶縁膜を堆積した後塗布
膜を形成し、この塗布膜をエッチングする工程を有する
半導体装置の製造方法において、前記半導体基板の段差
のある面上に、前記絶縁膜の堆積に先だって、所定厚み
を有し且つ面内の複数箇所でライン幅とスペース幅の比
を異ならせたライン部とスペース部をもつ検査パターン
を形成し、前記塗布膜のエッチング工程で前記検査パタ
ーン内のスペース部での前記塗布膜と前記絶縁膜の境界
位置を検出して、予め測定されている境界位置とエッチ
ング量の相関関係データに基づいてエッチング量の適否
判定を行うことを特徴としている。
【０００９】
【作用】この発明においては、塗布膜のエッチング量の
適否を判定するために、所定の厚みを有し且つ面内の複
数箇所でライン幅とスペース幅の比（以下単に、ライン
／スペース比という）を異ならせたライン部とスペース
部をもつ凸形の検査パターンを利用する。この様な検査
パターンを予め平坦面に形成して塗布膜を形成し、この
塗布膜をエッチバックすると、ライン／スペース比の異
なる箇所では塗布膜のエッチング量が異り、且つそのエ
ッチング量に応じて塗布膜の下地との境界位置が変化す
る。この塗布膜と下地との境界位置は、光学顕微鏡等に
より容易に検出することができる。
適否を判定するために、所定の厚みを有し且つ面内の複
数箇所でライン幅とスペース幅の比（以下単に、ライン
／スペース比という）を異ならせたライン部とスペース
部をもつ凸形の検査パターンを利用する。この様な検査
パターンを予め平坦面に形成して塗布膜を形成し、この
塗布膜をエッチバックすると、ライン／スペース比の異
なる箇所では塗布膜のエッチング量が異り、且つそのエ
ッチング量に応じて塗布膜の下地との境界位置が変化す
る。この塗布膜と下地との境界位置は、光学顕微鏡等に
より容易に検出することができる。
【００１０】従って検査パターン内における塗布膜と下
地との境界位置とエッチング量の相関関係データを例え
ば複数回の繰り返し測定によって予め求めておけば、実
際の平坦化プロセスでは光学的に前述の境界位置検出を
行うことにより、前記相関データに基づいてエッチング
量の適否を判定することができる。この発明によると、
破壊観測を要せず、多点測定も容易であり、ばらつきの
ない正確なエッチング量制御が可能である。
地との境界位置とエッチング量の相関関係データを例え
ば複数回の繰り返し測定によって予め求めておけば、実
際の平坦化プロセスでは光学的に前述の境界位置検出を
行うことにより、前記相関データに基づいてエッチング
量の適否を判定することができる。この発明によると、
破壊観測を要せず、多点測定も容易であり、ばらつきの
ない正確なエッチング量制御が可能である。
【００１１】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に用いる検査パ
ターンを示す。この検査パターンは、例えば第１層配線
により段差が形成された基板の面に、第１層配線と同時
に形成されるものであって、（ａ）が平面図であり、
（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ（ａ）のＡ
−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′位置の断面図で
ある。
説明する。図１は、この発明の一実施例に用いる検査パ
ターンを示す。この検査パターンは、例えば第１層配線
により段差が形成された基板の面に、第１層配線と同時
に形成されるものであって、（ａ）が平面図であり、
（ｂ），（ｃ），（ｄ），（ｅ）はそれぞれ（ａ）のＡ
−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′位置の断面図で
ある。
【００１２】図示のようにこの実施例の検査パターン
は、所定厚みの１対の凸部１１，１２からなる。凸部１
１，１２は所定基板１０の平坦面の幅ｌの範囲内に形成
され、この幅ｌの範囲でＡ−Ａ′位置では両側にＬ１な
る幅のライン部があり、その内側にＳ１なる幅のスペー
ス部がある。Ｂ−Ｂ′位置では、ライン部の幅がＬ２と
大きく、その分スペース部の幅がＳ２と小さくなってい
る。Ｃ−Ｃ′位置ではライン部の幅がＬ３，スペース部
の幅がＳ３であり、Ｄ−Ｄ′位置ではライン部の幅がＬ
４，スペース部の幅がＳ４である。即ちこの検査パター
ンは、ライン／スペース比が異なる複数箇所をもつ様に
形成されている。
は、所定厚みの１対の凸部１１，１２からなる。凸部１
１，１２は所定基板１０の平坦面の幅ｌの範囲内に形成
され、この幅ｌの範囲でＡ−Ａ′位置では両側にＬ１な
る幅のライン部があり、その内側にＳ１なる幅のスペー
ス部がある。Ｂ−Ｂ′位置では、ライン部の幅がＬ２と
大きく、その分スペース部の幅がＳ２と小さくなってい
る。Ｃ−Ｃ′位置ではライン部の幅がＬ３，スペース部
の幅がＳ３であり、Ｄ−Ｄ′位置ではライン部の幅がＬ
４，スペース部の幅がＳ４である。即ちこの検査パター
ンは、ライン／スペース比が異なる複数箇所をもつ様に
形成されている。
【００１３】この発明においては、この様な検査パター
ンを予め平坦面に形成して塗布膜を形成し、この塗布膜
をエッチバックしたとき、ライン／スペース比の異なる
箇所で塗布膜のエッチング量が異り、且つそのエッチン
グ量に応じて塗布膜の下地との境界位置が変化すること
を利用する。そのようなエッチング量と境界位置の相関
関係を求める為に、次のような予備測定を行う。
ンを予め平坦面に形成して塗布膜を形成し、この塗布膜
をエッチバックしたとき、ライン／スペース比の異なる
箇所で塗布膜のエッチング量が異り、且つそのエッチン
グ量に応じて塗布膜の下地との境界位置が変化すること
を利用する。そのようなエッチング量と境界位置の相関
関係を求める為に、次のような予備測定を行う。
【００１４】図２は、図１に示す検査パターンを持つ基
板にＳＯＧ等の塗布膜１３を形成した状態、及びこれを
エッチバックした時の所定時間後の残膜１４の状態を、
Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′各位置の断面
図で示している。図示のように検査パターンの内側のス
ペース部でのエッチングの様子は、スペース部の幅によ
って異なる。残膜１４の様子を平面図で見ると図３のよ
うになり、スペース部の中心での残り膜１４と下地との
境界位置ｅは、エッチングの進行と共に移動する。図４
はそのエッチングの進行に伴い境界位置がｅ１，ｅ２，
ｅ３…と変化する様子を示している。この境界位置ｅ
が、検査パターン上のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，
Ｄ−Ｄ′のどの位置にあるかは、光学顕微鏡等により観
測することができる。
板にＳＯＧ等の塗布膜１３を形成した状態、及びこれを
エッチバックした時の所定時間後の残膜１４の状態を、
Ａ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，Ｄ−Ｄ′各位置の断面
図で示している。図示のように検査パターンの内側のス
ペース部でのエッチングの様子は、スペース部の幅によ
って異なる。残膜１４の様子を平面図で見ると図３のよ
うになり、スペース部の中心での残り膜１４と下地との
境界位置ｅは、エッチングの進行と共に移動する。図４
はそのエッチングの進行に伴い境界位置がｅ１，ｅ２，
ｅ３…と変化する様子を示している。この境界位置ｅ
が、検査パターン上のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′，
Ｄ−Ｄ′のどの位置にあるかは、光学顕微鏡等により観
測することができる。
【００１５】以上の測定から、エッチバック量（即ち塗
布膜の削り込み量）と境界位置ｅの関係、具体的にはエ
ッチバック量とそのときの残膜１４が存在するスペース
部の最大幅（臨界間隔）との関係が求められる。そして
以上の工程を繰り返し行うことにより、図５に示すよう
な、エッチバック量と臨界間隔の相関関係データが得ら
れる。このデータを予め作成しておけば、実際の半導体
素子の平坦化プロセスにおいて、同じような検査パター
ンを形成して、臨界間隔を検出することにより、図５か
ら、臨界間隔がＡの範囲にあればエッチバック量はＢの
範囲にあるという判定ができる。
布膜の削り込み量）と境界位置ｅの関係、具体的にはエ
ッチバック量とそのときの残膜１４が存在するスペース
部の最大幅（臨界間隔）との関係が求められる。そして
以上の工程を繰り返し行うことにより、図５に示すよう
な、エッチバック量と臨界間隔の相関関係データが得ら
れる。このデータを予め作成しておけば、実際の半導体
素子の平坦化プロセスにおいて、同じような検査パター
ンを形成して、臨界間隔を検出することにより、図５か
ら、臨界間隔がＡの範囲にあればエッチバック量はＢの
範囲にあるという判定ができる。
【００１６】この発明を配線段差を軽減する平坦化技術
として適用した具体的な実施例を説明すれば、図６に示
すように、所望の素子が形成されたシリコン基板２１の
絶縁膜２２で覆われた面に第１層Ａｌ配線２３を形成す
る。このＡｌ配線工程で同時に、図１で説明した検査パ
ターン２４を基板の平坦面に形成する。そして第１層Ａ
ｌ配線２３による段差をなくすための平坦化膜として例
えばＳＯＧ膜２５を塗布する。このＳＯＧ膜２５をエッ
チバックして平坦化する際に、光学的な観測と図５のデ
ータを用いることにより、エッチバック量が適正である
か否かを判断することができる。この様なエッチバック
量制御を行って平坦化した後、必要なら更に層間絶縁膜
を堆積して、第２層Ａｌ配線を形成する。
として適用した具体的な実施例を説明すれば、図６に示
すように、所望の素子が形成されたシリコン基板２１の
絶縁膜２２で覆われた面に第１層Ａｌ配線２３を形成す
る。このＡｌ配線工程で同時に、図１で説明した検査パ
ターン２４を基板の平坦面に形成する。そして第１層Ａ
ｌ配線２３による段差をなくすための平坦化膜として例
えばＳＯＧ膜２５を塗布する。このＳＯＧ膜２５をエッ
チバックして平坦化する際に、光学的な観測と図５のデ
ータを用いることにより、エッチバック量が適正である
か否かを判断することができる。この様なエッチバック
量制御を行って平坦化した後、必要なら更に層間絶縁膜
を堆積して、第２層Ａｌ配線を形成する。
【００１７】以上のようにこの実施例によれば、検査パ
ターン内における塗布膜と下地との境界位置とエッチン
グ量の相関関係データを複数回の繰り返し測定によって
予め求めておき、実際の平坦化プロセスでは光学的に前
述の境界位置検出を行うことにより、上の相関関係デー
タに基づいてエッチング量の適否を判定することができ
る。この実施例によると、破壊観測を要せず多点測定も
容易であり、ばらつきのない正確なエッチング量制御に
よる平坦化が可能となる。
ターン内における塗布膜と下地との境界位置とエッチン
グ量の相関関係データを複数回の繰り返し測定によって
予め求めておき、実際の平坦化プロセスでは光学的に前
述の境界位置検出を行うことにより、上の相関関係デー
タに基づいてエッチング量の適否を判定することができ
る。この実施例によると、破壊観測を要せず多点測定も
容易であり、ばらつきのない正確なエッチング量制御に
よる平坦化が可能となる。
【００１８】図７は、図６に対して、第１層配線２３を
形成した後、ＳｉＯ 2膜等の絶縁膜２６を堆積してか
ら、平坦化用のＳＯＧ膜２５を形成した場合を示してい
る。絶縁膜１６がステップカバレージのよいＣＶＤ膜等
である場合には、検査パターン２４は絶縁膜２６に転写
される。従って検査パターン２４直接ではなく、絶縁膜
２６に転写された検査パターンにより、同様にエッチバ
ック量の検出判定を行うことができる。但しこの場合、
図５に示す相関関係データをとる際にも、図７と同様の
膜構造を用いる。
形成した後、ＳｉＯ 2膜等の絶縁膜２６を堆積してか
ら、平坦化用のＳＯＧ膜２５を形成した場合を示してい
る。絶縁膜１６がステップカバレージのよいＣＶＤ膜等
である場合には、検査パターン２４は絶縁膜２６に転写
される。従って検査パターン２４直接ではなく、絶縁膜
２６に転写された検査パターンにより、同様にエッチバ
ック量の検出判定を行うことができる。但しこの場合、
図５に示す相関関係データをとる際にも、図７と同様の
膜構造を用いる。
【００１９】この発明に用いる検査パターンは、上記実
施例に限られず、図８〜図１３に示すような種々の平面
パターンで表される検査パターンを用いることができ
る。図８は、一定幅の複数のライン部（凸部）８１，８
２，８３，８４を異なる複数のスペース幅をもって配列
したものであり、ライン／スペース比は図の矢印ａ方向
に次第に小さくなる。先の実施例のように塗布膜を形成
してエッチバックしたとき、各スペース部に応じて、塗
布膜の残膜と下地の境界位置がｅ１，ｅ２，ｅ３のよう
に異なる。従ってこれから、塗布膜の残膜と下地の境界
位置とエッチバック量の相関関係データが得られる。
施例に限られず、図８〜図１３に示すような種々の平面
パターンで表される検査パターンを用いることができ
る。図８は、一定幅の複数のライン部（凸部）８１，８
２，８３，８４を異なる複数のスペース幅をもって配列
したものであり、ライン／スペース比は図の矢印ａ方向
に次第に小さくなる。先の実施例のように塗布膜を形成
してエッチバックしたとき、各スペース部に応じて、塗
布膜の残膜と下地の境界位置がｅ１，ｅ２，ｅ３のよう
に異なる。従ってこれから、塗布膜の残膜と下地の境界
位置とエッチバック量の相関関係データが得られる。
【００２０】図９の検査パターンは、一対の凸部９１，
９２からなり、内側のスペース部がＶ字形となるように
連続的に幅を変化させており、ライン／スペース比が図
の矢印ｂ方向に次第に大きくなる点は図１の実施例と同
様である。図１０の検査パターンはやはり一対の凸部１
０１，１０２からなるが、スペース部の幅は一定で、位
置に応じてライン部の幅を異ならせたものである。これ
も、図９と同様に矢印ｂ方向にライン／スペース比が大
きくなる。塗布膜の性質として、スペース一定であって
も、これを挟むライン部の幅が広い程厚く形成される。
即ち、ライン／スペース比の異なる位置で塗布膜の膜厚
が異なる。従って塗布膜をエッチバックしたときの境界
位置ｅにより、エッチバック量を検出することができ
る。
９２からなり、内側のスペース部がＶ字形となるように
連続的に幅を変化させており、ライン／スペース比が図
の矢印ｂ方向に次第に大きくなる点は図１の実施例と同
様である。図１０の検査パターンはやはり一対の凸部１
０１，１０２からなるが、スペース部の幅は一定で、位
置に応じてライン部の幅を異ならせたものである。これ
も、図９と同様に矢印ｂ方向にライン／スペース比が大
きくなる。塗布膜の性質として、スペース一定であって
も、これを挟むライン部の幅が広い程厚く形成される。
即ち、ライン／スペース比の異なる位置で塗布膜の膜厚
が異なる。従って塗布膜をエッチバックしたときの境界
位置ｅにより、エッチバック量を検出することができ
る。
【００２１】図１１の検査パターンは、一対の凸部１１
１，１１２からなるが、ライン部の幅およびスペース部
の幅をより複雑に変化させたものである。以上に例示し
た検査パターンの二つの凸部は、分離されていることは
必ずしも必要ではない。例えば図１１の検査パターン
は、図１の実施例の検査パターンを一体化して一つの凸
部としたものである。また図１２は、図９の実施例の検
査パターンを一体化して一つの凸部としたものである。
これらも、ライン／スペース比が異なる複数箇所を有す
るから、塗布膜の境界位置ｅとエッチバック量の相関関
係データをとることができる。
１，１１２からなるが、ライン部の幅およびスペース部
の幅をより複雑に変化させたものである。以上に例示し
た検査パターンの二つの凸部は、分離されていることは
必ずしも必要ではない。例えば図１１の検査パターン
は、図１の実施例の検査パターンを一体化して一つの凸
部としたものである。また図１２は、図９の実施例の検
査パターンを一体化して一つの凸部としたものである。
これらも、ライン／スペース比が異なる複数箇所を有す
るから、塗布膜の境界位置ｅとエッチバック量の相関関
係データをとることができる。
【００２２】
【発明の効果】以上述べたようにこの発明によれば、塗
布膜のエッチング量の適否を判定するために、所定の厚
みを有し且つ面内の複数箇所でライン幅とスペース幅の
比を異ならせたライン部とスペース部をもつ凸形の検査
パターンを利用する。この様な検査パターンを予め平坦
面に形成して塗布膜を形成し、この塗布膜をエッチバッ
クすると、ライン／スペース比の異なる箇所では塗布膜
のエッチング量が異り、且つそのエッチング量に応じて
塗布膜の下地との境界位置が変化するから、予め検査パ
ターン内における塗布膜と下地との境界位置とエッチン
グ量の相関関係データを複数回の繰り返し測定によって
求めておき、実際のプロセスでは光学的に前述の境界位
置検出を行うことにより、相関データに基づいてエッチ
ング量の適否を判断することができ、ばらつきのない正
確なエッチング量制御が可能になる。
布膜のエッチング量の適否を判定するために、所定の厚
みを有し且つ面内の複数箇所でライン幅とスペース幅の
比を異ならせたライン部とスペース部をもつ凸形の検査
パターンを利用する。この様な検査パターンを予め平坦
面に形成して塗布膜を形成し、この塗布膜をエッチバッ
クすると、ライン／スペース比の異なる箇所では塗布膜
のエッチング量が異り、且つそのエッチング量に応じて
塗布膜の下地との境界位置が変化するから、予め検査パ
ターン内における塗布膜と下地との境界位置とエッチン
グ量の相関関係データを複数回の繰り返し測定によって
求めておき、実際のプロセスでは光学的に前述の境界位
置検出を行うことにより、相関データに基づいてエッチ
ング量の適否を判断することができ、ばらつきのない正
確なエッチング量制御が可能になる。
【図１】 この発明の一実施例における検査パターンを
示す。
示す。
【図２】 同検査パターンと塗布膜の残膜膜厚の関係を
示す断面図である。
示す断面図である。
【図３】 同検査パターンと残膜の関係を示す平面図で
ある。
ある。
【図４】 塗布膜のエッチングによる残膜の下地との境
界位置の変化を示す平面図である。
界位置の変化を示す平面図である。
【図５】 エッチバック量と塗布膜が残る臨界間隔との
相関関係を示すデータである。
相関関係を示すデータである。
【図６】 同実施例の平坦化工程を示す。
【図７】 他の実施例の平坦化工程を示す。
【図８】 他の実施例の検査パターンを示す。
【図９】 他の実施例の検査パターンを示す。
【図１０】 他の実施例の検査パターンを示す。
【図１１】 他の実施例の検査パターンを示す。
【図１２】 他の実施例の検査パターンを示す。
【図１３】 他の実施例の検査パターンを示す。
１０…基板、１１，１２…凸部、１３…塗布膜、１４…
残膜、２１…シリコン基板、２２…絶縁膜、２３…第１
層Ａｌ配線、２４…検査パターン、２６…絶縁膜、ｅ…
境界位置。
残膜、２１…シリコン基板、２２…絶縁膜、２３…第１
層Ａｌ配線、２４…検査パターン、２６…絶縁膜、ｅ…
境界位置。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｈ 21/90 Ｑ Ｐ
Claims (2)
- 【請求項１】 所望の素子が形成された半導体基板上の
段差のある面に塗布膜を形成し、この塗布膜をエッチン
グする工程を有する半導体装置の製造方法において、 前記半導体基板の段差のある面上に、前記塗布膜の形成
に先だって、所定厚みを有し且つ面内の複数箇所でライ
ン幅とスペース幅の比を異ならせたライン部とスペース
部をもつ検査パターンを形成し、 前記塗布膜のエッチング工程で前記検査パターン内のス
ペース部での前記塗布膜と前記基板の境界位置を検出し
て、予め測定されている境界位置とエッチング量の相関
関係データに基づいてエッチング量の適否判定を行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 所望の素子が形成された半導体基板上の
段差のある面に絶縁膜を堆積した後塗布膜を形成し、こ
の塗布膜をエッチングする工程を有する半導体装置の製
造方法において、 前記半導体基板の段差のある面上に、前記絶縁膜の堆積
に先だって、所定厚みを有し且つ面内の複数箇所でライ
ン幅とスペース幅の比を異ならせたライン部とスペース
部をもつ検査パターンを形成し、 前記塗布膜のエッチング工程で前記検査パターン内のス
ペース部での前記塗布膜と前記絶縁膜の境界位置を検出
して、予め測定されている境界位置とエッチング量の相
関関係データに基づいてエッチング量の適否判定を行う
ことを特徴とする半導体装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP03434395A JP3214279B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体装置の製造方法 |
| TW085101080A TW294829B (ja) | 1995-01-31 | 1996-01-29 | |
| US08/593,008 US5792673A (en) | 1995-01-31 | 1996-01-29 | Monitoring of eching |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03434395A JP3214279B2 (ja) | 1995-01-31 | 1995-01-31 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP2001132320A Division JP3890919B2 (ja) | 2001-04-27 | 2001-04-27 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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| JP3214279B2 JP3214279B2 (ja) | 2001-10-02 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP2000276078A (ja) * | 1999-03-23 | 2000-10-06 | Sanyo Electric Co Ltd | 有機エレクトロルミネッセンス表示装置 |
| US20110037069A1 (en) * | 2009-08-13 | 2011-02-17 | Polar Semiconductor, Inc. | Method and apparatus for visually determining etch depth |
| CN115050664B (zh) * | 2022-06-28 | 2025-04-15 | 上海中航光电子有限公司 | 一种检测电路及检测线宽刻蚀量的方法、显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5453864A (en) * | 1977-10-05 | 1979-04-27 | Sanyo Electric Co Ltd | Monitoring method of line widths |
| JPS58180027A (ja) * | 1982-04-16 | 1983-10-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR890004566B1 (ko) * | 1987-03-21 | 1989-11-15 | 삼성전자 주식회사 | 반도체 제조공정중의 패턴의 씨디변화를 모니타링하기 위한 테스트 패턴 |
| JPH01105533A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02207545A (ja) * | 1989-02-07 | 1990-08-17 | Fujitsu Ltd | 半導体装置 |
| JPH02208951A (ja) * | 1989-02-08 | 1990-08-20 | Fujitsu Ltd | 半導体装置の測定方法 |
| JPH02307266A (ja) * | 1989-05-23 | 1990-12-20 | Seiko Epson Corp | 半導体集積回路装置 |
| JPH02310942A (ja) * | 1989-05-25 | 1990-12-26 | Mitsubishi Electric Corp | 半導体装置の製造検査装置 |
| JPH0587246A (ja) * | 1991-09-25 | 1993-04-06 | Nippon Reinz Co Ltd | メタルガスケツトの製造方法 |
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| JPH07153802A (ja) * | 1993-11-30 | 1995-06-16 | Nec Corp | 半導体装置 |
| JPH07201823A (ja) * | 1993-12-28 | 1995-08-04 | Sony Corp | 半導体装置の製造方法 |
-
1995
- 1995-01-31 JP JP03434395A patent/JP3214279B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-29 US US08/593,008 patent/US5792673A/en not_active Expired - Lifetime
- 1996-01-29 TW TW085101080A patent/TW294829B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| TW294829B (ja) | 1997-01-01 |
| JP3214279B2 (ja) | 2001-10-02 |
| US5792673A (en) | 1998-08-11 |
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