JPH08213596A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH08213596A JPH08213596A JP7015721A JP1572195A JPH08213596A JP H08213596 A JPH08213596 A JP H08213596A JP 7015721 A JP7015721 A JP 7015721A JP 1572195 A JP1572195 A JP 1572195A JP H08213596 A JPH08213596 A JP H08213596A
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- silicon film
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- semiconductor integrated
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 最終的に作られるＭＯＳ ＦＥＴの構造を変
えることなく、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧
低下を防止できる半導体集積回路の製造方法を実現す
る。 【構成】 ＭＯＳ ＦＥＴを形成していく工程の中で、
不純物を基板１に注入し、熱拡散処理を行って拡散層を
形成する工程の後に、多結晶シリコン膜３に不純物を拡
散して導電性をもつゲート電極２０を形成する工程をも
ってくる。
えることなく、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧
低下を防止できる半導体集積回路の製造方法を実現す
る。 【構成】 ＭＯＳ ＦＥＴを形成していく工程の中で、
不純物を基板１に注入し、熱拡散処理を行って拡散層を
形成する工程の後に、多結晶シリコン膜３に不純物を拡
散して導電性をもつゲート電極２０を形成する工程をも
ってくる。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧のＭＯＳ ＦＥ
Ｔを作るための半導体集積回路の製造方法に関するもの
である。
Ｔを作るための半導体集積回路の製造方法に関するもの
である。
【０００２】
【従来の技術】高耐圧のＭＯＳ ＦＥＴとしては、例え
ば、二重拡散型のＭＯＳ ＦＥＴ（以下、ＤＭＯＳとす
る）がある。ＤＭＯＳは、長時間で高温の熱拡散処理に
よって基板に深い拡散層を形成し、深い拡散層の中に浅
い拡散層を作り込んだＭＯＳＦＥＴである。このように
二重化された拡散層は、深い拡散層をゲート領域に、浅
い拡散層をソース領域にそれぞれ割り当てる。
ば、二重拡散型のＭＯＳ ＦＥＴ（以下、ＤＭＯＳとす
る）がある。ＤＭＯＳは、長時間で高温の熱拡散処理に
よって基板に深い拡散層を形成し、深い拡散層の中に浅
い拡散層を作り込んだＭＯＳＦＥＴである。このように
二重化された拡散層は、深い拡散層をゲート領域に、浅
い拡散層をソース領域にそれぞれ割り当てる。
【０００３】図２は従来におけるＤＭＯＳの製造方法を
示した工程図である。以下、図２の工程図に従って製造
手順を説明する。 （１）図２（ａ）に示すように、低濃度の基板１（例え
ばＮ-型の基板）上に絶縁膜２（例えば酸化膜）を形成
する。 （２）図２（ｂ）に示すように、絶縁膜２上に多結晶シ
リコン膜３を形成し、さらに多結晶シリコン膜３に高濃
度のリンを拡散する。 （３）多結晶シリコン膜３上にレジスト４を形成し、レ
ジスト４をパターニングする。そして、図２（ｃ）に示
すように、パターニングされたレジスト４をマスクとし
て多結晶シリコン膜３をエッチングし、ゲート電極５を
形成する。 （４）レジスト４を除去し、さらに基板１上にレジスト
６を形成する。そして、図２（ｄ）に示すようにレジス
ト６の一部を開口し、開口部からＰ型不純物を注入す
る。注入した不純物は、図の点線で示す部分である。 （５）図２（ｅ）に示すように、高温で長時間の熱拡散
処理により非常に深いＰ型層７を形成する。このとき、
Ｐ型層７はゲート電極５の下まで広がっている。 （６）基板１上にレジスト８を形成する。そして、図２
（ｆ）に示すようにレジスト８の一部を開口し、開口部
からＮ型不純物を注入する。注入した不純物は、図の点
線で示す部分である。 （７）レジスト８を除去し、その後、図２（ｇ）に示す
ようにアニール処理（活性化）を行い、Ｎ型層９と１０
を形成する。 （８）図２（ｈ）に示すように、基板１上に絶縁膜１１
を形成し、この絶縁膜にエッチングを施して電極取り出
し部１２を形成する。 （９）図２（ｉ）に示すように、金属電極１３〜１５を
形成する。Ｐ型層７、Ｎ型層９、Ｎ型層１０は、それぞ
れＭＯＳ ＦＥＴのゲート、ソース、ドレインを構成す
る。金属電極１３、１４、１５は、それぞれソース、ゲ
ート、ドレインに接続されている。 以上の工程を経てＭＯＳ ＦＥＴが作られる。
示した工程図である。以下、図２の工程図に従って製造
手順を説明する。 （１）図２（ａ）に示すように、低濃度の基板１（例え
ばＮ-型の基板）上に絶縁膜２（例えば酸化膜）を形成
する。 （２）図２（ｂ）に示すように、絶縁膜２上に多結晶シ
リコン膜３を形成し、さらに多結晶シリコン膜３に高濃
度のリンを拡散する。 （３）多結晶シリコン膜３上にレジスト４を形成し、レ
ジスト４をパターニングする。そして、図２（ｃ）に示
すように、パターニングされたレジスト４をマスクとし
て多結晶シリコン膜３をエッチングし、ゲート電極５を
形成する。 （４）レジスト４を除去し、さらに基板１上にレジスト
６を形成する。そして、図２（ｄ）に示すようにレジス
ト６の一部を開口し、開口部からＰ型不純物を注入す
る。注入した不純物は、図の点線で示す部分である。 （５）図２（ｅ）に示すように、高温で長時間の熱拡散
処理により非常に深いＰ型層７を形成する。このとき、
Ｐ型層７はゲート電極５の下まで広がっている。 （６）基板１上にレジスト８を形成する。そして、図２
（ｆ）に示すようにレジスト８の一部を開口し、開口部
からＮ型不純物を注入する。注入した不純物は、図の点
線で示す部分である。 （７）レジスト８を除去し、その後、図２（ｇ）に示す
ようにアニール処理（活性化）を行い、Ｎ型層９と１０
を形成する。 （８）図２（ｈ）に示すように、基板１上に絶縁膜１１
を形成し、この絶縁膜にエッチングを施して電極取り出
し部１２を形成する。 （９）図２（ｉ）に示すように、金属電極１３〜１５を
形成する。Ｐ型層７、Ｎ型層９、Ｎ型層１０は、それぞ
れＭＯＳ ＦＥＴのゲート、ソース、ドレインを構成す
る。金属電極１３、１４、１５は、それぞれソース、ゲ
ート、ドレインに接続されている。 以上の工程を経てＭＯＳ ＦＥＴが作られる。
【０００４】しかし、図２に示す従来例では次の問題点
があった。この製造方法では、多結晶シリコン膜３中に
リンを拡散した後に、Ｐ型層７を形成するために高温で
長時間の熱拡散処理を行っている。このため、高温で長
時間の熱拡散処理により多結晶シリコン膜３中にドープ
されたリンは結晶粒界に析出し、この粒界を通してシリ
コン原子の自己拡散を律速させる。これによりシリコン
の結晶粒が成長する。このとき、多結晶シリコン膜３の
下地の絶縁膜２にストレスを与え、その絶縁性を劣化さ
せる場合があり、ＭＯＳ ＦＥＴの漏れ電流の増大や耐
圧低下の原因となる。
があった。この製造方法では、多結晶シリコン膜３中に
リンを拡散した後に、Ｐ型層７を形成するために高温で
長時間の熱拡散処理を行っている。このため、高温で長
時間の熱拡散処理により多結晶シリコン膜３中にドープ
されたリンは結晶粒界に析出し、この粒界を通してシリ
コン原子の自己拡散を律速させる。これによりシリコン
の結晶粒が成長する。このとき、多結晶シリコン膜３の
下地の絶縁膜２にストレスを与え、その絶縁性を劣化さ
せる場合があり、ＭＯＳ ＦＥＴの漏れ電流の増大や耐
圧低下の原因となる。
【０００５】
【発明が解決しようとする課題】本発明は上述した問題
点を解決するためになされたものであり、多結晶シリコ
ン膜に不純物を拡散する工程を、深い拡散層を形成する
ための熱拡散処理の工程の後にもってくることにより、
最終的に作られるＭＯＳ ＦＥＴの構造を変えることな
く、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧低下を防止
できる半導体集積回路の製造方法を実現することを目的
とする。
点を解決するためになされたものであり、多結晶シリコ
ン膜に不純物を拡散する工程を、深い拡散層を形成する
ための熱拡散処理の工程の後にもってくることにより、
最終的に作られるＭＯＳ ＦＥＴの構造を変えることな
く、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧低下を防止
できる半導体集積回路の製造方法を実現することを目的
とする。
【０００６】
【課題を解決するための手段】本発明は、多結晶シリコ
ン膜に不純物を拡散して導電性をもつゲート電極を形成
する第１の工程と、不純物を基板に注入し、熱拡散処理
を行って拡散層を形成する第２の工程と、を少なくとも
有し、基板上にＭＯＳ ＦＥＴを形成する半導体集積回
路の製造方法において、前記第１の工程は前記第２の工
程の後にくることを特徴とする半導体集積回路の製造方
法である。
ン膜に不純物を拡散して導電性をもつゲート電極を形成
する第１の工程と、不純物を基板に注入し、熱拡散処理
を行って拡散層を形成する第２の工程と、を少なくとも
有し、基板上にＭＯＳ ＦＥＴを形成する半導体集積回
路の製造方法において、前記第１の工程は前記第２の工
程の後にくることを特徴とする半導体集積回路の製造方
法である。
【０００７】
【作用】このような本発明では、ＭＯＳ ＦＥＴを形成
していく工程の中で、不純物を基板に注入し、熱拡散処
理を行って拡散層を形成する工程の後に、多結晶シリコ
ン膜に不純物を拡散して導電性をもつゲート電極を形成
する工程をもってくる。
していく工程の中で、不純物を基板に注入し、熱拡散処
理を行って拡散層を形成する工程の後に、多結晶シリコ
ン膜に不純物を拡散して導電性をもつゲート電極を形成
する工程をもってくる。
【０００８】
【実施例】以下、図面を用いて本発明を説明する。図１
は本発明にかかる方法の一実施例を示した工程図であ
る。図１で図２と同一のものは同一符号を付ける。図１
の工程図に従って製造手順を説明する。 （１）図１（ａ）に示すように、低濃度の基板１上に絶
縁膜２を形成する。 （２）図１（ｂ）に示すように、絶縁膜２上に多結晶シ
リコン膜３を形成する。本発明が従来例と異なるのは、
この段階では多結晶シリコン膜３に高濃度のリンを拡散
しないことである。 （３）多結晶シリコン膜３上にレジスト４を形成し、レ
ジスト４をパターニングする。図１（ｃ）に示すよう
に、パターニングされたレジスト４をマスクとして多結
晶シリコン膜３をエッチングし、ゲート電極２０を形成
する。このときのゲート電極２０は、リンがまだ拡散さ
れていないため、導電性をもたない。 （４）レジスト４を除去し、さらに基板１上にレジスト
６を形成する。そして、図１（ｄ）に示すようにレジス
ト６の一部を開口し、開口部からＰ型不純物を注入す
る。注入した不純物は、図の点線で示す部分である。 （５）図１（ｅ）に示すように、高温で長時間の熱拡散
処理により非常に深いＰ型層７を形成する。このとき、
Ｐ型層７はゲート電極２０の下まで広がっている。 （６）基板１上にレジスト８を形成する。そして、図１
（ｆ）に示すようにレジスト８の一部を開口し、開口部
からＮ型不純物を注入する。注入した不純物は、図の点
線で示す部分である。 （７）レジスト８を除去した後、図１（ｇ）に示すよう
にリンを適性量だけ添加した低温酸化層２１を形成す
る。ここで、適性量とは、この工程の後で行うアニール
処理で、リンがシリコン中に拡散されない程度に高濃度
になった添加量である。これにより、ゲート電極２０が
導電性をもつ。この段階まで至ったところで多結晶シリ
コン膜３に高濃度のリンを拡散している点が従来例と異
なる。 （８）図１（ｈ）に示すようにアニール処理（活性化）
を行い、Ｎ型層９と１０を形成する。 （８）図１（ｉ）に示すように、低温酸化層２１にエッ
チングを施して電極取り出し部２２を形成する。 （９）図１（ｊ）に示すように、金属電極１３〜１５を
形成する。Ｐ型層７、Ｎ型層９、Ｎ型層１０は、それぞ
れＭＯＳ ＦＥＴのゲート、ソース、ドレインを構成す
る。金属電極１３、１４、１５は、それぞれソース、ゲ
ート、ドレインに接続されている。 以上の工程を経てＭＯＳ ＦＥＴが作られる。
は本発明にかかる方法の一実施例を示した工程図であ
る。図１で図２と同一のものは同一符号を付ける。図１
の工程図に従って製造手順を説明する。 （１）図１（ａ）に示すように、低濃度の基板１上に絶
縁膜２を形成する。 （２）図１（ｂ）に示すように、絶縁膜２上に多結晶シ
リコン膜３を形成する。本発明が従来例と異なるのは、
この段階では多結晶シリコン膜３に高濃度のリンを拡散
しないことである。 （３）多結晶シリコン膜３上にレジスト４を形成し、レ
ジスト４をパターニングする。図１（ｃ）に示すよう
に、パターニングされたレジスト４をマスクとして多結
晶シリコン膜３をエッチングし、ゲート電極２０を形成
する。このときのゲート電極２０は、リンがまだ拡散さ
れていないため、導電性をもたない。 （４）レジスト４を除去し、さらに基板１上にレジスト
６を形成する。そして、図１（ｄ）に示すようにレジス
ト６の一部を開口し、開口部からＰ型不純物を注入す
る。注入した不純物は、図の点線で示す部分である。 （５）図１（ｅ）に示すように、高温で長時間の熱拡散
処理により非常に深いＰ型層７を形成する。このとき、
Ｐ型層７はゲート電極２０の下まで広がっている。 （６）基板１上にレジスト８を形成する。そして、図１
（ｆ）に示すようにレジスト８の一部を開口し、開口部
からＮ型不純物を注入する。注入した不純物は、図の点
線で示す部分である。 （７）レジスト８を除去した後、図１（ｇ）に示すよう
にリンを適性量だけ添加した低温酸化層２１を形成す
る。ここで、適性量とは、この工程の後で行うアニール
処理で、リンがシリコン中に拡散されない程度に高濃度
になった添加量である。これにより、ゲート電極２０が
導電性をもつ。この段階まで至ったところで多結晶シリ
コン膜３に高濃度のリンを拡散している点が従来例と異
なる。 （８）図１（ｈ）に示すようにアニール処理（活性化）
を行い、Ｎ型層９と１０を形成する。 （８）図１（ｉ）に示すように、低温酸化層２１にエッ
チングを施して電極取り出し部２２を形成する。 （９）図１（ｊ）に示すように、金属電極１３〜１５を
形成する。Ｐ型層７、Ｎ型層９、Ｎ型層１０は、それぞ
れＭＯＳ ＦＥＴのゲート、ソース、ドレインを構成す
る。金属電極１３、１４、１５は、それぞれソース、ゲ
ート、ドレインに接続されている。 以上の工程を経てＭＯＳ ＦＥＴが作られる。
【０００９】なお、実施例ではＤＭＯＳを製造する場合
について説明したが、製造する半導体集積回路はＤＭＯ
Ｓに限らず、高温で長時間の熱拡散処理により非常に深
い拡散層を形成する工程を経て製造される半導体集積回
路であればよい。
について説明したが、製造する半導体集積回路はＤＭＯ
Ｓに限らず、高温で長時間の熱拡散処理により非常に深
い拡散層を形成する工程を経て製造される半導体集積回
路であればよい。
【００１０】
【発明の効果】本発明によれば、導電性をもたない多結
晶シリコン膜のゲート電極をとりあえず形成しておき、
深い拡散層を形成するための熱拡散処理を行った後に、
多結晶シリコン膜に不純物を拡散してゲート電極に導電
性をもたせている。このため、深い拡散層を形成するた
めの熱拡散処理の工程において多結晶シリコン膜中にド
ープされた不純物は結晶粒界に析出することがない。こ
れによって、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧低
下を防止できる。また、本発明により最終的に作られる
ＭＯＳ ＦＥＴは従来例の方法により作られるＭＯＳ
ＦＥＴと同じ構成である。以上のことから、本発明によ
れば、最終的に作られるＭＯＳ ＦＥＴの構造を変える
ことなく、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧低下
を防止できる。
晶シリコン膜のゲート電極をとりあえず形成しておき、
深い拡散層を形成するための熱拡散処理を行った後に、
多結晶シリコン膜に不純物を拡散してゲート電極に導電
性をもたせている。このため、深い拡散層を形成するた
めの熱拡散処理の工程において多結晶シリコン膜中にド
ープされた不純物は結晶粒界に析出することがない。こ
れによって、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧低
下を防止できる。また、本発明により最終的に作られる
ＭＯＳ ＦＥＴは従来例の方法により作られるＭＯＳ
ＦＥＴと同じ構成である。以上のことから、本発明によ
れば、最終的に作られるＭＯＳ ＦＥＴの構造を変える
ことなく、ＭＯＳ ＦＥＴの漏れ電流の増大や耐圧低下
を防止できる。
【図１】本発明にかかる方法の一実施例を示した工程図
である。
である。
【図２】従来におけるＤＭＯＳの製造方法を示した工程
図である。
図である。
１ 基板 ３ 多結晶シリコン膜 ７ Ｐ型層 ２０ ゲート電極
Claims (1)
- 【請求項１】 多結晶シリコン膜に不純物を拡散して導
電性をもつゲート電極を形成する第１の工程と、 不純物を基板に注入し、熱拡散処理を行って拡散層を形
成する第２の工程と、を少なくとも有し、基板上にＭＯ
Ｓ ＦＥＴを形成する半導体集積回路の製造方法におい
て、 前記第１の工程は前記第２の工程の後にくることを特徴
とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015721A JPH08213596A (ja) | 1995-02-02 | 1995-02-02 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015721A JPH08213596A (ja) | 1995-02-02 | 1995-02-02 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213596A true JPH08213596A (ja) | 1996-08-20 |
Family
ID=11896631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7015721A Pending JPH08213596A (ja) | 1995-02-02 | 1995-02-02 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004030848B4 (de) * | 2003-07-18 | 2009-06-04 | Infineon Technologies Ag | LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises mit einem LDMOS-Transistor |
-
1995
- 1995-02-02 JP JP7015721A patent/JPH08213596A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004030848B4 (de) * | 2003-07-18 | 2009-06-04 | Infineon Technologies Ag | LDMOS-Transistor-Vorrichtung in einem integrierten Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises mit einem LDMOS-Transistor |
| US7563682B2 (en) | 2003-07-18 | 2009-07-21 | Infineon Technologies Ag | LDMOS transistor device, integrated circuit, and fabrication method thereof |
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