JPH08228148A - Ｐｌｌ制御方法 - Google Patents
Ｐｌｌ制御方法Info
- Publication number
- JPH08228148A JPH08228148A JP7294588A JP29458895A JPH08228148A JP H08228148 A JPH08228148 A JP H08228148A JP 7294588 A JP7294588 A JP 7294588A JP 29458895 A JP29458895 A JP 29458895A JP H08228148 A JPH08228148 A JP H08228148A
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- JP
- Japan
- Prior art keywords
- signal
- control method
- pll
- pll control
- pass filter
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】出力信号の信号純度を低下させることなく設定
周波数の変更時のロックアップタイムを短縮可能とする
ＰＬＬ制御方法を提供する。 【解決手段】設定周波数データと電圧制御発振器６の出
力とに基づく制御信号をローパスフィルタ５を介して電
圧制御発振器６へ供給するＰＬＬ制御方法において、設
定周波数データをＰＬＬ演算部１にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
にローパスフィルタ５の特性を変える。
周波数の変更時のロックアップタイムを短縮可能とする
ＰＬＬ制御方法を提供する。 【解決手段】設定周波数データと電圧制御発振器６の出
力とに基づく制御信号をローパスフィルタ５を介して電
圧制御発振器６へ供給するＰＬＬ制御方法において、設
定周波数データをＰＬＬ演算部１にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
にローパスフィルタ５の特性を変える。
Description
【０００１】
【発明の属する技術分野】この発明は出力信号周波数を
設定周波数に対し常に一致させるように動作させるＰＬ
Ｌ制御方法に関するものである。
設定周波数に対し常に一致させるように動作させるＰＬ
Ｌ制御方法に関するものである。
【０００２】ＰＬＬシンセサイザ回路は設定された周波
数と出力信号周波数とを一致させるように動作する負帰
還回路であるが、その負帰還ループには出力信号の信号
純度を向上させるためにローパスフィルタが介在されて
いる。このため、設定周波数を切換える場合には出力信
号周波数がその設定周波数に固定されるまでに前記ロー
パスフィルタの時定数に基くロックアップタイムを必要
としている。
数と出力信号周波数とを一致させるように動作する負帰
還回路であるが、その負帰還ループには出力信号の信号
純度を向上させるためにローパスフィルタが介在されて
いる。このため、設定周波数を切換える場合には出力信
号周波数がその設定周波数に固定されるまでに前記ロー
パスフィルタの時定数に基くロックアップタイムを必要
としている。
【０００３】
【従来の技術】従来のＰＬＬ制御方法を説明するため
に、従来のＰＬＬシンセサイザ回路の一例を図５に従っ
て説明すると、ＰＬＬ演算部１には外部回路からクロッ
ク信号ＣＫ、設定周波数データＤＡ及びストローブ信号
ＳＴＢが入力され、設定周波数データＤＡが入力された
状態でストローブ信号ＳＴＢが入力されるとクロック信
号ＣＫに基いて設定周波数データＤＡがＰＬＬ演算部１
に書込まれる。すると、ＰＬＬ演算部１は水晶発振器２
の基準周波数に基いて設定周波数データＤＡを分周して
設定信号ｆr を位相比較器３に出力する。
に、従来のＰＬＬシンセサイザ回路の一例を図５に従っ
て説明すると、ＰＬＬ演算部１には外部回路からクロッ
ク信号ＣＫ、設定周波数データＤＡ及びストローブ信号
ＳＴＢが入力され、設定周波数データＤＡが入力された
状態でストローブ信号ＳＴＢが入力されるとクロック信
号ＣＫに基いて設定周波数データＤＡがＰＬＬ演算部１
に書込まれる。すると、ＰＬＬ演算部１は水晶発振器２
の基準周波数に基いて設定周波数データＤＡを分周して
設定信号ｆr を位相比較器３に出力する。
【０００４】また、ＰＬＬ演算部１には後記プリスケー
ラ７の出力信号が入力され、ＰＬＬ演算部１はそのプリ
スケーラ７の出力信号を分周して帰還信号ｆp として位
相比較器３に出力する。
ラ７の出力信号が入力され、ＰＬＬ演算部１はそのプリ
スケーラ７の出力信号を分周して帰還信号ｆp として位
相比較器３に出力する。
【０００５】位相比較器３は設定信号ｆr と帰還信号ｆ
p とに基いて両信号の周波数及び位相差に応じたパルス
信号φr ，φp をチャージポンプ４に出力し、チャージ
ポンプ４はそのパルス信号φr ，φp に基いて例えば図
６に示す出力信号ＳＧ１をローパスフィルタ５（以下Ｌ
ＰＦという) に出力する。この出力信号ＳＧ１は直流成
分にパルス成分が含まれたものであり、その直流成分は
前記パルス信号φr ，φp の周波数の変動にともなって
昇降し、パルス成分はパルス信号φr ，φp の位相差に
基いて変化する。
p とに基いて両信号の周波数及び位相差に応じたパルス
信号φr ，φp をチャージポンプ４に出力し、チャージ
ポンプ４はそのパルス信号φr ，φp に基いて例えば図
６に示す出力信号ＳＧ１をローパスフィルタ５（以下Ｌ
ＰＦという) に出力する。この出力信号ＳＧ１は直流成
分にパルス成分が含まれたものであり、その直流成分は
前記パルス信号φr ，φp の周波数の変動にともなって
昇降し、パルス成分はパルス信号φr ，φp の位相差に
基いて変化する。
【０００６】すなわち、パルス信号φp の位相がパルス
信号φr の周波数より遅れている場には出力信号ＳＧ１
のパルス成分のうちＨ成分PHが大きくなり、反対にパル
ス信号φp の周波数がパルス信号φr の周波数より進ん
でいる場合には出力信号ＳＧ１のパルス成分のうちＬ成
分PLが大きくなる。
信号φr の周波数より遅れている場には出力信号ＳＧ１
のパルス成分のうちＨ成分PHが大きくなり、反対にパル
ス信号φp の周波数がパルス信号φr の周波数より進ん
でいる場合には出力信号ＳＧ１のパルス成分のうちＬ成
分PLが大きくなる。
【０００７】ＬＰＦ５はチャージポンプ４の出力信号Ｓ
Ｇ１を平滑してパルス成分を除去した出力信号ＳＧ２を
電圧制御発振器（以下ＶＣＯという）６に出力し、その
ＶＣＯ６はＬＰＦ５の出力信号ＳＧ２の電圧値に応じた
周波数の出力信号ＳＧ３を出力する。
Ｇ１を平滑してパルス成分を除去した出力信号ＳＧ２を
電圧制御発振器（以下ＶＣＯという）６に出力し、その
ＶＣＯ６はＬＰＦ５の出力信号ＳＧ２の電圧値に応じた
周波数の出力信号ＳＧ３を出力する。
【０００８】また、ＶＣＯ６の出力信号ＳＧ３はプリス
ケーラ７で分周されて、前記ＰＬＬ演算部１に帰還さ
れ、そのＰＬＬ演算部１でさらに分周されて前記帰還信
号ｆpとして位相比較器３に出力される。
ケーラ７で分周されて、前記ＰＬＬ演算部１に帰還さ
れ、そのＰＬＬ演算部１でさらに分周されて前記帰還信
号ｆpとして位相比較器３に出力される。
【０００９】このようなＰＬＬシンセサイザ回路におい
て設定周波数データＤＡを外部入力により周波数Ｆ１か
ら同Ｆ２に変更した場合、図７（ａ）に示すストローブ
信号ＳＴＢの入力にともなってＰＬＬ演算部１から出力
される設定信号ｆr の周波数ｆr1が例えば同ｆr2に引上
げられて、チャージポンプ４の出力信号ＳＧ１は図７
（ｃ）に示すようにそのＤＣレベルが上昇するため、同
図（ｄ）に示すようにＬＰＦ５の出力信号ＳＧ２の電圧
値も上昇し、これにともなって同図（ｅ）に示すように
ＶＣＯ６の出力信号ＳＧ３の周波数もそれまで設定され
ていた周波数Ｆ１から新たに設定された周波数Ｆ２に移
行する．そして、ＶＣＯ６の出力信号ＳＧ３はプリスケ
ーラ７を介してＰＬＬ演算部１に常に帰還されているの
で、この負帰還ループにより帰還信号ｆp が新たな設定
信号ｆr2に一致するように動作する。また、設定信号ｆ
r が引下げられた場合にはチャージポンプ４の出力信号
ＳＧ１のＤＣレベルが低下して同様に新たな設定周波数
に収束する。
て設定周波数データＤＡを外部入力により周波数Ｆ１か
ら同Ｆ２に変更した場合、図７（ａ）に示すストローブ
信号ＳＴＢの入力にともなってＰＬＬ演算部１から出力
される設定信号ｆr の周波数ｆr1が例えば同ｆr2に引上
げられて、チャージポンプ４の出力信号ＳＧ１は図７
（ｃ）に示すようにそのＤＣレベルが上昇するため、同
図（ｄ）に示すようにＬＰＦ５の出力信号ＳＧ２の電圧
値も上昇し、これにともなって同図（ｅ）に示すように
ＶＣＯ６の出力信号ＳＧ３の周波数もそれまで設定され
ていた周波数Ｆ１から新たに設定された周波数Ｆ２に移
行する．そして、ＶＣＯ６の出力信号ＳＧ３はプリスケ
ーラ７を介してＰＬＬ演算部１に常に帰還されているの
で、この負帰還ループにより帰還信号ｆp が新たな設定
信号ｆr2に一致するように動作する。また、設定信号ｆ
r が引下げられた場合にはチャージポンプ４の出力信号
ＳＧ１のＤＣレベルが低下して同様に新たな設定周波数
に収束する。
【００１０】従って、このようなＰＬＬシンセサイザ回
路では１個の水晶発振器２で種々の周波数を水晶制御と
同等の安定度で出力可能となる。なお、図７（ｃ）にお
いてはチャージポンプ４の出力信号ＳＧ１のＤＣレベル
の変化のみを表示し、その出力信号ＳＧ１に含まれるパ
ルス成分の表示は省略している。
路では１個の水晶発振器２で種々の周波数を水晶制御と
同等の安定度で出力可能となる。なお、図７（ｃ）にお
いてはチャージポンプ４の出力信号ＳＧ１のＤＣレベル
の変化のみを表示し、その出力信号ＳＧ１に含まれるパ
ルス成分の表示は省略している。
【００１１】
【発明が解決しようとする課題】ところが、上記のよう
なＰＬＬ制御方法ではチャージポンプ４の出力信号ＳＧ
１がＬＰＦ５を介してＶＣＯ６に出力されるため、設定
周波数データＤＡの変更に基いてチャージポンプ４の出
力信号ＳＧ１のＤＣレベルが変動してからＶＣＯ６の出
力信号ＳＧ３の周波数が新たな設定周波数Ｆ２に収束す
るまでに、ＬＰＦ５の時定数に基くロックアップタイム
ｔ１が存在し、このＰＬＬシンセサイザ回路をチューナ
ーに使用した場合にはこのロックアップタイムｔ１間で
同調不能となってノイズが出力されるという問題点があ
る。
なＰＬＬ制御方法ではチャージポンプ４の出力信号ＳＧ
１がＬＰＦ５を介してＶＣＯ６に出力されるため、設定
周波数データＤＡの変更に基いてチャージポンプ４の出
力信号ＳＧ１のＤＣレベルが変動してからＶＣＯ６の出
力信号ＳＧ３の周波数が新たな設定周波数Ｆ２に収束す
るまでに、ＬＰＦ５の時定数に基くロックアップタイム
ｔ１が存在し、このＰＬＬシンセサイザ回路をチューナ
ーに使用した場合にはこのロックアップタイムｔ１間で
同調不能となってノイズが出力されるという問題点があ
る。
【００１２】そこで、このロックアップタイムｔ１を小
さくするためにＬＰＦ５の時定数を小さくすると、チャ
ージポンプ４の出力信号ＳＧ１に合まれるパルス成分が
ＶＣＯ６に入力されるため、ＶＣＯ６の出力信号ＳＧ３
に歪みが生じて信号純度が低下するという問題点が生じ
る。
さくするためにＬＰＦ５の時定数を小さくすると、チャ
ージポンプ４の出力信号ＳＧ１に合まれるパルス成分が
ＶＣＯ６に入力されるため、ＶＣＯ６の出力信号ＳＧ３
に歪みが生じて信号純度が低下するという問題点が生じ
る。
【００１３】この発明の目的は、出力信号の信号純度を
低下させることなく設定周波数の変更時のロックアップ
タイムを短縮可能とするＰＬＬ制御方法を提供すること
にある。
低下させることなく設定周波数の変更時のロックアップ
タイムを短縮可能とするＰＬＬ制御方法を提供すること
にある。
【００１４】
【課題を解決するための手段】図１はこの発明の原理説
明図である。すなわち、ＰＬＬシンセサイザ回路は外部
からの設定周波数データと電圧制御発振器６の出力に基
づいてＰＬＬ制御部１１から出力される制御信号がロー
パスフィルタ５を介して電圧制御発振器６に出力され
て、その電圧制御発振器６の出力が設定周波数と一致す
るように構成されている。ここで、この発明では、設定
周波数データをＰＬＬ制御部１１にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
にローパスフィルタ５の特性を変える方法を採用してい
る。ローパスフィルタ５の特性を変えるには例えば切換
え部８が用いられる。
明図である。すなわち、ＰＬＬシンセサイザ回路は外部
からの設定周波数データと電圧制御発振器６の出力に基
づいてＰＬＬ制御部１１から出力される制御信号がロー
パスフィルタ５を介して電圧制御発振器６に出力され
て、その電圧制御発振器６の出力が設定周波数と一致す
るように構成されている。ここで、この発明では、設定
周波数データをＰＬＬ制御部１１にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
にローパスフィルタ５の特性を変える方法を採用してい
る。ローパスフィルタ５の特性を変えるには例えば切換
え部８が用いられる。
【００１５】（作用）設定周波数が変更される際、設定
周波数データをＰＬＬ制御部１１にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
にローパスフィルタ５の特性が変えられる。
周波数データをＰＬＬ制御部１１にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
にローパスフィルタ５の特性が変えられる。
【００１６】
【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図２〜図４に従って説明する。なお、前記従
来例と同一構成部分は同一番号を付してその説明を省略
する。
施の形態を図２〜図４に従って説明する。なお、前記従
来例と同一構成部分は同一番号を付してその説明を省略
する。
【００１７】図２に示す本実施の形態は、ＬＰＦ５に対
しアナログスイッチ８が切換え部として並列に接続され
ていること以外は前記従来例と同一構成である。そし
て、そのアナログスイッチ８には前記ストローブ信号Ｓ
ＴＢが入力され、そのストローブ信号ＳＴＢが入力され
た時に限り同アナログスイッチ８が閉路される。
しアナログスイッチ８が切換え部として並列に接続され
ていること以外は前記従来例と同一構成である。そし
て、そのアナログスイッチ８には前記ストローブ信号Ｓ
ＴＢが入力され、そのストローブ信号ＳＴＢが入力され
た時に限り同アナログスイッチ８が閉路される。
【００１８】その具体的構成を図３に従って説明する
と、チャージポンプ４はバイポーラトランジスタ及びＭ
ＯＳトランジスタで構成され、その入力端子に接続され
る前記位相比較器３及びその前段のＰＬＬ演算部１（図
３においてはともに図示しない) はＣＭＯＳ構成であ
る。また、アナログスイッチ８は一対のＭＯＳトランジ
スタ９及び２個のインバータ１０で構成されている。そ
して、このようなアナログスイッチ８、チャージポンプ
４、位相比較器３及びＰＬＬ演算部１はＢｉ・ＣＭＯＳ
構成で１チップに納められ、ＬＰＦ５及びＶＣＯ６は外
付け回路である。なお、本発明のＰＬＬ制御部は、本実
施の形態ではＰＬＬ演算部１、発振器としての水晶発振
器２、位相比較器３、チャージポンプ４及びプリスケー
ラ７から構成されている。
と、チャージポンプ４はバイポーラトランジスタ及びＭ
ＯＳトランジスタで構成され、その入力端子に接続され
る前記位相比較器３及びその前段のＰＬＬ演算部１（図
３においてはともに図示しない) はＣＭＯＳ構成であ
る。また、アナログスイッチ８は一対のＭＯＳトランジ
スタ９及び２個のインバータ１０で構成されている。そ
して、このようなアナログスイッチ８、チャージポンプ
４、位相比較器３及びＰＬＬ演算部１はＢｉ・ＣＭＯＳ
構成で１チップに納められ、ＬＰＦ５及びＶＣＯ６は外
付け回路である。なお、本発明のＰＬＬ制御部は、本実
施の形態ではＰＬＬ演算部１、発振器としての水晶発振
器２、位相比較器３、チャージポンプ４及びプリスケー
ラ７から構成されている。
【００１９】このＶＣＯ６は基本的にコルピッツ発振回
路であり、コンデンサＣ３，Ｃ４，Ｃ５、コイルＬ２及
び発振用トランジスタＴ１で構成されている。また、抵
抗Ｒ１，Ｒ２はべース電位を供給するために用いられ、
コイルＬ１はコレクタ電位を供給している。コンデンサ
Ｃ１，Ｃ２は入力端子電圧Ｖｔと前記コレクタ電位とを
ＤＣ的に切離するために用いられている。
路であり、コンデンサＣ３，Ｃ４，Ｃ５、コイルＬ２及
び発振用トランジスタＴ１で構成されている。また、抵
抗Ｒ１，Ｒ２はべース電位を供給するために用いられ、
コイルＬ１はコレクタ電位を供給している。コンデンサ
Ｃ１，Ｃ２は入力端子電圧Ｖｔと前記コレクタ電位とを
ＤＣ的に切離するために用いられている。
【００２０】また、バリキャップＶｃ１はＶｔレベルに
よりその容量値が変動して、コルピッツ発振回路の発振
周波数を変動させ、コンデンサＣ６は発振周波数をＡＣ
結合で取出すために使用されている。
よりその容量値が変動して、コルピッツ発振回路の発振
周波数を変動させ、コンデンサＣ６は発振周波数をＡＣ
結合で取出すために使用されている。
【００２１】次に、このような構成のＰＬＬシンセサイ
ザ回路の動作（ＰＬＬ制御方法）を図４に従って説明す
る。さて、前記従来例と同様にＶＣＯ６の出力周波数を
変更するために新たな設定周波数データＤＡがＰＬＬ演
算部１に入力され、図４（ａ）に示すようにストローブ
信号ＳＴＢが入力されて、図４（ｂ）に示すようにＰＬ
Ｌ演算部１から出力されていた設定信号ｆr1が同ｆr2に
引上げられると、位相比較器３及びチャージポンプ４の
作用により同図（ｃ）に示すように同チャージポンプ４
から出力される出力信号ＳＧ１のＤＣレベルが上昇す
る。
ザ回路の動作（ＰＬＬ制御方法）を図４に従って説明す
る。さて、前記従来例と同様にＶＣＯ６の出力周波数を
変更するために新たな設定周波数データＤＡがＰＬＬ演
算部１に入力され、図４（ａ）に示すようにストローブ
信号ＳＴＢが入力されて、図４（ｂ）に示すようにＰＬ
Ｌ演算部１から出力されていた設定信号ｆr1が同ｆr2に
引上げられると、位相比較器３及びチャージポンプ４の
作用により同図（ｃ）に示すように同チャージポンプ４
から出力される出力信号ＳＧ１のＤＣレベルが上昇す
る。
【００２２】このとき、アナログスイッチ８にはＨレベ
ルのストローブ信号ＳＴＢに基いて閉路されているので
チャージポンプ４の出力信号ＳＧ１はＬＰＦ５に出力さ
れると同時にアナログスイッチ８を介してＶＣＯ６にも
出力されるため、ＶＣＯ６の出力信号ＳＧ３はそれまで
出力されていた周波数Ｆ１から僅かなロックアップタイ
ムｔ２で同Ｆ２に移行される。そして、ストローブ信号
ＳＴＢがＬレベルに移行すると、アナログスイッチ８が
開路されてＶＣＯ６にはチャージポンプ４の出力信号Ｓ
Ｇ１がＬＰＦ５を介して出力信号ＳＧ２として入力され
るので、ＶＣＯ６からの出力信号ＳＧ３は信号純度の高
いものとなる。
ルのストローブ信号ＳＴＢに基いて閉路されているので
チャージポンプ４の出力信号ＳＧ１はＬＰＦ５に出力さ
れると同時にアナログスイッチ８を介してＶＣＯ６にも
出力されるため、ＶＣＯ６の出力信号ＳＧ３はそれまで
出力されていた周波数Ｆ１から僅かなロックアップタイ
ムｔ２で同Ｆ２に移行される。そして、ストローブ信号
ＳＴＢがＬレベルに移行すると、アナログスイッチ８が
開路されてＶＣＯ６にはチャージポンプ４の出力信号Ｓ
Ｇ１がＬＰＦ５を介して出力信号ＳＧ２として入力され
るので、ＶＣＯ６からの出力信号ＳＧ３は信号純度の高
いものとなる。
【００２３】以上のようにこのＰＬＬ制御方法では設定
周波数データＤＡが変更されてＰＬＬ演算部１から出力
される設定信号ｆr が変更されるときにはストローブ信
号ＳＴＢの入力に基いてアナログスイッチ８が閉路され
てチャージポンプ４の出力信号ＳＧ１がＬＰＦ５を介す
ることなくＶＣＯ６に直接出力されるので、ＶＣＯ６の
出力信号ＳＧ３を周波数Ｆ１から新たに設定された同Ｆ
２まで僅かなロックアップタイムｔ２で速やかに移行さ
せることができ、ストローブ信号ＳＴＢがＬレベルに移
行した後はＬＰＦ５の出力信号ＳＧ２に基いて歪みのな
い出力信号ＳＧ３がＶＣＯ６から出力される。
周波数データＤＡが変更されてＰＬＬ演算部１から出力
される設定信号ｆr が変更されるときにはストローブ信
号ＳＴＢの入力に基いてアナログスイッチ８が閉路され
てチャージポンプ４の出力信号ＳＧ１がＬＰＦ５を介す
ることなくＶＣＯ６に直接出力されるので、ＶＣＯ６の
出力信号ＳＧ３を周波数Ｆ１から新たに設定された同Ｆ
２まで僅かなロックアップタイムｔ２で速やかに移行さ
せることができ、ストローブ信号ＳＴＢがＬレベルに移
行した後はＬＰＦ５の出力信号ＳＧ２に基いて歪みのな
い出力信号ＳＧ３がＶＣＯ６から出力される。
【００２４】また、アナログスイッチ８はチャージポン
プ４、位相比較器３及びＰＬＬ演算部１等とともに同一
チップ内に収められ、しかもアナログスイッチ８はスト
ローブ信号ＳＴＢの入力に基づいて開閉することからア
ナログスイッチ８を開閉させるための特別な検出回路を
新たに設ける必要もないので、このＰＬＬシンセサイザ
回路の回路面積を縮小することができるとともに、外部
から混入するノイズに対する信頼性を向上させることも
できる。
プ４、位相比較器３及びＰＬＬ演算部１等とともに同一
チップ内に収められ、しかもアナログスイッチ８はスト
ローブ信号ＳＴＢの入力に基づいて開閉することからア
ナログスイッチ８を開閉させるための特別な検出回路を
新たに設ける必要もないので、このＰＬＬシンセサイザ
回路の回路面積を縮小することができるとともに、外部
から混入するノイズに対する信頼性を向上させることも
できる。
【００２５】
【発明の効果】以上詳述したように、この発明は出力信
号の信号純度を低下させることなく設定周波数の変更時
のロックアップタイムを短縮可能とするＰＬＬ制御方法
を提供することができる優れた効果を発揮する。
号の信号純度を低下させることなく設定周波数の変更時
のロックアップタイムを短縮可能とするＰＬＬ制御方法
を提供することができる優れた効果を発揮する。
【図１】この発明の原理説明図。
【図２】この発明を具体化したＰＬＬシンセサイザ回路
のブロック図。
のブロック図。
【図３】ＰＬＬシンセサイザ回路の一部の具体的構成を
示す回路図。
示す回路図。
【図４】ＰＬＬシンセサイザ回路の動作を示す波形図。
【図５】従来のＰＬＬシンセサイザ回路のブロック図。
【図６】チャージポンプの出力信号を示す波形図。
【図７】従来のＰＬＬシンセサイザ回路の動作を示す波
形図。
形図。
５ ローパスフィルタ ６ 電圧制御発振器 ８ 切換え部 １１ ＰＬＬ制御部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秋山 岳洋 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 竹川 功滋 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (7)
- 【請求項１】 設定周波数データと電圧制御発振器の出
力とに基づく制御信号をローパスフィルタを介して電圧
制御発振器へ供給するＰＬＬ制御方法において、 設定周波数データをＰＬＬ制御部にセットするための信
号に応答し、一時的にロックアップタイムを短縮する様
に前記ローパスフィルタの特性を変えることを特徴とす
るＰＬＬ制御方法。 - 【請求項２】 前記設定周波数データをＰＬＬ制御部に
セットするための信号が、ストローブ信号であることを
特徴とする請求項１に記載のＰＬＬ制御方法。 - 【請求項３】 前記ローパスフィルタの特性を変える時
間が、ロックアップタイムより長いことを特徴とする請
求項１に記載のＰＬＬ制御方法。 - 【請求項４】 前記ローパスフィルタの特性は、ローパ
スフィルタの両端を短絡することによって変化されるこ
とを特徴とする請求項１に記載のＰＬＬ制御方法。 - 【請求項５】 前記ローパスフィルタの特性は、それを
無効にすることで、変化されるものであることを特徴と
する請求項１に記載のＰＬＬ制御方法。 - 【請求項６】 前記ローパスフィルタの無効化は、その
両端を短絡することでなされることを特徴とする請求項
５に記載のＰＬＬ制御方法。 - 【請求項７】 前記ローパスフィルタの特性の変化は、
その時定数を変化することによってなされることを特徴
とする請求項１に記載のＰＬＬ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294588A JPH08228148A (ja) | 1995-11-13 | 1995-11-13 | Ｐｌｌ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7294588A JPH08228148A (ja) | 1995-11-13 | 1995-11-13 | Ｐｌｌ制御方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63332371A Division JPH02177725A (ja) | 1988-12-28 | 1988-12-28 | Ｐｌｌシンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08228148A true JPH08228148A (ja) | 1996-09-03 |
Family
ID=17809725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294588A Pending JPH08228148A (ja) | 1995-11-13 | 1995-11-13 | Ｐｌｌ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08228148A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533554B2 (ja) * | 1974-12-27 | 1980-09-01 | ||
| JPS57500131A (ja) * | 1980-02-20 | 1982-01-21 | ||
| JPS62188427A (ja) * | 1986-02-13 | 1987-08-18 | Yokogawa Electric Corp | 信号発生回路 |
-
1995
- 1995-11-13 JP JP7294588A patent/JPH08228148A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5533554B2 (ja) * | 1974-12-27 | 1980-09-01 | ||
| JPS57500131A (ja) * | 1980-02-20 | 1982-01-21 | ||
| JPS62188427A (ja) * | 1986-02-13 | 1987-08-18 | Yokogawa Electric Corp | 信号発生回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971014 |