JPH0823105A - 表示用半導体チップの製造方法 - Google Patents

表示用半導体チップの製造方法

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JPH0823105A
JPH0823105A JP25761694A JP25761694A JPH0823105A JP H0823105 A JPH0823105 A JP H0823105A JP 25761694 A JP25761694 A JP 25761694A JP 25761694 A JP25761694 A JP 25761694A JP H0823105 A JPH0823105 A JP H0823105A
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Abstract

(57)【要約】 【目的】 表示用半導体チップの製造に採用されるレー
ザ照射処理の効率化を図る。 【構成】 表示用半導体チップ７の製造方法では、先ず
成膜工程を行ない絶縁基板１上に半導体薄膜２を形成す
る。次に半導体薄膜２の加熱処理を含む一連の処理を行
ない１チップ分の面積区画３に薄膜トランジスタを集積
形成する。さらに面積区画３内に一画面分の画素電極を
形成する。一連の処理においてレーザ照射工程を行な
い、面積区画３に対してレーザパルス８をワンショット
で照射し１チップ分の半導体薄膜２の一括加熱処理を行
なう。この一括加熱処理により半導体薄膜２の結晶化が
促進される。あるいは、半導体薄膜２に不純物を注入し
た後の一括加熱処理より、不純物の活性化を図る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は表示用半導体チップの製
造方法に関する。より詳しくは、レーザ照射により半導
体薄膜を熱処理する方法に関する。
【０００２】
【従来の技術】高解像度ディスプレイとして、スイッチ
ング素子に多結晶シリコン薄膜トランジスタを用いた大
型で高精細な液晶表示装置が有望視されている。多結晶
シリコン薄膜トランジスタを用いて大型高精細の液晶表
示装置を量産する為には、低価格のガラス基板を採用で
きる低温プロセスの確立が必須である。低温プロセスの
手法として従来から大きく期待されてきたのは、レーザ
ビームを非晶質シリコン等の半導体薄膜に照射して、低
融点ガラス基板上に高品質の多結晶シリコンを形成する
技術である。
【０００３】
【発明が解決しようとする課題】図２０は従来のレーザ
照射方法を示す模式図である。加工対象となる表示用半
導体チップ１０１は透明絶縁基板１０２の上に半導体薄
膜１０３を形成した積層構造を有している。半導体薄膜
１０３に設けられた所定の面積区画１０４に対してレー
ザビーム１０５を照射する。従来はレーザ出力が小さか
った事から、一回のレーザ照射では１００μｍ2 程度の
狭い領域を照射できるレベルに止まっていた。従って、
画面サイズの大型化に伴ない大面積の半導体薄膜１０３
を処理する為には、レーザビーム１０５を走査させた
り、レーザ照射領域をステップ状に移動して、全体の半
導体薄膜を照射していた。即ち、従来はレーザ照射領域
を絞る事によりエネルギー密度を大きくする事が主であ
り、これにより非晶質シリコン又は比較的粒径の小さい
多結晶シリコンからなる半導体薄膜を完全溶融しその大
粒径化を図っていた。しかしながらこの方法であると、
１チップ当たりの照射時間が増加してしまい、スループ
ットが低下する。又、レーザビームの照射を走査する
と、局所的に温度差が発生し結晶粒径のばらつきが大き
くなる。これにより、移動度や閾値電圧等薄膜トランジ
スタの電気特性に大きなばらつきが生じる。
【０００４】この点につき、図２１を参照して説明を加
える。従来のレーザ照射による大面積半導体薄膜１０３
の結晶化は、図示する様に小さな領域への照射を走査す
る事により行なっていた。これでは、レーザショットと
次のレーザショットとの重複部１０６で、結晶の不均一
化が起ってしまいこの部分に作成した薄膜トランジスタ
の電気特性がばらつく。例えば、重複領域１０６ではレ
ーザ照射が複数回行なわれるのに対し、他の領域ではレ
ーザ照射が一度しか行なわれない為加熱温度にばらつき
が生じる事になる。
【０００５】上述した従来例の他に、種々のレーザ照射
方式が従来から提案されている。例えば、特開昭６０−
２４５１２４号公報に開示された半導体装置の製造方法
では、波長１５０nm〜３５０nmのレーザパルスを２００
〜５００mJ／cm2 のエネルギー密度で照射し、半導体薄
膜の結晶化を図っている。しかしながらこの従来例では
基板上に非結晶化領域と結晶化領域が混在しており両者
に対して薄膜トランジスタを集積形成している。これで
は、薄膜トランジスタの電気特性に非結晶化領域と結晶
化領域とで相違が生じ制御性が損なわれる。又、特開平
３−２７３６２１号公報に開示された半導体メモリの製
造方法では、メモリセル単位（数十μｍサイズの極小領
域）でレーザアニールを施し、且つメモリセルの間に未
照射領域を残している。これでは、大規模な回路チップ
を一度にレーザ照射する事はできない。さらに、特開平
５−６６４２２号公報に開示された液晶表示装置の製造
方法では、水平走査回路及び垂直走査回路を形成する領
域に、各々ワンショットずつレーザパルスを照射して半
導体薄膜の結晶化を行なっている。この場合、結晶化さ
れた領域を連続させる必要があり、レーザ照射領域のつ
なぎ目で結晶粒径がばらつく。
【０００６】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為以下の手段を講じた。即ち、本発明にか
かる表示用半導体チップの製造方法は、基本的な手順と
して、絶縁基板上に半導体薄膜を形成する成膜工程と、
該半導体薄膜の加熱処理を含む一連の処理を行ない１チ
ップ分の面積区画に薄膜トランジスタを集積形成する処
理工程と、該面積区画内に一画面分の画素電極を形成す
る工程とを行なう。本発明の特徴事項として、前記処理
工程は該面積区画に対してレーザパルスをワンショット
で照射し１チップ分の半導体薄膜の一括加熱処理を行な
うレーザ照射工程を含む。このレーザ照射工程は一括加
熱処理により半導体薄膜の結晶化を行なうものである。
あるいは、このレーザ照射工程は該半導体薄膜に不純物
を注入した後の一括加熱により該不純物の活性化を行な
うものである。場合によっては、前記レーザ照射工程は
半導体薄膜に不純物を注入した後の段階で実施し、一括
加熱により半導体薄膜の結晶化及び不純物の活性化を同
時に行なっても良い。
【０００７】前記レーザ照射工程は絶縁基板に予め設定
された複数の面積区画に対してレーザパルスを順次ワン
ショットで照射する。この場合、互いに隣接する面積区
画の間に設けられた分離帯を除いて個々の面積区画に対
しレーザパルスをワンショット照射する。個々の面積区
画が矩形である場合には、これに整合した矩形の断面を
有するレーザパルスをワンショット照射する。
【０００８】レーザ照射の条件としては、例えば４０ナ
ノ秒以上に設定されたパルス時間でレーザパルスのワン
ショット照射を行なう。この時、絶縁基板を常温より上
昇又は下降させた温度状態で該一括加熱処理を行ない半
導体薄膜の結晶化を制御する事ができる。又、成膜工程
の段階で、予めレーザパルスの吸収深さより小さな膜厚
で半導体薄膜を形成しておけば、完全な結晶化あるいは
活性化を行なう事ができる。
【０００９】場合によっては、マイクロレンズアレイを
介してレーザパルスのワンショット照射を行なう事によ
り、個々の薄膜トランジスタの素子領域となる半導体薄
膜の部分にレーザパルスを選択的に集中させる事ができ
る。又、面積区画の中央部から周辺部に向って照射エネ
ルギー密度が高くなる様にレーザパルスの断面分布強度
を制御してワンショット照射を行なうと良い。
【００１０】又場合によっては、絶縁基板に対してレー
ザパルスを斜め方向から入射する斜方レーザ照射工程を
行なっても良い。具体的には、この斜方レーザ照射工程
では絶縁基板の法線方向に対して３０度〜６０度の入射
角範囲でレーザパルスを照射する。この斜方レーザ照射
工程は、例えば一括加熱処理により非晶質シリコンから
なる半導体薄膜の結晶化を行なう為に採用される。この
際、絶縁基板を５５０℃〜６５０℃の温度範囲に保持し
た状態で一括加熱処理を行ない、非晶質シリコンの結晶
化を促進することができる。
【００１１】
【作用】本発明によれば、予め設定された面積区画に対
してレーザパルスをワンショットで照射し１チップ分の
半導体薄膜の一括加熱処理を行なう。これにより、レー
ザ照射工程が時間短縮され量産化が可能になる。このレ
ーザ照射工程は、一括加熱処理により半導体薄膜の結晶
化を図る為のものである。一括加熱により均一性の良い
結晶が得られる為、プロセス条件が安定化し且つ薄膜ト
ランジスタの電気特性の均一性が確保できる。このレー
ザ照射工程は半導体薄膜の結晶化ばかりでなく、半導体
薄膜に不純物を注入した後の一括加熱処理により不純物
の活性化を行なう場合にも有効である。半導体薄膜にレ
ーザパルスを照射すると、そのエネルギーが半導体薄膜
の表面のみで吸収され、その後熱伝導によって薄膜内部
が溶融し再結晶化が行なえる。あるいはアニールされて
結晶粒径が大きくなる。さらには、半導体薄膜に注入さ
れた不純物が活性化される。この様に、レーザパルス照
射では基板全体を高温にする事なく低温にて半導体薄膜
の結晶化や不純物の活性化等が行なえる。
【００１２】本発明にかかるレーザ照射工程は４０ナノ
秒以上に設定されたパルス時間でレーザパルスのワンシ
ョット照射を行なう。１回のレーザパルス照射時間を十
分とる事により、半導体薄膜をワンショットで溶融結晶
化する事ができ、結晶粒径の均一性の向上及びスループ
ットの向上が望める。又、レーザ照射工程では絶縁基板
を予め常温より昇温又は下降した温度状態で一括加熱処
理を行なう事ができる。これによりレーザ照射で一旦溶
融した半導体薄膜の冷却速度を制御する事ができる為、
結晶粒径、不純物の活性化程度等を最適に調整できる。
さらには、レーザパルスの吸収深さより小さな膜厚で半
導体薄膜を形成する事により、半導体薄膜の完全な溶融
が可能になり、結晶の大粒径化を図る事ができる。
【００１３】本発明の他の側面によれば、マイクロレン
ズアレイを介してレーザパルスのワンショット照射を行
なっており、個々の薄膜トランジスタの素子領域となる
半導体薄膜の部分にレーザパルスを選択的に集中させて
いる。これにより、レーザパルスのワンショットに含ま
れるエネルギーを効率的に活用できる。本発明の別の側
面によれば、面積区画の中央部から周辺部に向って照射
エネルギー密度が高くなる様にレーザパルスの断面強度
分布を制御してワンショット照射を行なっている。比較
的大面積のレーザアニールでは、照射領域の周辺部から
熱放散が起る為、周辺部の冷却速度は中央部の冷却速度
よりも大きくなる。これを補う為、レーザパルスの断面
強度分布を周辺部に向って高くなる様に予め設定して、
冷却速度の均一化を図っている。本発明のさらに別の側
面によれば、絶縁基板に対してレーザパルスを斜め方向
から入射する斜方レーザ照射工程を採用している。例え
ば、絶縁基板の法線方向に対して３０度〜６０度の入射
角範囲でレーザパルスを照射する事により、垂直レーザ
照射に比べ一括加熱処理の範囲を拡大できる。即ち、斜
方レーザ照射を行なった場合、レーザパルスの断面積に
比べ照射面積が拡大するので、レーザパルスのワンショ
ットでより広範囲の面積を一括加熱処理できる。但し、
斜方レーザ照射は垂直レーザ照射に比べ単位面積当たり
の照射エネルギー密度が低くなる。これを補う為、絶縁
基板を高温に保持した状態で斜方レーザ照射を行なえば
良い。例えば、非晶質シリコンからなる半導体薄膜の結
晶化を行なう場合には、絶縁基板を５５０℃〜６５０℃
の温度範囲に加熱した状態で斜方レーザ照射を行なうと
良い。なお、法線方向に対して６０度の入射角範囲でレ
ーザパルスを照射すると、垂直レーザ照射に比べ照射面
積が２倍になる一方、エネルギー密度が１／２になる。
【００１４】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示用半導体チ
ップ製造方法の基本的な工程を示す模式図である。本製
造方法は先ず最初に成膜工程を行ない、比較的低融点
（例えば６００℃以下）のガラス材料からなる透明な絶
縁基板１の上に半導体薄膜２を形成する。この半導体薄
膜２は前駆状態では非晶質又は比較的小さな粒径を有す
る多結晶であり、例えば非晶質シリコンや多結晶シリコ
ンからなる。次に、半導体薄膜２の加熱処理を含む一連
の処理を行ない、１チップ分の面積区画３に薄膜トラン
ジスタを集積形成する。本実施例では面積区画３内にマ
トリクスアレイ４、水平走査回路５、垂直走査回路６を
含んでいる。これらには何れも薄膜トランジスタが集積
形成される。最後にマトリクスアレイ４に１画面分の画
素電極を形成して表示用半導体チップ７を完成する。
【００１５】本発明の特徴事項として上記処理工程はレ
ーザ照射工程を含んでおり、面積区画３に対してレーザ
パルス８をワンショットで照射し１チップ分の半導体薄
膜２の一括加熱処理を行なう。このレーザ照射工程は一
括加熱により半導体薄膜２の結晶化を行なう事を目的と
する。例えば、半導体薄膜２が前駆状態で非晶質シリコ
ンである時には、一括加熱により一旦溶融した後結晶化
し比較的大粒径の多結晶シリコンが得られる。半導体薄
膜２が前駆状態で比較的粒径の小さな多結晶である場合
には、一括加熱により溶融した後再び結晶化し比較的大
粒径の多結晶に転換できる。なお、このレーザ照射工程
は結晶化を目的とする場合に限らず、半導体薄膜２に不
純物を注入した後の一括加熱により不純物の活性化を行
なう場合にも用いられる。さらには、一括加熱により半
導体薄膜２の結晶化及び不純物の活性化を同時に行なう
事も可能である。レーザパルス８としてエキシマレーザ
光を用いる事ができる。エキシマレーザ光は強力なパル
ス紫外光である為、シリコン等からなる半導体薄膜２の
表面層で吸収され、その部分の温度を上昇させるが、絶
縁基板１まで加熱する事はない。絶縁基板１に成膜する
前駆膜としては、低温で作成できるプラズマＣＶＤシリ
コン膜等を選ぶ事ができる。ガラス材料からなる透明絶
縁基板１に例えば厚み３０nmのプラズマＣＶＤシリコン
膜を成膜した場合、ＸｅＣｌエキシマレーザ光を照射し
た時の溶融閾値エネルギーは１３０mJ／cm2 程度であ
る。膜厚全体が溶融するには例えば２２０mJ／cm2 程度
のエネルギーが必要である。溶融してから固化するまで
の時間はおよそ７０nsである。
【００１６】一般に絶縁基板１は大型のウエハからなり
表示用半導体チップ７を多数個取りできる様にしてい
る。即ち絶縁基板１には予め複数の面積区画３が設定さ
れており、レーザ照射工程では個々の面積区画に対して
レーザパルス８を順次ワンショットで照射する。この場
合、互いに隣接する面積区画３の間に設けられた分離帯
９を除いて個々の面積区画３に対しレーザパルス８をワ
ンショット照射する。本例では面積区画３は矩形を有し
ており、これに整合して矩形の断面１０を有するレーザ
パルス８をワンショットで照射する。
【００１７】具体的な照射条件としては、例えば４０ナ
ノ秒以上に設定されたパルス時間でレーザパルス８のワ
ンショット照射を行なっている。この時、絶縁基板１を
常温より上昇又は下降させた温度状態で一括加熱処理を
行ない、半導体薄膜２の結晶化を制御している。さら
に、レーザパルス８の吸収深さより小さな膜厚で半導体
薄膜２を形成しており、完全な溶融化を図っている。
【００１８】場合によっては、マイクロレンズアレイを
介してレーザパルス８のワンショット照射を行ない、個
々の薄膜トランジスタの素子領域となる半導体薄膜２の
部分にレーザパルスを選択的に集中させ、レーザエネル
ギーの効率的な利用を図っても良い。さらには、面積区
画３の中央部から周辺部に向って照射エネルギー密度が
高くなる様にレーザパルス８の断面強度分布を制御して
ワンショット照射を行なっても良く、絶縁基板１を介し
た放熱の温度勾配を均一化している。又、図示の例では
レーザパルス８を絶縁基板１に対し垂直入射してレーザ
照射を行なっているが、これに代えてレーザパルス８を
斜め方向から入射して加熱処理を行なっても良い。こう
する事により、レーザパルス８の断面１０が有する面積
よりも、面積区画３を大きく設定する事が可能になる。
【００１９】上述した様に、本発明は大面積の表示用半
導体チップ７をパルスエネルギーのレーザで一度にアニ
ールする事を特徴としている。本例では非晶質シリコン
あるいは比較的微小粒径の多結晶シリコンからなる半導
体薄膜２に対してレーザパルス８を一括照射している。
面積区画３は照射領域となり、分離帯９は非照射領域と
なる。レーザ照射領域である面積区画３にはマトリクス
アレイ４、水平走査回路５、垂直走査回路６が設けられ
ており、何れも薄膜トランジスタを含んでいる。この表
示用半導体チップ７においては、薄膜トランジスタの総
数は１００kbit以上であり、面積区画３の対角寸法は１
４mm以上である。この対角寸法は例えば３インチ程度に
まで及ぶ。面積区画３に対しては例えば波長が３００nm
〜３５０nmのエキシマレーザ光を照射し、そのエネルギ
ー密度は２００mJ／cm2 〜４００mJ／cm2 程度に設定さ
れている。非照射領域である分離帯９には薄膜トランジ
スタは作成せず、表示用半導体チップ７のスクライブ領
域として用いる。この結果、表示用半導体チップ７には
レーザ照射領域と非レーザ照射領域の両者が存在する事
になる。
【００２０】図２は、図１に示した表示用半導体チップ
７に集積形成される薄膜トランジスタ（ＴＦＴ）の一例
を表わす模式的な断面図である。本例ではプレーナ型の
薄膜トランジスタが形成されている。図示する様に、透
明絶縁基板１１の上にはＴＦＴの素子領域を構成する半
導体薄膜１２が形成されている。この半導体薄膜１２は
前述したレーザパルスのワンショット照射により結晶化
したシリコンからなる。半導体薄膜１２の上にはゲート
絶縁膜１３を介してアルミニウムとシリコンの合金等か
らなるゲート電極Ｇがパタニング形成されている。この
ゲート電極Ｇの両側に位置する半導体薄膜１２の部分に
はｎ型の不純物が高濃度に注入されておりＴＦＴのソー
ス領域Ｓ及びドレイン領域Ｄを構成している。両者の間
にチャネル領域Ｃｈが設けられる。イオンインプランテ
ーション等により高濃度で注入された不純物は同じくレ
ーザパルスのワンショット照射により活性化されてい
る。かかる構成を有するＴＦＴはＰＳＧ等からなる第一
層間絶縁膜１４により被覆されている。その上には金属
アルミニウム等からなる配線１５がパタニング形成され
ており、コンタクトホールを介してＴＦＴのソース領域
Ｓ及びドレイン領域Ｄに導通している。なお、図１のマ
トリクスアレイ４に形成される薄膜トランジスタについ
ては、ドレイン領域Ｄに対し配線１５に代えて画素電極
が接続する事になる。配線１５の上にはさらにＰＳＧ等
からなる第二層間絶縁膜１６が被覆されている。その上
にはＰ−ＳｉＮ等からなるパシベーション膜１７が成膜
されている。
【００２１】図３は、図１に示した表示用半導体チップ
７に形成される薄膜トランジスタの他の例を示す断面図
である。本例のＴＦＴは逆スタガード型であり、透明絶
縁基板２１の上に例えばアルミニウムとシリコンの合金
等からなるゲート電極Ｇがパタニング形成されている。
その上にはゲート絶縁膜２２を介して半導体薄膜２３が
成膜されている。この半導体薄膜２３は上述したレーザ
パルスのワンショット照射により結晶化したシリコン等
からなる。ゲート電極Ｇの両側で半導体薄膜２３の上に
は不純物拡散層２４を介してアルミニウム等からなる配
線２５がパタニング形成されている。かかる構成を有す
るＴＦＴはＰ−ＳｉＮ等からなるパシベーション膜２６
により被覆されている。
【００２２】以下の表１に本発明に従ったレーザ照射方
法の具体的な条件を示しておく。比較の為、従来の照射
方法についても条件を示しておく。
【表１】
【００２３】表１に示した具体例では、５cm×５cmの面
積区画に対しレーザパルスをワンショット照射した。こ
の時のエネルギー密度は２００mJ／cm2 〜４５０mJ／cm
2 であった。従来法では５cm×５cmの面積区画に対し２
５回に分けてレーザパルスを分割照射した。従って、１
回当たりのレーザ照射面積は１cm×１cmである。１チッ
プ当たりのレーザ処理時間は照射時間と走査時間との和
で与えられる。本発明の場合、ワンショット照射の為走
査時間は０であり、レーザ処理時間は照射時間１５０ns
ecに等しい。一方従来法では１回当たりの照射時間が１
５０nsecであり走査時間が１００msecの為、２５回レー
ザ照射を行なうとトータルの処理時間は２．５sec にな
る。従って、本発明法は従来法に比し顕著にスループッ
トが改善されている。なお、本発明に従い処理した半導
体薄膜の結晶粒径は１００nm〜１５０nmであった。結晶
粒径は透過型電子顕微鏡（ＴＥＭ）で測定した。従来法
で処理した場合の結晶粒径は２０nm〜１５０nmであっ
た。この結果から明らかな様に、レーザパルスのワンシ
ョット照射により結晶粒径のばらつきも縮小した。
【００２４】図４は本発明にかかるレーザ照射方法を多
数個取り方式に適用した例を表わす模式図である。本例
では直径５インチの透明絶縁基板（ウエハ）３１に予め
設定された複数の面積区画３２に対してレーザパルスを
順次ワンショットで照射し、合計９個の表示用半導体チ
ップを得ている。本方法では、互いに隣接する面積区画
３２の間に設けられた分離帯３３を除いて個々の面積区
画３２に対しレーザパルスをワンショット照射してい
る。図示する様に各面積区画は横寸法ａ、縦寸法ｃのサ
イズである。一方分離帯３３の縦幅寸法はｂであり横幅
寸法はｄである。本例ではａがｂより大きくなる様に設
定し、ｃがｄより大きくなる様に設定している。なお縦
横の分離帯３３は後工程でスクライブラインに利用され
るものである。
【００２５】次に図５〜図８の工程図を参照して本発明
にかかる表示用半導体チップ製造方法の一具体例を詳細
に説明する。先ず最初に図５の工程（Ａ）で透明絶縁基
板４１を用意する。次に工程（Ｂ）で透明絶縁基板４１
の上にＬＰＣＶＤ法で非晶質シリコン膜４２を成膜す
る。次に工程（Ｃ）で非晶質シリコン膜４２の上にレジ
スト４３をゲート電極の形状に合わせてパタニングす
る。工程（Ｄ）でレジスト４３を介しｎ型の不純物をイ
オン注入しソース領域Ｓ及びドレイン領域Ｄを形成す
る。
【００２６】続いて図６の工程（Ｅ）で、非晶質シリコ
ン膜４２の上に無反射コーティング４４を形成する。こ
の無反射コーティング４４は例えばＳｉＯ2 ，ＳｉＮ，
ＳｉＯＮ等からなる。次に工程（Ｆ）でレーザパルスを
ワンショット照射し、非晶質シリコン膜４２の結晶化を
行なうと共に、ソース領域Ｓ及びドレイン領域Ｄに注入
された不純物の活性化を図る。この際、無反射コーティ
ング４４はレーザパスルの照射エネルギーの吸収効率を
向上させる効果がある。このレーザ照射工程（Ｆ）の
後、工程（Ｇ）で使用済みとなった無反射コーティング
をエッチングにより除去し、結晶化したシリコン膜４２
のみを残す。次に工程（Ｈ）でフォトレジストによりパ
タニングを施しドライエッチングでシリコン膜４２の不
要部分を除去する。さらに減圧ＣＶＤによりＳｉＯ2 を
成膜しゲート絶縁膜４５を形成する。
【００２７】次に図７の工程（Ｉ）でアルミニウムとシ
リコンの合金からなる金属膜４６を成膜する。次いで工
程（Ｊ）で金属膜を所定の形状にパタニングしゲート電
極４７に加工する。このパタニングは燐酸を用いたウェ
ットエッチングにより行なう。工程（Ｋ）でＰＳＧから
なる第一層間絶縁膜４８をＣＶＤ法により成膜する。工
程（Ｌ）でウェットエッチングによりコンタクトホール
を第一層間絶縁膜４８及びゲート絶縁膜４５に開口す
る。
【００２８】次に図８の工程（Ｍ）で金属アルミニウム
をスパッタリングにより成膜した後、所定の形状にパタ
ニングしてソース領域Ｓ及びドレイン領域Ｄに連通する
配線４９を形成する。さらに工程（Ｎ）でＣＶＤ法によ
りＰＳＧからなる第二層間絶縁膜５０を成膜する。最後
に工程（Ｏ）でプラズマＣＶＤ法によりＰ−ＳｉＮ膜５
１を形成する。この後Ｐ−ＳｉＮ膜５１をキャップ膜と
して第一層間絶縁膜４８及び第二層間絶縁膜５０から水
素をシリコン膜４２に導入する。以上によりプレーナ型
の薄膜トランジスタＴＦＴが完成する。
【００２９】次に図９〜図１１を参照して本発明にかか
る表示用半導体チップ製造方法の他の実施例を詳細に説
明する。先ず最初に、図９の工程（Ａ）で透明絶縁基板
６１を用意する。この透明絶縁基板６１は比較的低融点
のガラス材料からなり耐熱温度は６００℃を若干超える
程度である。もし必要なら透明絶縁基板６１の表面にＳ
ｉＯ2 等からなる透明絶縁層を形成する。但し、本例で
はこの透明絶縁層は形成しなかった。この透明絶縁基板
６１の上に薄膜トランジスタの活性層となる半導体薄膜
６２を成膜する。例えば減圧ＣＶＤ法により非晶質シリ
コンあるいは粒径の微細な多結晶シリコンを成膜する。
本例では減圧ＣＶＤ法により非晶質シリコン膜を堆積し
た。次に工程（Ｂ）で非晶質シリコン膜６２を所定の形
状にパタニングし薄膜トランジスタの素子領域とする。
なお、このパタニングは後述するレーザアニールの後に
行なっても良い。素子領域に対してイオン注入等により
不純物をドーピングしソース領域Ｓ及びドレイン領域Ｄ
を形成する。Ｎチャネル型の薄膜トランジスタを形成す
る場合には例えば砒素をドーピングし、Ｐチャネル型の
トランジスタを形成する場合には硼素をドーピングす
る。ドーズ量は３×１０15／cm2 程度である。次に工程
（Ｃ）でレーザ処理効率を上げる為反射防止膜６３を予
め成膜する。この反射防止膜は例えばＳｉＯ2 からなり
３０nm〜１００nmの厚みで堆積する。なおこの反射防止
膜６３は透明絶縁基板６１の耐熱温度以下にて作成する
必要がある。続いて工程（Ｄ）で、反射防止膜６３の側
からレーザパルスを照射する。そのエネルギーは１５０
mJ／cm2 〜５００mJ／cm2 であり、パルス幅は４０ナノ
秒以上に設定されている。このレーザ照射によりシリコ
ン薄膜６２のチャネル領域Ｃｈとなる部分が結晶化する
と共に、ソース領域Ｓ及びドレイン領域Ｄに注入された
不純物の活性化を同時に行なう事ができる。レーザパル
スのワンショット照射により透明絶縁基板６１の耐熱温
度以下でシリコン膜の結晶化と不純物の活性化を行なう
事が可能になる。
【００３０】図１０にレーザビームの具体的な照射方法
を示す。図示する様に、レーザビーム６４によりワンシ
ョットで照射される面積区画６５は、少なくとも表示用
半導体チップとして使用する回路及び画素を全て含むも
のとする。
【００３１】次に図１１の工程（Ｅ）に移り、レーザ照
射後不要となった反射防止膜６３を剥離する。その後チ
ャネル領域Ｃｈの上にゲート絶縁膜６６を形成する。こ
のゲート絶縁膜６６はＳｉＯ2 やＰ−ＳｉＮ等からなり
１５０nm程度の厚みを有している。ゲート絶縁膜６６の
上にゲート電極６７を形成する。その材料としてここで
はアルミニウムを使用しており、６００℃以下での加工
を可能としている。さらにＰＳＧからなる第一層間絶縁
膜６８を５００nmの厚みで成膜した。この第一層間絶縁
膜６８にソース領域Ｓに連通するコンタクトホール６９
を開口する。次に工程（Ｆ）でソース領域Ｓに連通する
配線７０をパタニング形成する。その上にＰＳＧを５０
０nmの厚みで成膜し第二層間絶縁膜７１を形成する。第
二層間絶縁膜７１及び第一層間絶縁膜６８を通してドレ
イン領域Ｄに連通するコンタクトホール７２を開口す
る。最後に工程（Ｇ）で第二層間絶縁膜７１の上にＩＴ
Ｏを成膜し所定の形状にパタニングして画素電極７３と
する。この様にして表示用半導体チップのマトリクスア
レイに含まれる画素電極駆動用薄膜トランジスタが完成
する。本実施例によればレーザビームのパルス時間を４
０ナノ秒以上に設定している。これによりワンショット
で非晶質シリコン薄膜を溶融する事が可能になり均一な
結晶化ができる様になった。なお本例ではシリコン薄膜
の結晶化とソース領域及びドレイン領域の活性化を同時
に行なったが、これに代えソース領域及びドレイン領域
の形成前にレーザ照射を行なって結晶化のみを起させる
事もできる。又、既に結晶化したシリコン薄膜にソース
領域及びドレイン領域を形成して、再びレーザ照射を行
なう事により活性化を図っても良い事は勿論である。
【００３２】次に図１２を参照して、レーザ照射を行な
う際基板温度を調整して結晶化の制御を行なう方法を説
明する。ここでは薄膜トランジスタの活性層を作成する
工程までを説明する。先ず、工程（Ａ）で６００℃程度
の耐熱温度を有する透明絶縁基板８１の上に非晶質もし
くは微小な粒径を有する多結晶のシリコン薄膜８２を成
膜する。次に工程（Ｂ）でシリコン薄膜８２の上に反射
防止膜８３を成膜した後、レーザビームをワンショット
照射する。レーザ照射の際、透明絶縁基板８１を１００
℃〜５００℃の間で加熱するか、あるいは−１０℃〜５
℃の間で冷却する。即ち、透明絶縁基板８１を常温より
上昇又は下降させた温度状態でレーザパルスのワンショ
ット照射によりシリコン薄膜８２を加熱し、シリコン薄
膜の結晶化を行なう際その結晶粒径を制御する。即ち、
シリコン薄膜８２がレーザ照射により溶融した後固化す
るまでの温度勾配を調整する様にしている。透明絶縁基
板８１を常温より上昇させた場合には、上述した温度勾
配が比較的緩やかになり結晶粒径は大きくなる。逆に透
明絶縁基板８１の温度を常温より下降させた場合には上
述した温度勾配が急になり結晶粒径を小さくできる。そ
の後工程（Ｃ）で使用済みとなった反射防止膜８３を除
去し、後工程に移って薄膜トランジスタを形成する。本
例ではソース領域及びドレイン領域を形成する前にシリ
コン薄膜８２に対してレーザ照射を行ない結晶化のみを
起させている。これに代え、レーザ照射工程を後に移す
事によりシリコン薄膜の結晶化とソース領域及びドレイ
ン領域の活性化を同時に行なう事もできる。又、既に結
晶化されたシリコン薄膜にソース領域及びドレイン領域
を形成して再度レーザ照射を行なう事によりソース領域
及びドレイン領域の活性化を図る事も可能である。この
場合には最初のレーザ照射により結晶粒のサイズ制御を
行ない、次のレーザ照射により不純物の活性化程度を制
御する事も可能である。
【００３３】以下の表２に基板温度と結晶粒径との関係
を示す。
【表２】 上記表２のデータは基板を加熱あるいは冷却した状態
で、レーザ照射（エネルギー３５０mJ／cm2 ）を行ない
結晶化させた場合の平均結晶粒径を示している。この
時、１回でレーザ照射する面積区画は少なくとも表示用
半導体チップに含まれる回路及び画素を全て含むものと
する。基板温度を常温２５℃に保った場合には、平均粒
径は１１５nmであった。基板温度を２００℃まで上昇さ
せた場合には平均粒径は１６３nmであった。逆に基板温
度を０℃まで下降した場合には平均粒径は４３nmであっ
た。一般に、結晶粒径が大きい程薄膜トランジスタのデ
バイス特性が向上する。しかし、その反面個々のデバイ
ス特性がばらつく傾向にある。一方、結晶粒径が小さい
とデバイス特性のばらつきは抑えられるが、薄膜トラン
ジスタの性能そのものが低下してしまう。薄膜トランジ
スタの必要とする特性に応じて結晶粒径を制御する事が
可能になる。
【００３４】次に図１３を参照して、レーザ照射の対象
となる半導体薄膜の膜厚をレーザ吸収深さより小さくす
る事で、結晶粒のサイズを制御できる事を説明する。図
１３の（Ａ）に示す様に、透明絶縁基板８１の上に非晶
質シリコン薄膜８２を１４０nmの厚みで成膜した。即
ち、シリコン薄膜８２の膜厚を照射するレーザの吸収深
さより薄くした。例えば、ＸｅＣｌエキシマレーザの波
長は３０８nmであり、このレーザに対して非晶質シリコ
ン薄膜の吸収深さは１６０nmである。従って、本例では
シリコン薄膜８２の膜厚を吸収深さ１６０nmより小さい
１４０nmとしている。次に（Ｂ）に示す様に非晶質シリ
コン薄膜８２の上に反射防止膜８３を成膜した後、波長
３０８nmを有するレーザパルスのワンショット照射を行
なった。この際のエネルギー密度は３５０mJ／cm2 とし
た。なお比較の為、ＫｒＦエキシマレーザを用いて同一
の条件によりレーザパルスのワンショット照射を行なっ
た。ＫｒＦエキシマレーザの波長は２４８nmであり、非
晶質シリコン薄膜の吸収深さは１３１nmとなる。従っ
て、ＫｒＦエキシマレーザを用いた場合にはシリコン薄
膜８２の膜厚１４０nmが吸収深さ１３１nmより大きい事
になる。
【００３５】表３に平均粒径の測定結果を示す。レーザ
吸収深さ１６０nmを有するレーザパルスで膜厚１４０nm
の非晶質シリコン薄膜を照射した場合には、平均粒径１
６４０nmが得られた。一方レーザ吸収深さ１３１nmのレ
ーザパルスで同じく膜厚１４０nmの非晶質シリコン薄膜
をワンショット照射した場合には、平均粒径１１０５nm
が得られた。
【表３】 以上の結果から明らかな様に、レーザの吸収深さが半導
体薄膜の厚みより深いと、同じエネルギーを照射しても
半導体薄膜全体が溶融する為、結晶化の際に大きな粒径
が得られる。一方、レーザの吸収深さより半導体薄膜が
厚いとレーザが到達しない部分が溶融困難となり、冷却
が速やかに進行する為得られる結晶粒径は小さい。本例
ではソース領域及びドレイン領域の形成前にレーザ照射
を行なってシリコン薄膜の結晶化のみを起させている
が、これに代え結晶化とソース領域及びドレイン領域の
活性化を同時に行なう事もできる。又、最初のレーザ照
射により結晶化した半導体薄膜にソース領域及びドレイ
ン領域を形成した後、２回目のレーザ照射を行なう事に
よりソース領域及びドレイン領域の活性化のみを選択的
に実施できる。最初のレーザ照射で結晶粒のサイズ制御
を行なうと共に、次のレーザ照射により不純物の活性化
程度を制御する事が可能になる。この際、レーザ照射さ
れた半導体薄膜のソース領域及びドレイン領域において
横方向の不純物拡散が均一化しトランジスタ電気特性の
ばらつきが少なくなる。
【００３６】図１４は、本発明に従って形成された薄膜
トランジスタの電気特性と、従来技術にて作成した薄膜
トランジスタの電気特性を比較して示したグラフであ
る。このグラフの横軸にはゲート電圧ＶＳＧをとってあ
り、縦軸にはドレイン電流ＩＤＳをとってある。図示す
る様に、本発明にかかる薄膜トランジスタは従来の薄膜
トランジスタに比べ電気特性が改善されており、オン電
流が大きくなると共に、オフ電流が抑制されている。
【００３７】図１５は、図１に示したレーザ照射方法の
変形例を示す模式的な斜視図である。図１と対応する部
分には対応する参照番号を付して理解を容易にしてい
る。本例においても所定の面積区画３に対してレーザパ
ルス８をワンショットで照射し１チップ分の半導体薄膜
２の一括加熱処理を行ない結晶化を図っている。異なる
点はエキシマレーザ光源（図示せず）と半導体薄膜２と
の間にマイクロレンズアレイ９１を介在させた事であ
り、個々の薄膜トランジスタの素子領域となる半導体薄
膜２の部分にレーザパルス８を選択的に集中させてい
る。かかる方式によりレーザエネルギーの利用効率が良
くなり、又結晶化に必要な処理時間が短縮できる。
【００３８】図１６はマイクロレンズアレイ９１の光学
的な作用を示す模式的な断面図である。表示用半導体チ
ップのマトリクスアレイ部には前述した様に画素電極を
駆動する為の薄膜トランジスタが集積形成される。この
薄膜トランジスタが形成される素子領域外の部分はマト
リクスアレイ部の透明化を図る為パタニングにより除去
される。従って、図１６に示した素子領域９２外に位置
する半導体薄膜２の部分は結晶化させる必要がなく、素
子領域９２のみにレーザパルス８を照射させれば良い。
そこで、マイクロレンズアレイ９１に形成された個々の
マイクロレンズ９３と素子領域９２を互いにアライメン
トした状態でレーザパルス８を照射すると、素子領域９
２のみにレーザ光を集中させる事ができる。
【００３９】図１７は、図１６に示した半導体薄膜２の
平面状態を示す模式図である。マトリクスアレイ４の内
部において素子領域９２のみが選択的にレーザパルスの
照射を受け結晶化している。それ以外の領域では半導体
薄膜２が非結晶状態にある。少なくともマトリクスアレ
イ４の内部において、非結晶状態にある半導体薄膜２は
後工程でエッチング除去される。なお、マトリクスアレ
イ４の外側には図１に示す様に水平走査回路や垂直走査
回路が形成される場合もある。この場合にはマトリクス
アレイ４と同様にレーザパルスのワンショット照射を行
ない結晶化する必要がある。この部分にはレーザパルス
を直接照射するかあるいはマトリクスアレイ４と同様に
マイクロレンズアレイを介してレーザパルスを照射して
も良い。
【００４０】以上説明した様に、高出力レーザ装置を用
いて、例えば１〜１０cm角程度の比較的大面積区画を１
回のレーザパルス照射で結晶化できる。本方式ではレー
ザ照射を受ける面積区画中で半導体薄膜の結晶性を均一
化する為、ホモジェナイザと呼ばれる光学系を通し、レ
ーザパルスの断面強度分布を略一定にしている。しかし
ながら、比較的大面積区画のレーザアニーリングでは、
レーザパルス照射領域の周辺部から熱放散が起る為、照
射領域全体に渡ってレーザパルスの断面強度分布を一定
にすると面積区画周辺部の冷却速度が中央部の冷却速度
よりも大きくなる。この事から周辺部は中央部に比較す
ると結晶化過程での温度勾配が大きくなる為、周辺部の
結晶粒径は中央部の結晶粒径に比較すると小さくなって
しまい、同一面積区画内でも半導体薄膜の結晶性が均一
でなくなる場合がある。この様な状態の半導体薄膜を用
いてトランジスタを作成すると結晶粒径の差から同一チ
ップ内においてＴＦＴの特性にばらつきを生じてしま
う。これに対処する為、例えばレーザ照射領域の周辺部
に沿って選択的に反射防止膜を形成し、実質的に周辺領
域の温度を上昇させる事によりレーザ照射領域内の結晶
性を向上させる方法がある。しかしながらこの方法は予
め反射防止膜をパタニングして半導体薄膜の上に形成し
ておく必要があり工程数の増加を招く。
【００４１】以上の点に鑑み、図１８に示す実施例で
は、面積区画３の中央部から周辺部に向って照射エネル
ギー密度が高くなる様にレーザパルス８の断面強度分布
を制御してワンショット照射を行なう様にしている。図
１８に示す様に、先ず低融点ガラス等からなる絶縁基板
１（ウエハ）に非晶質シリコンを成膜する。この非晶質
シリコンはプラズマＣＶＤ法で成膜しても良いし、マグ
ネトロンスパッタで成膜しても良い。あるいはＬＰＣＶ
Ｄ法により５００℃程度の基板温度条件でＳｉ2Ｈ6 ，
ＳｉＨ4 等を熱分解しても良い。さらには、ＬＰＣＶＤ
法等で成膜した多結晶シリコンにＳｉ＋イオンを打ち込
んで非晶質化しても良い。本実施例では、ＳｉＨ4 と水
素の混合ガスを原料気体として用い、プラズマＣＶＤ法
により基板温度１５０〜２５０℃の条件で非晶質シリコ
ンを成膜した。なお、絶縁基板１としてコーニング社製
７０５９ガラスを用いた。成膜した状態では非晶質シリ
コン中に多量の水素を含む為、窒素ガス雰囲気中で４５
０℃に基板を加熱し３０分間アニールして水素ガスを放
出させた。この非晶質シリコン膜に対し所定の面積区画
３をレーザパルス８でワンショット照射した。ここで
は、波長３０８nmのエキシマレーザパルスをエネルギー
密度１５０〜４５０mJ／cm2 、パルス継続時間１００〜
１０００ns程度、基板温度２０〜４５０℃程度の範囲で
照射した。レーザ照射の対象となる面積区画３は５×５
cm2 のサイズになっている。
【００４２】面積区画３の対角線Ａ−Ａに沿ったレーザ
パルス８の断面強度分布を図１９のグラフに示す。図示
する様に、レーザビーム強度は照射対象となる面積区画
の中央部で低く周辺部で高くなる様に設定している。具
体的には、周辺部のレーザビーム強度は中央部よりも１
〜７０％程度高く設定する。図１９のグラフは図１８に
示した対角線Ａ−Ａに沿った断面強度分布を示している
が、他の方位についても同様な強度分布となっている。
従って、対角線Ａ−Ａの中点を通る垂線を軸にして、図
１９に示したプロファイルを回転させた形状が、レーザ
パルスの三次元的なエネルギー分布を示す事になる。こ
の様にエネルギー分布を設定する事により、周辺部から
の熱放散による温度低下を防ぐ事ができ、レーザ照射の
対象となる面積区画全体に渡って均一な結晶粒径を得る
事ができる。この様なレーザパルスの断面強度分布は簡
単な光学系を用いて周辺部のビーム強度を相対的に増加
し、中央部のビーム強度を相対的に減少する事によって
実現できる。
【００４３】５×５cm2 の寸法を有する面積区画におい
て、中央部の１cm2 中の平均結晶粒径と、周辺部１cm2
中の平均結晶粒径とを以下の表４に示す。この表には比
較例として、従来のホモジェナイザのみを用いた場合
の、やはり中央部及び周辺部夫々１cm2 中の結晶粒径を
示す。この結晶粒径は平面ＴＥＭにより実測した。なお
表４中に示したデータは基板温度４００℃でレーザアニ
ールを行なった場合のものである。
【表４】 上記表４から明らかな様に、従来例では中央部の結晶粒
径が１００〜１５０nmであるのに対し、周辺部の結晶粒
径は１０〜９０nmであり、同一面積区画内で結晶粒径に
大きな差が出ている。これに対して本発明を採用した場
合、中央部の結晶粒径が１００〜１５０nmであるのに対
し、周辺部の結晶粒径は９０〜１５０nmとなっており同
一面積区画内で略均一な結晶粒径が得られている。な
お、本実施例ではレーザビームアニーリングを例にして
説明したが、電子ビームを用いたアニーリングにも同様
に適用できる事は明らかである。
【００４４】図２２は、図１に示したレーザ照射方法の
変形例を示す模式的な斜視図である。図１と対応する部
分には対応する参照番号を付して理解を容易にしてい
る。本例においても所定の面積区画３に対してレーザパ
ルス８をワンショットで照射し１チップ分の半導体薄膜
２の一括加熱処理を行ない結晶化を図っている。異なる
点は、図１に示した垂直レーザ照射に代え、斜方レーザ
照射を採用している事である。具体的には、絶縁基板１
の法線方向に対して３０度〜６０度の入射角範囲でレー
ザパルス８を照射する。これにより、レーザパルス８の
断面１０よりも拡大した面積区画３を一括加熱処理する
ことができる。但し、斜方レーザ照射は図１に示した垂
直レーザ照射に比べ単位面積当たりの照射エネルギー密
度が低下する。入射角が３０度より小さくなると照射エ
ネルギー密度が相当低下するので半導体薄膜２の結晶化
が十分に行なわれない場合がある。又、入射角を６０度
より大きくすると照射面積の拡大効果が目立たなくな
る。本例では入射角を丁度６０度に設定して斜方レーザ
照射を行なっている。これにより、レーザパルス８の断
面積に比べ面積区画３の面積を２倍にできる。本例では
斜方レーザ照射による一括加熱処理で、非晶質シリコン
からなる半導体薄膜２の結晶化を行なっている。この場
合、絶縁基板１を予め５５０℃〜６５０℃の温度範囲に
保持した状態で一括加熱処理を行ない、照射エネルギー
密度の低下分を補いつつ非晶質シリコンの結晶化を促進
している。
【００４５】上述した様に、本例では６０度の入射角を
もって斜方レーザ照射を行ない、垂直レーザ照射に比べ
２倍以上の面積区画３を結晶化することができる。同時
に、絶縁基板１を５５０℃〜６５０℃の範囲で加熱して
おき、この状態で結晶化を実施する。この基板温度はシ
リコンの固相成長を起す条件であり、レーザ照射との相
互作用により結晶サイズやその均一性が向上する。基板
加熱状態での非晶質シリコンは格子構造の変動が可能な
エネルギーを有し、この状態では比較的少量の温度上昇
で結晶化が進行する。ここにレーザパルスを入射するこ
とにより、短時間で多結晶シリコンへの転移が可能とな
る。又、常温からのレーザ照射に比べて、基板内におけ
るレーザ照射時の温度分布不均一性がなくなり、シリコ
ンの結晶粒径サイズは安定することになる。
【００４６】レーザ照射を受ける面積区画３にはマトリ
クスアレイ４と水平走査回路５及び垂直走査回路６が形
成され、表示用半導体チップ７を構成する。この表示用
半導体チップ７は例えば薄膜トランジスタの総数が１０
０kbit以上に達し、対角寸法で２８mm以上のチップ寸法
を有している。面積区画３に対して例えば波長３００nm
〜３５０nmのレーザパルス８を斜方照射する。レーザパ
ルス８のエネルギー密度は２００mJ／cm2 〜４００mJ／
cm2 に設定されている。レーザパルスの非照射領域には
薄膜トランジスタは形成されず、表示用半導体チップ間
の分離帯９として用いられる。
【００４７】図２３は、図２２に示した斜方レーザ照射
の具体例を示している。この斜方レーザ照射工程は、例
えば図６の（Ｆ）に示した垂直レーザ照射工程に代えて
行なわれるものである。この点に鑑み、理解を容易にす
る為図６の（Ｆ）に示した工程図と対応する部分には対
応する参照番号を付してある。図示する様に、石英等か
らなる透明絶縁基板４１の表面には非晶質シリコン膜４
２が成膜されている。この非晶質シリコン膜４２には予
め不純物が高濃度で選択的にイオン注入されており、薄
膜トランジスタのソース領域Ｓ及びドレイン領域Ｄが形
成されている。又、レーザ照射効率を高める為、ＳｉＯ
2 ，ＳｉＮ，ＳｉＯＮ等からなる無反射コーティング４
４が形成されており、照射エネルギーの吸収効率を向上
させる。この状態でレーザパルスを斜方照射して、非晶
質シリコン膜４２の結晶化とソース領域Ｓ及びドレイン
領域Ｄの活性化を同時に実施する。その後、上側の無反
射コーティング４４をエッチング除去し、結晶化された
シリコン膜４２のみを残す。さらにフォトレジストによ
りパタニングを施し、ドライエッチングでシリコン膜４
２の不要部分を除去し、素子領域を形成する。その上に
減圧ＣＶＤ法等によりＳｉＯ2 を成膜しゲート絶縁膜と
する。さらにＡｌＳｉ等の金属膜を成膜しこれをゲート
電極にパタニングする。続いてＰＳＧ等からなる第一層
間絶縁膜を成膜しコンタクトホールを開口してソース領
域Ｓ及びドレイン領域Ｄに接続する配線を設ける。最後
に、ＰＳＧ等からなる第二層間絶縁膜を成膜しその上に
プラズマＣＶＤでＰ−ＳｉＮ膜を重ね、水素化処理を行
なう。以上に説明した工程は、垂直レーザ照射に代え斜
方レーザ照射を用いた点を除き、図５ないし図８に示し
た製造工程と同様である。
【００４８】
【発明の効果】以上説明した様に、本発明によれば、所
定の面積区画に対してレーザパルスをワンショットで照
射し１チップ分の半導体薄膜の一括加熱処理を行なって
いる。これにより、レーザ照射による半導体薄膜の加熱
処理が時間短縮され、量産化が可能になるという効果が
ある。均一性の良い結晶が得られる為、プロセス条件の
安定性や薄膜トランジスタ特性の均一性が確保でき、走
査回路等を同一基板上に含んだ大面積の表示用半導体チ
ップが形成できるという効果がある。本発明によればレ
ーザパルスのワンショット照射で一括加熱により半導体
薄膜の結晶化を行なっている。これにより面積区画内の
半導体薄膜の結晶化が均一に進む為、表示用半導体チッ
プに集積形成された薄膜トランジスタの電気特性のばら
つきが縮小化されるという効果がある。本発明によれば
半導体薄膜に不純物を注入した後レーザパルスのワンシ
ョット照射により一括加熱処理して不純物の活性化を行
なっている。これにより、レーザ照射された半導体薄膜
のソース領域及びドレイン領域における横方向の不純物
拡散が均一化しトランジスタの電気特性が一定になると
いう効果がある。本発明によれば、互いに隣接する面積
区画の間に設けられた分離帯を除いて個々の面積区画に
対しレーザパルスをワンショット照射する。これによ
り、分離帯に沿ったチップ毎のスクライブラインが明確
になり、例えば液晶セルの組み立て等を行なう場合にア
ライメント精度が向上するという効果がある。本発明に
よれば、４０ナノ秒以上に設定されたパルス時間でレー
ザパルスのワンショット照射を行なっている。１回のレ
ーザパルス照射時間を長くする事により半導体薄膜を１
回のレーザ照射にて十分に溶融する事ができ、結晶均一
性の向上及びスループットの向上が望めるという効果が
ある。本発明によれば、絶縁基板を常温より上昇又は下
降させた温度状態でレーザパルスのワンショット照射を
行ない一括加熱処理を実施している。これにより、一旦
溶融した半導体薄膜の冷却速度を調整する事が可能にな
り、半導体薄膜の結晶化とソース領域及びドレイン領域
の拡散長及び不純物の活性化を制御する事ができるとい
う効果がある。本発明によれば、レーザパルスの吸収深
さより小さな膜厚で半導体薄膜を形成している。これに
より、半導体薄膜を全面的に溶融する事ができ、結晶の
大粒径化を容易に達成する事が可能になるという効果が
ある。本発明によれば、マイクロレンズアレイを介して
レーザパルスのワンショット照射を行ない個々の薄膜ト
ランジスタの素子領域に対してレーザエネルギーを選択
的に集中させている。これによりレーザエネルギーの効
率的利用が可能になるという効果がある。本発明によれ
ば、所定の面積区画の中央部から周辺部に向って照射エ
ネルギー密度が高くなる様にレーザパルスの断面強度分
布を制御してワンショット照射を行なっている。これに
より大面積の一括レーザアニーリングにおいてもビーム
照射面積内での結晶性を均一に保つ事ができるという効
果がある。本発明によれば、絶縁基板に対してレーザパ
ルスを斜め方向から入射する斜方レーザ照射を行なって
いる。これよりレーザパルスの断面積よりも大きな照射
面積を一括して加熱処理する事が可能になり半導体製造
プロセスが一層効率化できるという効果がある。斜方レ
ーザ照射と合わせて絶縁基板の加熱を行なう事により、
半導体薄膜の結晶化をより促進する事ができる。
【図面の簡単な説明】
【図１】本発明にかかる表示用半導体チップ製造方法の
一例を示す模式図である。
【図２】本発明に従って製造された表示用半導体チップ
に含まれる薄膜トランジスタの構成例を示す模式的な断
面図である。
【図３】同じく薄膜トランジスタの他の構成例を示す模
式的な断面図である。
【図４】本発明にかかるレーザ照射処理を多数個取りの
ウエハに適用した例を示す模式的な平面図である。
【図５】本発明にかかる表示用半導体チップ製造方法の
具体例を示す工程図である。
【図６】同じく具体例を示す工程図である。
【図７】同じく具体例を示す工程図である。
【図８】同じく具体例を示す工程図である。
【図９】本発明にかかる表示用半導体チップ製造方法の
他の実施例を示す工程図である。
【図１０】図９に示した工程で行なわれるレーザ照射処
理を示す説明図である。
【図１１】同じく本発明にかかる表示用半導体チップ製
造方法の別の実施例を示す工程図である。
【図１２】本発明にかかる表示用半導体チップ製造方法
のさらに別の実施例を示す工程図である。
【図１３】本発明にかかる表示用半導体チップ製造方法
のさらに別の例を示す工程図である。
【図１４】本発明に従って形成された薄膜トランジスタ
の電気特性を示すグラフである。
【図１５】マイクロレンズアレイを用いたレーザビーム
照射方法を示す説明図である。
【図１６】マイクロレンズアレイの機能説明に供する模
式的な断面図である。
【図１７】マイクロレンズアレイを介してレーザ照射を
受けた半導体薄膜の表面状態を示す模式図である。
【図１８】本発明にかかるレーザ照射処理の改良例を示
す説明図である。
【図１９】図１８に示したレーザパルスの断面強度分布
を示すグラフである。
【図２０】従来のレーザ照射処理を示す模式図である。
【図２１】同じく従来のレーザ照射処理を示す説明図で
ある。
【図２２】本発明にかかるレーザ照射処理の改良例を示
す説明図である。
【図２３】図２２に示した斜方レーザ照射の具体例を示
す模式的な断面図である。
【符号の説明】 １ 絶縁基板 ２ 半導体薄膜 ３ 面積区画 ４ マトリクスアレイ ５ 水平走査回路 ６ 垂直走査回路 ７ 表示用半導体チップ ８ レーザパルス ９ 分離帯
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/268 Ｚ 27/12 Ｒ (72)発明者 浦園 丈展 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 西原 静夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 峰岸 昌弘 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板上に半導体薄膜を形成する成膜
    工程と、該半導体薄膜の加熱処理を含む一連の処理を行
    ない１チップ分の面積区画に薄膜トランジスタを集積形
    成する処理工程と、該面積区画内に一画面分の画素電極
    を形成する工程とを含む表示用半導体チップの製造方法
    であって、 前記処理工程は、該面積区画に対してレーザパルスをワ
    ンショットで照射し１チップ分の半導体薄膜の一括加熱
    処理を行なうレーザ照射工程を含む事を特徴とする表示
    用半導体チップの製造方法。
  2. 【請求項２】 前記レーザ照射工程は、一括加熱処理に
    より該半導体薄膜の結晶化を行なう事を特徴とする請求
    項１記載の表示用半導体チップの製造方法。
  3. 【請求項３】 前記レーザ照射工程は、該半導体薄膜に
    不純物を注入した後の一括加熱処理により該不純物の活
    性化を行なう事を特徴とする請求項１記載の表示用半導
    体チップの製造方法。
  4. 【請求項４】 前記レーザ照射工程は該半導体薄膜に不
    純物を注入した後の段階で実施し、一括加熱処理により
    該半導体薄膜の結晶化及び該不純物の活性化を同時に行
    なう事を特徴とする請求項１記載の表示用半導体チップ
    の製造方法。
  5. 【請求項５】 前記レーザ照射工程は、絶縁基板に予め
    設定された複数の面積区画に対してレーザパルスを順次
    ワンショットで照射する事を特徴とする請求項１記載の
    表示用半導体チップの製造方法。
  6. 【請求項６】 前記レーザ照射工程は、互いに隣接する
    面積区画の間に設けられた分離帯を除いて個々の面積区
    画に対しレーザパルスをワンショット照射する事を特徴
    とする請求項１記載の表示用半導体チップの製造方法。
  7. 【請求項７】 前記レーザ照射工程は、矩形の面積区画
    に整合した矩形の断面を有するレーザパルスをワンショ
    ット照射する事を特徴とする請求項１記載の表示用半導
    体チップの製造方法。
  8. 【請求項８】 前記レーザ照射工程は、４０ナノ秒以上
    に設定されたパルス時間でレーザパルスのワンショット
    照射を行なう事を特徴とする請求項１記載の表示用半導
    体チップの製造方法。
  9. 【請求項９】 前記レーザ照射工程は、絶縁基板を常温
    より上昇又は下降させた温度状態で該一括加熱処理を行
    ない、半導体薄膜の結晶化を制御する事を特徴とする請
    求項２記載の表示用半導体チップの製造方法。
  10. 【請求項１０】 前記成膜工程は、レーザパルスの吸収
    深さより小さな膜厚で該半導体薄膜を形成する事を特徴
    とする請求項１記載の表示用半導体チップの製造方法。
  11. 【請求項１１】 前記レーザ照射工程は、マイクロレン
    ズアレイを介してレーザパルスのワンショット照射を行
    ない、個々の薄膜トランジスタの素子領域となる半導体
    薄膜の部分にレーザパルスを選択的に集中させる事を特
    徴とする請求項２記載の表示用半導体チップの製造方
    法。
  12. 【請求項１２】 前記レーザ照射工程は、該面積区画の
    中央部から周辺部に向って照射エネルギー密度が高くな
    る様にレーザパルスの断面強度分布を制御してワンショ
    ット照射を行なう事を特徴とする請求項１記載の表示用
    半導体チップの製造方法。
  13. 【請求項１３】 前記レーザ照射工程は、絶縁基板に対
    してレーザパルスを斜め方向から入射する斜方レーザ照
    射工程である事を特徴とする請求項１記載の表示用半導
    体チップの製造方法。
  14. 【請求項１４】 前記斜方レーザ照射工程は、絶縁基板
    の法線方向に対して３０度〜６０度の入射角範囲でレー
    ザパルスを照射する事を特徴とする請求項１３記載の表
    示用半導体チップの製造方法。
  15. 【請求項１５】 前記斜方レーザ照射工程は、一括加熱
    処理により非晶質シリコンからなる半導体薄膜の結晶化
    を行なう事を特徴とする請求項１３記載の表示用半導体
    チップの製造方法。
  16. 【請求項１６】 前記斜方レーザ照射工程は、絶縁基板
    を５５０℃〜６５０℃の温度範囲に保持した状態で一括
    加熱処理を行ない非晶質シリコンの結晶化を促進する事
    を特徴とする請求項１５記載の表示用半導体チップの製
    造方法。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003528461A (ja) * 2000-03-16 2003-09-24 ザ トラスティース オブ コロンビア ユニバーシティ イン ザ シティ オブ ニューヨーク 連続運動順次横方向凝固を実現する方法およびシステム
JP2003309456A (ja) * 1998-04-28 2003-10-31 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ回路およびそれを用いた半導体表示装置
JP2004319613A (ja) * 2003-04-14 2004-11-11 Semiconductor Energy Lab Co Ltd Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法
US7042432B2 (en) 1998-04-28 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor circuit and a semiconductor display using the same
JP2006294751A (ja) * 2005-04-07 2006-10-26 Toshiba Corp 半導体集積回路及びその製造方法
KR100712648B1 (ko) * 1999-04-19 2007-05-02 소니 가부시끼 가이샤 반도체 박막을 결정화하는 방법, 레이저 조사 시스템, 박막 트랜지스터 제조 방법, 표시 장치의 제조 방법 및 유기 el 표시 장치의 제조 방법
JP2009529245A (ja) * 2006-03-08 2009-08-13 アプライド マテリアルズ インコーポレイテッド 基板に形成された熱処理構造用の方法および装置
JP2009206521A (ja) * 2001-08-03 2009-09-10 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010109290A (ja) * 2008-10-31 2010-05-13 Dainippon Printing Co Ltd 半導体装置の製造方法及び半導体装置
JP2010245316A (ja) * 2009-04-07 2010-10-28 Sumco Corp エピタキシャルウェーハの製造方法
JP2011071261A (ja) * 2009-09-25 2011-04-07 Ushio Inc レーザーアニール装置
WO2011132559A1 (ja) * 2010-04-23 2011-10-27 株式会社ブイ・テクノロジー レーザアニール方法、装置及びマイクロレンズアレイ
JP2012044046A (ja) * 2010-08-20 2012-03-01 Sumitomo Heavy Ind Ltd レーザアニール装置及びレーザアニール方法
JP2012522646A (ja) * 2009-04-07 2012-09-27 エクシコ フランス レーザエネルギによって半導体材料表面を照射する方法および装置
JP2013520822A (ja) * 2010-02-26 2013-06-06 エクシコ フランス レーザーエネルギーにより半導体材料表面を照射する方法と装置
JP2014060423A (ja) * 2006-03-08 2014-04-03 Applied Materials Inc 基板に形成された熱処理構造用の方法および装置
WO2019171502A1 (ja) * 2018-03-07 2019-09-12 堺ディスプレイプロダクト株式会社 レーザアニール装置、レーザアニール方法およびアクティブマトリクス基板の製造方法
JP2025072572A (ja) * 2021-02-26 2025-05-09 京セラ株式会社 テンプレート基板、半導体基板、半導体デバイスの製造方法

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP3326654B2 (ja) * 1994-05-02 2002-09-24 ソニー株式会社 表示用半導体チップの製造方法
JP3421882B2 (ja) * 1994-10-19 2003-06-30 ソニー株式会社 多結晶半導体薄膜の作成方法
TW297138B (ja) * 1995-05-31 1997-02-01 Handotai Energy Kenkyusho Kk
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
US6759628B1 (en) * 1996-06-20 2004-07-06 Sony Corporation Laser annealing apparatus
JP3349355B2 (ja) * 1996-08-19 2002-11-25 三洋電機株式会社 半導体膜のレーザーアニール方法
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JP3503427B2 (ja) * 1997-06-19 2004-03-08 ソニー株式会社 薄膜トランジスタの製造方法
KR100269312B1 (ko) * 1997-10-14 2000-10-16 윤종용 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법
JP2000183358A (ja) * 1998-07-17 2000-06-30 Sony Corp 薄膜半導体装置の製造方法
US6350673B1 (en) * 1998-08-13 2002-02-26 Texas Instruments Incorporated Method for decreasing CHC degradation
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
US6426245B1 (en) * 1999-07-09 2002-07-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3422290B2 (ja) 1999-07-22 2003-06-30 日本電気株式会社 半導体薄膜の製造方法
US6830993B1 (en) 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
MXPA01011852A (es) * 2000-03-21 2002-05-06 Univ Columbia Aplanado superficial de peliculas de silicio delgadas, durante y despues del proceso por el metodo de solidificacion lateral en secuencia.
US6645837B2 (en) * 2000-05-31 2003-11-11 Sony Corporation Method of manufacturing semiconductor device
US6521492B2 (en) * 2000-06-12 2003-02-18 Seiko Epson Corporation Thin-film semiconductor device fabrication method
US7078321B2 (en) 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6518589B2 (en) 2000-06-22 2003-02-11 Progressant Technologies, Inc. Dual mode FET & logic circuit having negative differential resistance mode
US6544465B1 (en) * 2000-08-18 2003-04-08 Micron Technology, Inc. Method for forming three dimensional structures from liquid with improved surface finish
CA2389607A1 (en) 2000-10-10 2002-04-18 The Trustees Of Columbia University Method and apparatus for processing thin metal layers
JP4583709B2 (ja) 2000-11-27 2010-11-17 ザ・トラスティーズ・オブ・コロンビア・ユニバーシティ・イン・ザ・シティ・オブ・ニューヨーク 基板上の半導体膜領域のレーザー結晶化処理のための方法及びマスク投影装置
TWI221539B (en) * 2000-11-30 2004-10-01 Hannstar Display Corp Method for forming bumps utilized for manufacturing LCD
JP4837170B2 (ja) * 2001-01-12 2011-12-14 株式会社Ｉｈｉ レーザアニール方法及び装置
WO2002086954A1 (en) 2001-04-19 2002-10-31 The Trustee Of Columbia University In The City Of New York Method and system for providing a single-scan, continuous motion sequential lateral solidification
DE10125653C1 (de) * 2001-05-25 2002-11-07 Siemens Ag Vorrichtung zur interaktiven Rehabilitationsunterstützung mit Gestikerkennung
US7377445B1 (en) 2001-05-31 2008-05-27 Alien Technology Corporation Integrated circuits with persistent data storage
US6942155B1 (en) 2001-05-31 2005-09-13 Alien Technology Corporation Integrated circuits with persistent data storage
JP4784955B2 (ja) * 2001-07-18 2011-10-05 株式会社 液晶先端技術開発センター 薄膜半導体装置の製造方法
US7372630B2 (en) * 2001-08-17 2008-05-13 Semiconductor Energy Laboratory Co., Ltd. Laser, irradiation apparatus, laser irradiation method, and method for manufacturing semiconductor device
DE10141352A1 (de) * 2001-08-23 2003-06-05 Osram Opto Semiconductors Gmbh Verfahren zur Oberflächenbehandlung eines Halbleiters
TW556350B (en) 2001-08-27 2003-10-01 Univ Columbia A method to increase device-to-device uniformity for polycrystalline thin-film transistors by deliberately mis-aligning the microstructure relative to the channel region
JP4397571B2 (ja) 2001-09-25 2010-01-13 株式会社半導体エネルギー研究所 レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
US7026227B2 (en) * 2001-11-16 2006-04-11 Semiconductor Energy Laboratory Co., Ltd. Method of irradiating a laser beam, and method of fabricating semiconductor devices
US7351638B1 (en) * 2001-12-18 2008-04-01 Advanced Micro Devices, Inc. Scanning laser thermal annealing
AU2003220611A1 (en) 2002-04-01 2003-10-20 The Trustees Of Columbia University In The City Of New York Method and system for providing a thin film
CN1975567A (zh) * 2002-04-23 2007-06-06 株式会社液晶先端技术开发中心 移相掩模
US7023500B2 (en) * 2002-06-05 2006-04-04 Hitachi, Ltd. Display device with active-matrix transistor having silicon film modified by selective laser irradiation
AU2003258288A1 (en) 2002-08-19 2004-03-03 The Trustees Of Columbia University In The City Of New York Process and system for processing a thin film sample and thin film structure
JP4873858B2 (ja) 2002-08-19 2012-02-08 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク エッジ領域を最小にするために基板のフィルム領域のレーザ結晶化処理方法及び装置並びにそのようなフィルム領域の構造
WO2004017382A2 (en) 2002-08-19 2004-02-26 The Trustees Of Columbia University In The City Of New York Process and system for laser crystallization processing of film regions on a substrate to provide substantial uniformity within areas in such regions and edge areas thereof, and a structure of such film regions
JP2006512749A (ja) 2002-08-19 2006-04-13 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 種々の照射パターンを有するシングルショット半導体処理システム及び方法
US7332431B2 (en) * 2002-10-17 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2004075263A2 (en) 2003-02-19 2004-09-02 The Trustees Of Columbia University In The City Of New York System and process for processing a plurality of semiconductor thin films which are crystallized using sequential lateral solidification techniques
JP4373115B2 (ja) * 2003-04-04 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6967340B2 (en) * 2003-08-19 2005-11-22 Alps Electric Co., Ltd. Ion beam irradiation device and operating method thereof
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
US7318866B2 (en) 2003-09-16 2008-01-15 The Trustees Of Columbia University In The City Of New York Systems and methods for inducing crystallization of thin films using multiple optical paths
TWI359441B (en) 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
TWI366859B (en) 2003-09-16 2012-06-21 Univ Columbia System and method of enhancing the width of polycrystalline grains produced via sequential lateral solidification using a modified mask pattern
US7364952B2 (en) 2003-09-16 2008-04-29 The Trustees Of Columbia University In The City Of New York Systems and methods for processing thin films
US7311778B2 (en) 2003-09-19 2007-12-25 The Trustees Of Columbia University In The City Of New York Single scan irradiation for crystallization of thin films
TW200519503A (en) * 2003-09-30 2005-06-16 Adv Lcd Tech Dev Ct Co Ltd Crystallization apparatus, crystallization method, device and phase modulation element
KR100578787B1 (ko) 2004-06-12 2006-05-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7566602B2 (en) 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
DE102006018801A1 (de) * 2006-04-22 2007-10-25 Carl Zeiss Laser Optics Gmbh Vorrichtung sowie Verfahren zum Erhitzen eines Substrats
TWI469223B (zh) 2007-09-03 2015-01-11 半導體能源研究所股份有限公司 薄膜電晶體和顯示裝置的製造方法
KR20100074193A (ko) 2007-09-21 2010-07-01 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 트랜지스터에서 사용되는 측면 결정화된 반도체 섬의 집합
US8557040B2 (en) 2007-11-21 2013-10-15 The Trustees Of Columbia University In The City Of New York Systems and methods for preparation of epitaxially textured thick films
CN102099895B (zh) * 2009-03-05 2016-10-12 株式会社日本制钢所 结晶膜的制造方法及结晶膜制造装置
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
KR101884890B1 (ko) * 2011-08-12 2018-08-03 삼성디스플레이 주식회사 박막 트랜지스터 결정화 방법, 박막 트랜지스터 표시판 및 그 제조 방법
JP2014170686A (ja) * 2013-03-04 2014-09-18 Toshiba Corp 表示素子の製造方法、表示素子及び表示装置
KR102045441B1 (ko) * 2013-06-21 2019-11-18 엘지디스플레이 주식회사 열처리 장치 및 열처리 방법
CN112216603A (zh) * 2019-07-10 2021-01-12 创能动力科技有限公司 用于晶片的激光处理方法及半导体装置
US11909091B2 (en) 2020-05-19 2024-02-20 Kymeta Corporation Expansion compensation structure for an antenna
EP3970899B1 (en) * 2020-09-18 2023-11-22 Laser Systems & Solutions of Europe Method of and system for uniformly irradiating a frame of a processed substrate having a plurality of frames

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5687361A (en) * 1979-12-19 1981-07-15 Hitachi Ltd Semiconductor device and its manufacture
JPS61163631A (ja) * 1985-01-14 1986-07-24 Ricoh Co Ltd 薄膜形成方法
JPS5821319A (ja) * 1981-07-30 1983-02-08 Fujitsu Ltd レ−ザアニ−ル方法
JPS5890723A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp レ−ザビ−ム照射による物性変化方法
JPS60117613A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法
JPH07118443B2 (ja) * 1984-05-18 1995-12-18 ソニー株式会社 半導体装置の製法
US4713518A (en) * 1984-06-08 1987-12-15 Semiconductor Energy Laboratory Co., Ltd. Electronic device manufacturing methods
US4680855A (en) * 1984-10-29 1987-07-21 Semiconductor Energy Laboratory Co., Ltd. Electronic device manufacturing methods
JPH03273621A (ja) * 1990-03-23 1991-12-04 Sony Corp 半導体メモリの製造方法
JPH04282869A (ja) * 1991-03-11 1992-10-07 G T C:Kk 薄膜半導体装置の製造方法及びこれを実施するための装置
JPH0562924A (ja) * 1991-09-04 1993-03-12 Sony Corp レーザアニール装置
JPH0566422A (ja) * 1991-09-04 1993-03-19 Sony Corp 液晶表示装置の製造方法及びセンサの製造方法
JPH05129332A (ja) * 1991-11-06 1993-05-25 Fujitsu Ltd 薄膜トランジスタの製造方法
KR100269350B1 (ko) * 1991-11-26 2000-10-16 구본준 박막트랜지스터의제조방법
JP3200639B2 (ja) * 1992-05-19 2001-08-20 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
SG46344A1 (en) * 1992-11-16 1998-02-20 Tokyo Electron Ltd Method and apparatus for manufacturing a liquid crystal display substrate and apparatus and method for evaluating semiconductor crystals
TW403972B (en) * 1993-01-18 2000-09-01 Semiconductor Energy Lab Method of fabricating mis semiconductor device
JP3267375B2 (ja) * 1993-03-23 2002-03-18 ティーディーケイ株式会社 固体撮像装置
US5471330A (en) * 1993-07-29 1995-11-28 Honeywell Inc. Polysilicon pixel electrode
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
JP3326654B2 (ja) * 1994-05-02 2002-09-24 ソニー株式会社 表示用半導体チップの製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7746311B2 (en) 1998-04-28 2010-06-29 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor circuit and a semiconductor display using the same
JP2003309456A (ja) * 1998-04-28 2003-10-31 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ回路およびそれを用いた半導体表示装置
US7042432B2 (en) 1998-04-28 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor circuit and a semiconductor display using the same
KR100712648B1 (ko) * 1999-04-19 2007-05-02 소니 가부시끼 가이샤 반도체 박막을 결정화하는 방법, 레이저 조사 시스템, 박막 트랜지스터 제조 방법, 표시 장치의 제조 방법 및 유기 el 표시 장치의 제조 방법
JP2003528461A (ja) * 2000-03-16 2003-09-24 ザ トラスティース オブ コロンビア ユニバーシティ イン ザ シティ オブ ニューヨーク 連続運動順次横方向凝固を実現する方法およびシステム
JP2009206521A (ja) * 2001-08-03 2009-09-10 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2004319613A (ja) * 2003-04-14 2004-11-11 Semiconductor Energy Lab Co Ltd Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法
JP2006294751A (ja) * 2005-04-07 2006-10-26 Toshiba Corp 半導体集積回路及びその製造方法
JP2009529245A (ja) * 2006-03-08 2009-08-13 アプライド マテリアルズ インコーポレイテッド 基板に形成された熱処理構造用の方法および装置
JP2014060423A (ja) * 2006-03-08 2014-04-03 Applied Materials Inc 基板に形成された熱処理構造用の方法および装置
US10840100B2 (en) 2006-03-08 2020-11-17 Applied Materials, Inc. Method of thermal processing structures formed on a substrate
US10141191B2 (en) 2006-03-08 2018-11-27 Applied Materials, Inc. Method of thermal processing structures formed on a substrate
JP2010109290A (ja) * 2008-10-31 2010-05-13 Dainippon Printing Co Ltd 半導体装置の製造方法及び半導体装置
JP2010245316A (ja) * 2009-04-07 2010-10-28 Sumco Corp エピタキシャルウェーハの製造方法
JP2012522646A (ja) * 2009-04-07 2012-09-27 エクシコ フランス レーザエネルギによって半導体材料表面を照射する方法および装置
JP2011071261A (ja) * 2009-09-25 2011-04-07 Ushio Inc レーザーアニール装置
JP2013520822A (ja) * 2010-02-26 2013-06-06 エクシコ フランス レーザーエネルギーにより半導体材料表面を照射する方法と装置
JP2011233597A (ja) * 2010-04-23 2011-11-17 V Technology Co Ltd レーザアニール方法、装置及びマイクロレンズアレイ
WO2011132559A1 (ja) * 2010-04-23 2011-10-27 株式会社ブイ・テクノロジー レーザアニール方法、装置及びマイクロレンズアレイ
JP2012044046A (ja) * 2010-08-20 2012-03-01 Sumitomo Heavy Ind Ltd レーザアニール装置及びレーザアニール方法
WO2019171502A1 (ja) * 2018-03-07 2019-09-12 堺ディスプレイプロダクト株式会社 レーザアニール装置、レーザアニール方法およびアクティブマトリクス基板の製造方法
JP2025072572A (ja) * 2021-02-26 2025-05-09 京セラ株式会社 テンプレート基板、半導体基板、半導体デバイスの製造方法

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