JPH03236642A - フレームカウンタ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えばディジタル通信分野にシいて用いられ
るフレームカウンタ装置に関するものである。

〔従来の技術〕

例えば、ディジタル通信の分野では多チャンネルの符号
群を時分割多重化することにより、シリアルデータスト
リームを生成し、単一の通信路を経由して、これら多チ
ャンネルの符号群のデータを授受することが行われてい
る。時分割多重化するに当って、各符号群を所定の時間
位置に配置することが必要となるが、このための操作に
用いられる基本タイミングを生成する装置が７レームカ
ウンタと呼ばれる装置である。即ち、送信側では送信用
フレームカウンタによって与えられるタイミングに従っ
て、多チャンネルの符号群のデータを順次配列し、単一
の通信路を介して、これを受信側に送り、受信側ではこ
れを受信用７レームカウンタで規定されるタイミングに
従ってシリアルデータストリームから多チャンネルの符
号群を。

１チヤンネルずつ分離することによってデータを再生す
ることが行われている。

上記用途に用いられるフレームカウンタ装置はカウンタ
をカスケード接続することで実現できる。

第５図は、上記フレームカウンタ装置の従来例を説明す
るためのブロック図であり、第６図は。

＃ＩＳ図を説明するためのタイミング図である。なか、
第６図及び以下にかいては説明を簡単にするため、Ｎ＝
＝３．Ｍ＝２の場合について記述する。

また、第５図と第６図の番号は対応している。

第５図及び第６図にかいて、第１の２ビットカウンタ（
１６１）は外部から入力されるクロック（１）に同期し
てカウント出力（４１）を出力する。カウント出力（４
１）が３になるとキャリー出力（１７１）が１Ｌ′とな
る。第２の２ビットカウンタ（１６２）は、上記キャリ
ー出力（１７りが１Ｌ′の状態の時だけカウントする。

第３の２ビットカウンタも同様にキャリー出力（１７２
）が１Ｌ′の状態の時だけカウントする。従って第５図
にかいては、３個の２ビットカウンタをカスケード接続
することによシ、基本タイミングと上記基本タイミング
に対応したアドレス６ビットを生成する最大６４進の７
レームカウンタ装置が実現される。

また、６ビットのカウント出力（４１）、　　（４２）
１（４５）は、アドレスデコーダ（９１に入力される。

上記アドレスデコーダ（９）は特定のアドレス（第６図
では１１１　（４１）でリセット出力Ｈｆ：出力する。

上記デコーダ（９１の出力Ｑ（１は論理和ゲートａ２に
かいて外部からのプリセット信号ａＤと論理和演算され
プリセット出力ａ３となる。これによｊ６６４以下の任
意の周期を持つフレームカウンタ装置が実現できる。

さらに、外部からのプリセット信号ａ１＋によって７レ
ームカウンタ装置を希望するタイミングでプリセットす
ることができる。

〔発明が解決しようとする課題〕

一般的なディジタルエＣのカウンタにかいて。

キャリー出力は、キャリー入力とカウント出力の論理積
演算の出力である。従って、第５図、第６図においてキ
ャリー出力（１７１）は、第２の２ビットカウンタ（１
６１）、第３の２ビットカウンタ（１６２）を通過する
過程で遅延するため、キャリー出力（１７２）、キャリ
ー出力（１７Ｍ　）　　と徐々にパルス幅が小さくなっ
てくる。このため、キャリー出力の伝搬遅延時間が無視
できないような高い周波数にかいては、カスケード接続
できるカウンタの個数に上限ができてし筐うという課題
があった。

この発明は、かかる課題を解決するためになされたもの
で、キャリー出力とカウント出力を入力クロックで読み
直すことによう、高い周波数の入力クロックにかいても
、カスケード接続できるカウンタの個数の上限をなくシ
、任意の周期を持つフレームカウンタ装置を実現するこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係るフレームカウンタ装置にかいては、各段
のカウンタのキャリー出力とカウント出力を入力クロッ
クで読み直すことによう、上記各段のカウンタのキャリ
ー出力の入力クロックに対する遅延時間を吸収し、キャ
リー出力の伝搬遅延の蓄積を防ぐものである。

〔作用〕

この発明においては、各段のカウンタのキャリー出力の
入力クロックに対する遅延時間を吸収することによう、
カスケード接続できるカウンタの個数の上限をなくすこ
とを可能にしたものである。

〔実施例〕

第１図、第２図はこの発明の実施例を示すブロック図で
あシ、第３図、第４図は、第１図、第２図を説明するた
めのタイミング図である。なか。

第１図と第２図とｗ、３図と第４図′の番号は対応して
いる・また、簡単のため、第３図、第４図及び以下にか
いては、Ｎ：＝３．Ｍ＝２の場合について記述する。

第１図、第２図、第３図、第４図にかいて、第１の２ビ
ットカウンタ（１６１）のキャリ出力（１７１）ａ、ａ
ｌのフリップフロップ（１１１１）に入力される。上記
第１のフリップフロップ（ｔＳｔ）は、上記キャリー出
力（１７１）をクロック（０で読み直し。

第１のアドレスカウンタ回路（２１）のキャリー出力（
３１）を出力する。第２の２ビットカウンタ（１１ｉ２
）は、上記キャリー出力（３１）が１Ｌ′の時だけカウ
ントする。上記第２の２ビットカウンタ（１６２）のキ
ャリー出力（１７２）は第２のフリップフロップ（１８
２）に入力され、上記第２の７リツプフロツプ（１８２
）は上記キャリー出力（１７２）をクロック（１）で読
み直し、第２のアドレスカウンタ回路（２２）のキャリ
ー出力（３２）ｔ−出力する。同様に第３の２ビットカ
ウンタ（１６５）は、上記キャリー出力（３２）が１Ｌ
′　の時カウントし、第３の７リツプフロツプ（１１Ｂ
りにキャリー出力（１７３）を出力する。上記第３の７
リツプフロツプ（１１１５）は、第３のアドレスカウン
タ回路（２５）のキャリー出力（３５）を出力する。従
って、上記３つのアドレスカウンタ回路をカスケード接
続することによう、６ビットのフレームカウンタ装置が
実現する。

しかし、上記第１の２ビットカウンタ（１６１）のキャ
リー出力（１７１）、第２の２ビットカウンタ（１６２
）のキャリー出力（１７２）、第３の２ビットカウンタ
（１１ｉ５）のキャリー出力（１７５）　はそれぞれ、
上記第１の７リツプフロツプ（ｌａｌ）。

第２のフリップフロップ（１１１２）、　　第３の７リ
ツプフロツプ（１８ａ）に入力され、上記クロック（１
）で読み直されるため、上記３つのアドレスカウンタ回
路のキャリー出力（３１）、　　（３２）ｔ　　（３３
）は、それぞれのカウント出力（４１）、（４２）。

（４３）よＦｉｔクロック分だけ遅れてし！う。そこで
、６ビットのカウント出力（４＊）ｔ　　（４２）、（
４３）をそろえるため上記第１のアドレスカウンタ回路
（２１）のカウント出力（４１）は、３ビットシフトレ
ジスタ（５１）に入力される。上記３ピツトシフトレジ
スタ（５１）は上記カウント出力（４１）を、クロック
（１）に同期して３ビットシフトさせたアドレス出力（
６１）として出力する。同様に第２のアドレスカウンタ
回路（２２）のカウント出力（４２）は、２ビットシフ
トレジスタ（５２）に入力され、上記クロック（１）に
同期して２ビットシフトしたアドレス出力（６２）とな
る。さらに、第３のアドレスカウンタ回路（２３）のカ
ウント出力（４Ｍ）は、１ビットシフトレジスタ（５５
）に入力され。

上記クロック（１）に同期して１ピツトシフトしたアド
レス出力（６３）となる。さらに、３つのアドレス出力
Ｃａ１）Ｉ　　Ｃｏ２）ｔ　　Ｃａ５）で構成される８
ビットのアドレス値は、加算器（７）に入力される。上
記加算器（７）は本実施例の場合、アドレス値を４つだ
け加算する加算器であシ、上記加算器（７）は４つｍＺ
し＊ｙｙｖｘ値（８１）＃　　（１１２）ｔ　　（８４
５）　　を出力する。従って、第３図、第４図に示す通
す。

上記４つ加算したアドレス値＜８１）、　　（１１２）
ｊ　（８３）は同じタイミングで出力し、ｌＩビットの
アドレスを生成するフレームカウンタ装置が実現される
。

さらに、６ビット以下の任意の周期を持つ７レームカウ
ンタ装置とするために、決められたアドレス値（第３図
、第４図では、１１１（４））で７レームカウンタ装置
をリセットする場合を考える。

上記４つ加算したアドレス値（１１）、　　（８２）。

（８５）は、アドレスデコーダ（９１に入力される。上
記アドレスデコーダ（９）は、決められたアドレス値（
本実施例にかいては、１１１（４１）でデコード出力α
・を出力する。上記デコード出力軸は、論理和ゲートυ
にかいて、外部から入力されるリセット信号卸と論理和
演算され、リセット出力０となる。

上記リセット出力０は、第３図、第４図に示す通、ｐ、
３ビットシリアルインパラレルアウトシフトレジスタ（
以下、３ビット８７　Ｐシフトレジスタと略す。）ａ４
１に入力される。上記３ピツ）８／Ｐシフトレジスタ０
は、上記クロック（１）に同期して上記リセット信号ａ
ｓｔシフトし、１ビットシフトした出力（１５１）を上
記第１のアドレスカウンタ回路（２１）に、２ビットシ
フトした出力（１５２）を上記第２のアドレスカウンタ
回路（２２）に、３ビットシフトした出力（１５３）を
上記第３のアドレスカウンタ回路（２５）に、それぞれ
出力する。

その結果第３図、第４図に示す通す、上記４つ加算した
アドレス値（８１）ｔ　　（８２）ｔ　　（＠！Ｓ）は
同時にリセットされ１０′　となる。従って、正しいタ
イミングで７レームカウンタ装置はリセットされ、任意
の周期を持つフレームカウンタ装置が実現される。

この場合１例えば第２のアドレスカウンタ回路（２すに
入力されるキャリー出力（３１）は、第１の２ビットカ
ウンタ（１ｓ１）　ｆｃ通過した時の伝搬遅延時間を含
んでからす、第１の７リツプ７０ツブ（ｔｉｔ）の遅延
時間だけを含む。つ１シ、何段のカスケード接続を行っ
ても、各段に入力されるキャリー出力と入力クロックと
のタイミングは同じとなう、キャリー出力の伝搬遅延時
間の蓄積は生じない。従って、カスケード接続できるカ
ウンタの個数の上限をなくシ、任意の周期のフレームカ
ウンタ装置が実現される。

〔発明の効果〕

この発明は以上説明した通す、各段のカウンタのキャリ
ー出力を入力クロックで読み直し、各段のカウンタのカ
ウンタ出力をそれぞれ必要数だけ入力クロックに同期し
てシフトさせることによう。

カスケード接続できるカウンタの個数の上限をなくし任
意の周期を設定できる７レームカウンタ装置の実現を可
能にする効果がある。

【図面の簡単な説明】

第１図、第２図はこの発明の実施例を示すブロック図、
第３図、第４図は、第１図、第２図を説明するために各
部信号を示すタイミング図、第５図は従来のフレームカ
ウンタ装置の実施例を示すブロック図、第６図は第５図
を説明するための各部信号を示すタイミング図である。 図において、（０はクロック、　　（３１）〜（２Ｎ）
は第１から第１のアドレスカウンタ回路、　　（５１）
〜（ＳＮ）はＮビットから１ピツト曾てのＮ個のシフト
レジスタ、（７）は（Ｎ＋１）の加算器、（９）はアド
レスデコーダ、ａ３は２入力論理和ゲー）、ａ４１はＮ
ビットシリアルインパラレルアウトシフトレジス／、　
（ｆｌｉｔ）　〜（１１ｉＮ）は第１から第１のＭｋ”
トカウンタ、（１・１）〜（ｌｉｌＮ）　　は第１から
第１のフリップフロップである。 なか０図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 外部から入力されるクロックを入力とするＭビットカウ
   ンタ及び上記カウンタのキャリー出力を入力とし上記ク
   ロックをトリガ信号とするフリツプフロツプを構成要素
   とするアドレスカウンタ回路を、第１のアドレスカウン
   タ回路から第１のアドレスカウンタ回路まで順番にカス
   ケード接続したＮ段のフレームカウンタ回路と、上記第
   １のアドレスカウンタ回路から第Ｎのアドレスカウンタ
   の出力をそれぞれ入力とし、対応するアドレスカウンタ
   回路のカスケード接続の順番に従つてＮビット、（Ｎ−
   １）ビットと１ビットずつ減少させたシフト数だけ、上
   記クロックに同期してシフトさせるＮビットシフトレジ
   スタから１ビットシフトレジスタまでのＮ個のシフトレ
   ジスタと、上記Ｎ個のシフトレジスタの出力を入力とし
   、（Ｎ＋１）だけ加算して出力する加算器と、上記加算
   器の出力を入力とするアドレスデコーダと、上記アドレ
   スデコーダの出力と外部から入力されるリセット信号と
   の論理和演算を行う２入力論理和ゲートと、上記２入力
   論理和ゲートの出力を入力とし、上記クロックに同期し
   て上記第１のアドレスカウンタ回路から第Ｎのアドレス
   カウンタ回路までのＮ個のアドレスカウンタ回路にリセ
   ット信号を出力するＮビットシリアルインパラレルアウ
   トのシフトレジスタとを備えたことを特徴とするフレー
   ムカウンタ装置。 （ただし、Ｍ、Ｎは任意の正の整数である。）