JPH08250680A - 微小電子回路構造を形成する方法 - Google Patents

微小電子回路構造を形成する方法

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JPH08250680A
JPH08250680A JP8025267A JP2526796A JPH08250680A JP H08250680 A JPH08250680 A JP H08250680A JP 8025267 A JP8025267 A JP 8025267A JP 2526796 A JP2526796 A JP 2526796A JP H08250680 A JPH08250680 A JP H08250680A
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Abstract

(57)【要約】 【課題】 所定面積に対して一層大きいキャパシタ容量
を得る。 【解決手段】 全般的に云うと、この発明は電子サイク
ロトロン共鳴（ＥＣＲ）の様な乾式プラズマ・エッチン
グ方法を利用して、ＤＲＡＭ記憶セルに勾配つき側壁を
作る。この方法によって作られた下側電極の丸くした角
により、高級誘電体材料を実質的なひび割れなしにデポ
ジットすることができ、更に、この高級誘電体層を作る
時の一様性により、静電容量を厳密に予測し、且つ制御
することができる。この発明の一実施例は、主面を持つ
支持層（例えばＳｉ基板３０）と、支持層の主面に重な
る下側電極と、下側電極の上面に重なる誘電率の高い材
料の層（例えばＢＳＴ ４４）とを有する微小電子回路
構造を作る方法である。下側電極が障壁層（例えばＴｉ
Ｎ ３６）及び非反応性の層（例えばＰｔ ４２）を有
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は全体的にキャパシタの
様な集積装置を構成するのに、誘電率の高い材料を使う
改良された構造及び方法に関する。更に具体的に云う
と、この発明は、キャパシタの下側電極の上に勾配つき
側面を形成することに関する。好ましい実施例はダイナ
ミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関
する。
【０００２】
【従来の技術および課題】この発明の範囲を制限するつ
もりはないが、この発明の背景を半導体微小電子回路の
上の誘電率の高い材料に対する電気接続部を形成する現
在の方法に関連して説明する。
【０００３】ＤＲＡＭは多くのディジタル電子装置に使
われており、コンピュータ・メモリに最も普通に使われ
る。コンピュータには多くのメモリを絶えず必要として
いる為に、高密度のＤＲＡＭに対する需要が生じてい
る。一般的にＤＲＡＭはキャパシタをデータ記憶装置と
して使うが、貴重な回路面積の最大の使い手になりつつ
あるのがこう云う装置のキャパシタである。一層高い密
度のキャパシタ回路を達成するには、集積回路の所定面
積に対して一層大きい記憶静電容量を必要とする。一般
的に、全体的な記憶静電容量は、キャパシタ誘電体と接
触している電極の表面積、及び電極の間にある材料の誘
電率に関係する。微小電子回路の面積当たり一層高い静
電容量を達成する為に一般的に利用されている現在の方
法は、ＳｉＯ2 又はＳｉＯ2 ／Ｓｉ3 Ｎ4 を誘電体とし
て使って、トレンチ及び積重ねキャシタ等の形状を高め
ることにより、単位面積当たりのキャパシタの表面積を
増加することである。この方式は、２５６メガビット及
び１ギガビットのＤＡＲＭと云う様な装置の製造可能性
の点で非常に困難になる。
【０００４】別の方式は、キャパシタ誘電体に、一層誘
電率の高い材料を使い、回路面積をそれに対応して増加
せずに、全体の記憶静電容量を増加する様にすることで
ある。キャパシタを含む集積回路は、一層高い密度を達
成する為には、高級な誘電体を持つこう云う材料を必要
とする。この明細書で云う「高級な誘電体」と云う言葉
は、装置の動作温度で、約５０より大きい誘電率を持つ
材料を意味する。（Ｂａ，Ｓｒ）ＴｉＯ3 （ＢＳＴ）の
様な多くの材料は高級な誘電率を持ち、それは一般的に
標準的な微小電子回路装置に使われている誘電体材料よ
りもずっと高い。種々の金属及び金属化合物、典形的に
はＰｔの様な貴金属並びにＲｕＯ2 の様な導電酸化物
が、こう云う高級誘電体材料に対する電極として提案さ
れている。然し、電子装置で役に立つ為には、こう云う
誘電率の高い材料の有利な性質を減じない様な信頼性の
ある電極構造及び方法を工夫しなければならない。
【０００５】
【課題を解決する為の手段及び作用】この発明では、高
密度の集積回路キャパシタの上に勾配つき側壁を持つ下
側電極を構成する改良された方法を提供する。更にこの
方法は、一層大きな接触面積を与えながら、そして上側
の角に於ける高級誘電体のひび割れを防止する為に滑ら
かな上面を保ちながら、前にデポジットされた下側にあ
る材料又は層に悪影響なしに、下側電極の上に高級誘電
体又は高−ｋ材料をデポジットすることができる様にす
る。
【０００６】この発明は、乾式エッチ過程を用いて、経
済的に勾配つき側壁を達成する方法を提供する。乾式エ
ッチ過程は、湿式エッチング過程に比べて利点が得られ
る様にする為に、半導体産業で最初に開発された。乾式
エッチの１つの利点は、湿式エッチングよりもより精密
に制御することができることである。乾式エッチの別の
重要な利点は異方性エッチができることである。これ
は、エッチ・パターンの段が略９０°、又はエッチの進
行方向が主に垂直方向又は基板の表面に対して法線方向
である場合である。大抵の今日のエッチ過程及び装置
は、全体的な異方性エッチングを達成しようとしてい
る。これは、等方性エッチングによって生ずるアンダー
カットが重要な因子ではない時、より精密な集積回路構
造が可能である為に望ましいことである。これと対照的
に、この発明は、水平方向、即ち基板の表面と平行にも
進行するエッチ・パターンを達成する様に構成された高
密度プラズマ反応器を使うことを考えている。こうする
と、この方法は部分的に従来の湿式エッチング過程の様
な等方性エッチに似ているが、乾式プラズマ・エッチン
グの利点を有する。
【０００７】大抵の集積回路エッチング技術が、選ばれ
た領域で材料を除去することを必要とする。これが、面
全体を耐食性フォトレジストで被覆し、選択的にフォト
レジストを除いて、エッチングすべきでない区域を残
し、その後、面をエッチ過程にかけることによって行な
われる。通常、フォトレジストは、目標材料に所望のパ
ターンをエッチングする前に、それが実質的に侵食され
ない様に選ばれ且つ十分な厚さにパターンぎめされる。
フォトレジストのエッチング速度に対する目標材料のエ
ッチング速度の比がこのエッチの選択度である。普通
は、アンダーカットを防止すると共に一層広いプロセス
の窓が得られる様にする為に、約８又は１０より大きい
高い選択度が望ましい。これと対照的にこの発明は、Ｄ
ＲＡＭの下側電極の上に勾配つき側壁を得る為に、選択
度の低いエッチ組成又はフォトレジストを用いる。この
発明は、キャパシタの下側電極の上に、略垂直な側壁で
はなく、勾配つき側壁をエッチする為にプラズマ処理技
術を最適にした点では、最初であると思われる。
【０００８】キャパシタの下側電極の上に勾配つき側壁
を必要とすることは、下側電極の上に高級誘電体材料を
デポジッションすることと関係がある。高級誘電体材料
のデポジッションは酸素含有雰囲気内で高い温度（一般
的に約５００℃より高く、典形的には６００℃より高
い）で行なわれるのが普通である。多くの電極材料は、
こう云う環境では、酸化して、絶縁性になったり又はそ
の他の形で劣化する。高級誘電体材料のデポジッション
より前に形成された初期電極構造は、このデポジッショ
ンの間もその後も安定であるべきであり、これに対して
このデポジッションの後に形成された後続の電極構造
は、このデポジッションの後でだけ安定であればよい。
この明細書で、高級誘電体材料に接触する材料に関連し
て、「非反応性」と云う言葉を使う時、それは処理の間
並びにその後、高級誘電体材料に対して安定な導電界面
を作る材料を意味する。
【０００９】高級誘電体材料に対する電極として使われ
る特定の材料に関係なく、特に半導体プロセスの集積の
分野では、ある問題が一般的に全てに共通である。特
に、高級誘電体材料のデポジッション又はアニールの間
（又はその後）、下側電極の下側並びに／又は上側の角
で高級誘電体材料にひび割れの形成が起こり得ることが
分かった。このひび割れの形成は、下側電極の比較的尖
った角の縁に於ける高級誘電体材料の応力集中によるも
のであるかもしれないと考えられる。こう云うひび割れ
は高級誘電体材料の層の上面から下側電極にまで達する
ことがあり、悪い結果をもたらす。例えば、キャパシタ
に対する上側電極の様な導電層を高級誘電体層の上にデ
ポジットした場合、キャパシタが実質的な漏れを持つこ
とがあり、或いは２つの電極の間で短絡さえすることが
ある。
【００１０】継続中の米国特許出願番号第０８／２８
３，８７１号、西岡、パク、バタチャリヤ、サマーフェ
ルトらによる『側壁スペーサを有する高誘電率材料の電
極』には、その上に高級誘電体材料をデポジットしても
実質的にひび割れを生じない様な、角を丸くした上面を
形成する為の側壁スペーサを持つ下側電極が記載されて
いる。この側壁スペーサは、下側電極と高級誘電体材料
の層の間の電気的な接触表面積を減らさない様にも設計
されている。
【００１１】全般的に云うと、この発明は側壁スペーサ
と同じ利点を持ちながら、側壁スペーサを形成する為の
余分の工程を使わないで、下側電極を製造する方法を利
用する。この発明は、側壁スペーサと同じ様に、高級誘
電体層のひび割れを防止する為に角を丸くする。構造の
物理的な寸法について使うときの「縦横比」と云う言葉
は、構造の高さと幅との比を意味する。縦横比が高いこ
とは、高級誘電体材料と接触する表面積を大きくするこ
とができる様にして、所定の大きさの半導体面積及び所
定の勾配に対し、静電容量を最大にする。然し、電極の
表面積と勾配との間には兼ね合いがある。勾配を一層小
さい角度に減少すると、電極表面積もそれに対応して減
少する。
【００１２】勾配つき側壁構造が、節の頂部及び側面の
厚さ及び組成の一様性を一層よくする。この発明の方法
によって作られた非反応性の層の滑らかな移り変わり
は、高級誘電体材料の適用を一様な厚さにすることがで
きる様にする。節の静電容量が高級誘電体の厚さに反比
例するから、勾配つき側壁構造を形成する為のこの発明
の方法を用いると、静電容量をより厳密に予測し、且つ
制御することができる。この発明は、従来のエッチング
方法、又は前に述べた別個の側壁スペーサによってこれ
までに可能であったよりも、一層小さい角度の側面の勾
配ができる様にする。基板の水平面から約７５°未満の
角度を持つ一層勾配の小さい壁は、ＢＳＴ層を適用する
のに、同形ＣＶＤではなく、スパッタリング方法を使う
ことができる様にする。側面の角度が一層大きいときに
は、高い同形性、又はＢＳＴ層の一様な厚さでのカバー
を達成する為に、一般的には同形被覆、例えばＣＶＤが
好ましい。側面の角度が一層小さいとき、普通のスパッ
タリング過程によって、緩やかな角度の上に十分な同形
性を達成することができる為、スパッタリングが使える
様になる。スパッタリングは、プロセス制御が一層容易
である為に一層大きなプロセスの窓が使え、汚染に伴う
問題が一層少なく、それ程複雑でなく、その為にかかる
コストが少なくなり、再現性が一層良くなるので、ある
用途ではＣＶＤより好ましい。
【００１３】この発明の実施例はＣｌ2 ／Ａｒ雰囲気
（５０％，５０％）を持つ電子サイクロトロン共鳴（Ｅ
ＣＲ）プラズマ・エッチング反応器を用いる。基板の温
度ＴSを、冷却チャックを用いて０及び５０℃の間に制
御することが好ましい。こうすると、フォトレジストの
過熱が防止され、白金、ＳｉＯ2 及びフォトレジストの
間のエッチ選択度が制御される。目標基板は、プラズマ
速度を高める為に、プラズマの流れの電位から２００乃
至３００ Ｖにバイアスする。この実施例のプラズマ密
度は１０11イオン／cm3 である。反応器が、プラズマを
局限する為の下側多極磁気閉込め構造を含む。この閉込
めによってプラズマの密度が増加し、それがプラズマ・
エネルギ及びエッチ選択度と組合さって、図３に示す様
に、白金及びフォトレジストのより水平なエッチをもた
らす。白金／フォトレジストの選択度は１／１及び１／
４の間であり、好ましい実施例の勾配、即ち約６０°を
達成する為に約１／２であることが好ましい。この方法
によると、従来の乾式又は湿式エッチング過程を用いる
場合よりも、一層角度が小さい勾配が可能である。
【００１４】この発明の実施例は、主面を持つ支持層を
形成し、次に支持層の主面の上に下側電極をデポジット
してエッチングし、その後、下側電極の上面の上に誘電
率の高い材料の層をデポジットすることを含む。下側電
極のエッチングには、１０11イオン／cm3 程度の稠密な
乾式プラズマ・エッチングを用いて、非反応性の層の上
に勾配つきの側面を形成する。このエッチにすると、下
側電極の側面から上面までの緩やかな丸くした移り変わ
りが得られる。勾配つきの側面により、高級誘電体によ
る一様な段のカバーが得られ、上面の丸くした角は、誘
電率の高い材料の層に於けるひび割れの形成を最小限に
抑える。
【００１５】これが、高級誘電体材料のデポジッション
をやりやすくする為に、乾式プラズマ・エッチング技術
を用いて勾配つきの電極が製造された最初の微小電子回
路構造であると思われる。こう云う微小電子回路構造は
多層キャパシタ及びピロ電気（pyroelectric）装置（例
えば無冷却の赤外線検出器）及び永久分極性を利用した
不揮発性強電性ＲＡＭの様なその他の薄膜装置にも使う
ことができる。
【００１６】この発明に特有と考えられる新規な特徴は
特許請求の範囲に記載してあるが、この発明自体並びに
その他の特徴及び利点は、以下図面について詳しく説明
する所から最もよく理解されよう。
【００１７】
【実施例】この発明の好ましい実施例は、図面の図１−
９を参照すれば最もよく理解されよう。図面全体に亘
り、同様な部分には同じ参照数字を用いている。
【００１８】図１について説明すると、この発明の一実
施例の完成された構造が示されている。下側電極構造４
２は角を丸くした勾配つき側壁４３を持ち、この上に高
級誘電体材料４４を実質的なひび割れなしにデポジット
することができる。この発明は、乾式エッチ過程を用い
て、経済的に勾配つき側壁を達成する方法を提供する。
乾式エッチ過程はエッチング過程を精密に制御する為、
並びに異方性エッチができる様にする為に開発されたも
のであり、エッチ・パターンの段は略９０°である。こ
れと対照的に、この発明は水平エッチングを得る為にも
使うことができる新たに開発された乾式過程を用いる。
この発明は、キャパシタの下側電極の上に、略垂直な側
壁ではなく、勾配つき側壁を形成する為に、このエッチ
過程を最適にして用いた最初であると考えられる。この
過程によると、従来の方法では、異方性技術を用いて側
壁を形成する為に必要であった余計な工程なしに、勾配
つき側壁を達成することができる。更に、勾配の角度
は、従来方法で得られたよりも一層小さくすることがで
きる。
【００１９】図２−８について説明すると、図１の完成
された構造に示されるこの発明の実施例を形成する方法
が示されている。図２はシリコン半導体基板３０の上に
重なるＳｉＯ2 層３２内に形成されたポリ−Ｓｉプラグ
３４を示す。ＴｉＳｉ2 ／ポリ−Ｓｉプラグ３４に重な
る１００nmのＴｉＮ層３６が、下側電極の拡散障壁層を
構成し、標準的なスパッタリング及びエッチング方法に
よって形成されている。ＴｉＮ層は高さｄ1 を幅ｄ2 で
除した縦横比を有する。この実施例は１より小さい縦横
比を示している。
【００２０】この後、基板の温度を３２５℃に保ち、Ｐ
ｔターゲットを使って、５ mTorrのＡｒ雰囲気内で２
００nmのＰｔ層４２が図３に示す様にＤＣスパッタリン
グによってデポジットされる。Ｐｔ層４２を適用した
後、フォトレジスト５２が適用され、図３に示す様なマ
スクを形成する様にエッチされる。Ｐｔ層４２は、電子
ビーム蒸着、ＣＶＤ又は金属有機ＣＶＤ（ＭＯＣＶＤ）
を使ってもデポジットすることができる。Ｐｔ層４２の
高さは、高級誘電体材料の所望の静電容量密度、所望の
合計静電容量及び装置の世代によって変わり得る。例え
ば、１ギガビットのＤＲＡＭの様な将来の装置は、２５
６ＭのＤＲＡＭ装置に比べてより多くの電極表面積を持
つ様に、一般的には一層背の高いキャパシタを必要とす
ることがある。これは、１ギガビットのＤＲＡＭは、一
般的に、２５ fF／セルの電荷記憶条件を満たすことが
必要になるからである。層４２内での層３６の高さを増
加して、この構造に使われる白金の量を減らすことがで
きる。白金を減らすことは、少なくとも２つの理由で望
ましい。第１に、ＰｔはＰｔ原子の総数の小さな百分率
を構成する放射性同位元素Ｐｔ−１９０を持っている。
Ｐｔを減少すると、装置のソフト・エラーを招く惧れの
ある放出されるα粒子の数が減少する。第２に、Ｐｔは
非常に値段が高く、一層薄い層にすれば、使われる材料
の分量が減少する。
【００２１】図４は、エッチ過程の間に変化する時の白
金層４２及びフォトレジスト層５２の形と考えられるも
のを示している。この過程は、０．０°のＣｌ2 ／Ａｒ
雰囲気（５０％，５０％）を持つ電子サイクロトロン共
鳴（ＥＣＲ）プラズマ・エッチング反応器を使うことを
含む。基板の温度ＴS が、Ｈｅ冷却のチャックを用い
て、５０℃より低く制御される。基板は、装置の電位か
ら２００乃至３００ Ｖ負にバイアスされる。この実施
例のプラズマ密度は１０11／イオンcm3 乃至１０ 12／イ
オンcm3 の範囲内である。ＥＣＲ反応器が、プラズマを
局限する為の下側多極磁気閉込め構造を含む。プラズマ
・エネルギ並びにフォトレジストの選択度と組合せて、
この様にプラズマを閉込めた結果、図４に示す様に白金
及びフォトレジストのより多くの水平エッチが起こり、
一層角度の小さい側壁の勾配が得られる。
【００２２】図５は、エッチ過程が完了した後、そして
フォトレジストを除去する前のこの発明によって作られ
た白金層の勾配つき側壁を示す。図６は、フォトレジス
トを除去した後のこの発明によって作られた白金層の勾
配つき側壁を示す。この発明のエッチ過程が、約８５乃
至３０°の勾配角度を作ることができる。この角度は、
絶縁体の表面３２と、図６に示す様に、大体勾配の中点
に於ける白金層の接線との間の鋭角であり、側壁の頂部
の丸みを含まないが、側壁の全体的な角度を表わす。
【００２３】障壁層３６の酸化速度は、一般的に高級誘
電体デポジッション過程の初めには後よりもずっと急速
であるから、一般的には、高級誘電体のデポジッション
の前のそれ程困難でない酸化条件に構造を反応させる為
に、部分的な酸化を行なうのが有利である。例えば、高
級誘電体材料の金属−有機化学反応気相成長（ＭＯＣＶ
Ｄ）が１トルのＯ2 内で３分間６５０℃で行なわれる場
合、構造は、高級誘電体のデポジッションの前に、１ト
ルのＯ2 内で約２０分間６００℃でアニールすることが
できる。一般的にこの温度が低いことは、それが酸化速
度を下げ、一杯のデポジッション温度で酸化を行なった
場合よりも、Ｐｔ層４２が弛緩する時間が余計得られる
点で、或る利点がある。この酸化アニール過程の別の利
点は、Ｐｔ層４２が、エッチされた後の角があれば、そ
れを更に丸くする様に再配置することができることであ
る。
【００２４】前に述べた様に、ＢＳＴ層４４をＭＯＣＶ
Ｄ法によってデポジットして、図７に示す構造を形成す
ることができる。このデポジッションは、イオン、フォ
トン、電子又はプラズマ強化を使うことができる。これ
は、ＣＶＤ、スパッタリング又は回転被覆方法によって
も形成することができる。図７の構造では、Ｐｔ層４２
の勾配つき側壁が、Ｐｔ層４２とＢＳＴ層４４の間の表
面積に亘って完全な電気的な接触を保ちながら、角を丸
くした電極を形成する。Ｐｔ層４２から基板３０への電
気的な接触はＴｉＮ層３６を介して行なわれる。図８に
示す上側電極４６が、ＣＶＤ又はスパッタリングの様な
標準的な方法を用いて適用される。
【００２５】別の実施例として、図９は、縦横比が高
く、Ｐｔの上側電極層４６を追加したキャパシタを示
す。ＴｉＮ層３６は、その幅に比べて高さを一層高くし
て、縦横比を１より大きくしている。この実施例は、下
側電極のうち、ＢＳＴ層４４と接触している側壁を導電
状態に保つ利点を例示している。これは、こうすると、
高級誘電体を使うことによる静電容量の増加の他に、電
極の表面積が増加したことによって、基板の所定の表面
積内で一層大きな静電容量が得られるからである。
【００２６】図１０は、非反応性の層４２ではなく、障
壁層３６をエッチする為にこの発明の方法を用いた別の
実施例を示す。この時、非反応性の層はＣＶＤ又はスパ
ッタリング方法によって適用することができる。更に別
の案として、図１０の構造を使うが、層３６に（障壁層
材料の代わりに）絶縁材料を使い、下にあるプラグに対
する埋込み接点又は接続部を用いる。
【００２７】下記の表に、幾つかの実施例及び図面のま
とめを示した。
【００２８】
【表１】
【００２９】
【表２】表１のつづき 若干の好ましい実施例をこれまで詳しく説明した。この
発明の範囲が、ここで説明したものとは異なるが、特許
請求の範囲に含まれる実施例を包括するものであること
を承知されたい。実施は、シリコン、ゲルマニウム、砒
化ガリウム又はその他の電子材料系に於ける個別部品と
して又は完全集積回路として行なうことが考えられる。
【００３０】図４に示すエッチ輪郭はこの発明のエッチ
過程から生ずる。勾配を制御する重要なパラメータは、
エッチの水平成分である。水平成分は、選択度と、イオ
ン濃度及びイオン・エネルギの様なＥＣＲ反応器のパラ
メータとを使って、異方性エッチに近いものから等方性
エッチに近いものまで変えることができる。エッチ過程
の水平成分を増加することにより、側壁の勾配は一層低
くなる筈である。
【００３１】この発明のエッチ過程の別の重要なパラメ
ータは、エッチの選択度、並びにフォトレジストと白金
の間の選択度に影響するプロセス・パラメータと組合わ
せて使われるフォトレジストの厚さである。通常、保護
されていない区域のエッチが完了する前に、全面的な侵
食が起るのを防ぐ為に、フォトレジストは十分厚手に作
る。レジストは、エッチングしようとする材料のエッチ
速度がレジストのそれよりも高くなる様な選択度を持つ
ものを選ぶ。然し、選ばれた厚さ及び選択度によって、
フォトレジストがエッチングされてなくなった場合、下
側電極が、エッチ過程の終了前に、水平並びに垂直エッ
チにさらされ、側壁の角度は一層低くなる。
【００３２】ＳｉＯ2 層３２は、白金に対する接着力を
一層よくする為に、ＴｉＯ2 ，Ｔｉ，Ｚｒ，ＴｉＮ又は
ＺｒＯ2 の様な接着層並びに側方酸素拡散障壁をキャッ
プとして設けても設けなくてもよい。更に、ＴｉＳｉ2
層をＴｉＮ ３６及びポリ−Ｓｉプラグ３４の間の面間
領域に形成し、急速熱窒化過程を使うことによって余分
のＮをＴｉＮに導入し、こうしてＴｉＮに一層よい酸化
抵抗を持たせると共に、ＴｉＳｉ2 からポリ−Ｓｉへの
一層よい導電をもたらしてもよい。上に述べた各々の実
施例で、障壁層３６は、絶縁層３２の表面より下方に、
ポリ−Ｓｉプラグ３４が占めるチャンネル区域にまで延
びていてよい。この発明で予想される別の変更として
は、ポリ−Ｓｉプラグ３２が占めるチャンネル区域に障
壁層３４の全体を形成することが含まれる。引込んでい
ても又は平面状であってもよいが、このプラグは、エッ
チバック又は化学−機械的な研摩（ＣＭＰ方法）の何れ
かによって達成することができる。
【００３３】上に述べた様に、縦横比を一層大きくする
と、高級誘電材料と接触する表面積を一層大きくするこ
とができ、所定量の半導体面積に対する静電容量が最大
になる。他方、勾配つき側壁により、電極の角を丸め
て、高級誘電体のひび割れを防止することができる。勿
論、高い縦横比と勾配との間には兼合いがある。勾配を
一層小さい角度に下げると、一定の基板面積に対して
は、縦横比もそれに対応して減少する。この発明の実施
例に対する好ましい角度は、８０°未満で３０°より大
きく、更に好ましくは、７５°以下で５０°より大き
く、最も好ましくは７５°乃至６０°である。
【００３４】この発明を実施例について説明したが、こ
の説明はこの発明を制約するものと解してはならない。
以上の説明から、当業者には、ここに示した実施例の種
々の変更並びに組合せ及びこの発明のその他の実施例が
容易に考えられよう。従って、特許請求の範囲はこの様
な全ての変更又は実施例を包括するものであることを承
知されたい。
【００３５】さらに以下の項目を開示する。
【００３６】（１） 微小電子回路基板の主面の上に、
側面及び上面を持っていて、角の縁を形成する導電障壁
層を形成し、該障壁層の上に非反応性の層を形成し、該
非反応性の層の上にフォトレジストをパターンぎめし、
少なくとも部分的な水平エッチングを伴う乾式プラズマ
・エッチによって前記非反応性の層をエッチングして、
前記障壁層の角の縁に重なる勾配つき側面を前記非反応
性の層に形成し、前記非反応性の層の上に誘電率の高い
材料の層をデポジットする工程を含む微小電子回路構造
を形成する方法。
【００３７】（２） 請求項１記載の方法に於て、前記
勾配つき側面が基板の面から８０°未満の角度である方
法。
【００３８】（３） 請求項１記載の方法に於て、前記
勾配つき側面が基板の面から７５°未満で４０°より大
きい角度である方法。
【００３９】（４） 請求項１記載の方法に於て、前記
乾式プラズマ過程が電子サイクロトロン共鳴プラズマ・
エッチ過程である方法。
【００４０】（５） 請求項１記載の方法に於て、前記
障壁層が、導電金属、導電金属窒化物、導電金属酸化
物、導電金属珪化物、導電金属炭化物、導電金属硼化
物、三元非晶質窒化物、窒化チタン・アルミニウム、Ｚ
ｒ窒化物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒
化物、Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍ
ｇ窒化物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、Ｔａ
Ｓｉ窒化物、ＴｉＳｉ窒化物、及びその組合せからなる
群から選ばれた材料である方法。
【００４１】（６） 請求項１記載の方法に於て、前記
非反応性の層が、白金、パラジウム、イリジウム、レニ
ウム、ロジウム、金、銀、酸化ルテニウム、酸化錫、一
酸化チタン、酸化インジウム、酸化レニウム、酸化オス
ミウム、酸化ロジウム、酸化イリジウム、ドープされた
酸化錫、ドープされた酸化インジウム、ドープされた酸
化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、窒化ジ
ルコニウム、ＹＢａ2Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓｒ）Ｃ
ｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群から選
ばれる方法。
【００４２】（７） 請求項１記載の方法に於て、前記
誘電率の高い材料の層が、チタン酸バリウム・ストロン
チウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、
ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タ
ンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ
酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛
マグネシウム及びその組合せからなる群から選ばれた方
法。
【００４３】（８） 請求項１記載の方法に於て、更
に、前記誘電率の高い材料の層の上に上側電極を形成す
る工程を含む方法。
【００４４】（９） 請求項８記載の方法に於て、前記
上側電極が白金で構成される方法。 （１０） 微小電子回路基板の主面の上に、側面及び上
面で構成されていて、角の隅を形成する導電障壁層を形
成し、該障壁層の上に、白金で構成された非反応性の層
を形成し、前記非反応性の層の上にフォトレジストをパ
ターンぎめし、少なくとも部分的な水平エッチングを伴
う乾式プラズマ・エッチによって前記非反応性の層をエ
ッチングして、前記障壁層の角の縁に重なって、前記非
反応性の層の上に７５°未満の角度を持つ勾配つきの側
面を形成し、前記非反応性の層の上に誘電率の高い材料
の層をデポジットする工程を含む微小電子回路構造を形
成する方法。
【００４５】（１１） 請求項１０記載の方法に於て、
前記障壁層が、窒化チタン・アルミニウム、Ｚｒ窒化
物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、
Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化
物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒
化物、ＴｉＳｉ窒化物、及びその組合せからなる群から
選ばれた材料で作られる方法。
【００４６】（１２） 請求項１０記載の方法に於て、
前記非反応性の層が、白金、パラジウム、イリジウム、
レニウム、ロジウム、金、銀、酸化ルテニウム、酸化
錫、一酸化チタン、酸化インジウム、酸化レニウム、酸
化オスミウム、酸化ロジウム、酸化イリジウム、ドープ
された酸化錫、ドープされた酸化インジウム、ドープさ
れた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、
窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓ
ｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群
から選ばれた材料で作られている方法。
【００４７】（１３） 請求項１０記載の方法に於て、
誘電率の高い材料の層が、チタン酸バリウム・ストロン
チウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタン、
ジルコン酸チタン酸鉛ランタン、チタン酸ビスマス、タ
ンタル酸カリウム、タンタル酸鉛スカンジウム、ニオブ
酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオブ酸鉛
マグネシウム及びその組合せからなる群から選ばれてい
る方法。
【００４８】（１４） 請求項１０記載の方法に於て、
更に、前記誘電率の高い材料の層の上に上側電極を形成
する工程を含む方法。
【００４９】（１５） 請求項１０記載の方法に於て、
更に、非反応性の層を１より大きい縦横比で形成する工
程を含む方法。
【００５０】（１６） 微小電子回路基板の主面の上
に、側面及び上面を持っていて、角の縁を形成する導電
障壁層を形成し、該障壁層の上に、フォトレジストをパ
ターンぎめし、少なくとも部分的な水平エッチングを伴
うＥＣＲプラズマ・エッチによって前記障壁層をエッチ
ングして、前記障壁層の角の縁に重なって、７５°未満
の角度の勾配つきの側面を、前記非反応性の層の上に形
成し、前記障壁層の上に非反応性の層を形成し、該非反
応性の層の上に誘電率の高い材料の層をデポジットする
工程を含む微小電子回路構造を形成する方法。
【００５１】（１７） 請求項１６記載の方法に於て、
前記障壁層が、窒化チタン・アルミニウム、Ｚｒ窒化
物、Ｈｆ窒化物、Ｙ窒化物、Ｓｃ窒化物、Ｌａ窒化物、
Ｎ欠乏Ａｌ窒化物、ドープされたＡｌ窒化物、Ｍｇ窒化
物、Ｃａ窒化物、Ｓｒ窒化物、Ｂａ窒化物、ＴａＳｉ窒
化物、ＴｉＳｉ窒化物、及びその組合せからなる群から
選ばれた材料で作られている方法。
【００５２】（１８） 請求項１６記載の方法に於て、
前記非反応性の層が、白金、パラジウム、イリジウム、
レニウム、ロジウム、金、銀、酸化ルテニウム、酸化
錫、一酸化チタン、酸化インジウム、酸化レニウム、酸
化オスミウム、酸化ロジウム、酸化イリジウム、ドープ
された酸化錫、ドープされた酸化インジウム、ドープさ
れた酸化亜鉛、窒化ルテニウム、窒化錫、窒化チタン、
窒化ジルコニウム、ＹＢａ2 Ｃｕ3 Ｏ7-X ，（Ｌａ，Ｓ
ｒ）ＣｏＯ3 ，ＳｒＲｕＯ3 及びその組合せからなる群
から選ばれている方法。
【００５３】（１９） 請求項１６記載の方法に於て、
前記誘電率の高い材料の層が、チタン酸バリウム・スト
ロンチウム、ジルコン酸チタン酸鉛、チタン酸鉛ランタ
ン、ジルコン酸チタン酸鉛ランタン、チタン酸ビスマ
ス、タンタル酸カリウム、タンタル酸鉛スカンジウム、
ニオブ酸鉛、ニオブ酸鉛亜鉛、ニオブ酸カリウム、ニオ
ブ酸鉛マグネシウム及びその組合せからなる群から選ば
れている方法。
【００５４】（２０） 請求項１６記載の方法に於て、
更に、前記誘電率の高い材料の層の上に白金の上側電極
を形成する工程を含む方法。
【００５５】（２１） 全般的に云うと、この発明は電
子サイクロトロン共鳴（ＥＣＲ）の様な乾式プラズマ・
エッチング方法を利用して、ＤＲＡＭ記憶セルに勾配つ
き側壁を作る。この方法によって作られた下側電極の丸
くした角により、高級誘電体材料を実質的なひび割れな
しにデポジットすることができ、更に、この高級誘電体
層を作る時の一様性により、静電容量を厳密に予測し、
且つ制御することができる。この発明の一実施例は、主
面を持つ支持層（例えばＳｉ基板３０）と、支持層の主
面に重なる下側電極と、下側電極の上面に重なる誘電率
の高い材料の層（例えばＢＳＴ ４４）とを有する微小
電子回路構造を作る方法である。下側電極が障壁層（例
えばＴｉＮ ３６）及び非反応性の層（例えばＰｔ ４
２）を有する。
【図面の簡単な説明】
【図１】この発明の方法を用いて完成された構造の図。
【図２】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図３】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図４】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図５】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図６】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図７】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図８】微小電子回路構造の断面図で、この発明を用い
て勾配つき側面を持つＤＲＡＭ記憶セルを製造する順次
の工程を示す。
【図９】一層大きい縦横比を例示する別の実施例の方法
の図。
【図１０】勾配つき障壁層を示す別の実施例の方法の
図。
【符号の説明】
３０ 基板 ３６ 障壁層 ４２ 非反応性の層 ４３ 勾配つき側壁 ４４ 誘電率の高い材料の層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 微小電子回路基板の主面の上に、側面及
    び上面を持っていて、角の縁を形成する導電障壁層を形
    成し、該障壁層の上に非反応性の層を形成し、該非反応
    性の層の上にフォトレジストをパターンぎめし、少なく
    とも部分的な水平エッチングを伴う乾式プラズマ・エッ
    チによって前記非反応性の層をエッチングして、前記障
    壁層の角の縁に重なる勾配つき側面を前記非反応性の層
    に形成し、前記非反応性の層の上に誘電率の高い材料の
    層をデポジットする工程を含む微小電子回路構造を形成
    する方法。
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