JPH08250902A - 半導体移相器 - Google Patents

Abstract

(57)【要約】 【目的】 設定位相精度の周波数依存性が少なく概略１
８０度移相できる小型な半導体移相器を得ることを目的
とする。 【構成】 電気長が概略１／４波長のドレイン電極、ソ
ース電極、ゲート電極を有するＦＥＴのドレイン電極と
ソース電極それぞれに入出力用マイクロストリップ線路
パターンを接続し、ゲートバイアス電圧によりＦＥＴに
遮断、通過のスイッチ動作をさせて位相を切換える構成
とした。 【効果】 ゲートバイアス電圧によりＦＥＴに遮断、通
過のスイッチ動作をさせることによりマイクロ波信号の
通過位相を概略１８０度移相できる小型で広帯域な移相
器が得られる効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリコン、ガリウム
ひ素（以下ＧａＡｓと称す）等の半導体基板に構成した
電界効果トランジスタ（以下ＦＥＴと称す）をスイッチ
として用い、マイクロ波信号を移相する半導体移相器に
関するものである。

【０００２】

【従来の技術】図１２は従来の線路切換形の半導体移相
器の構造図であり、図において１は半導体基板、２はグ
ランド用金属、３は第１の入出力用マイクロストリップ
線路パターン、４は第２の入出力用マイクロストリップ
線路パターン、４６はドレイン電極、４７はソース電
極、４８はゲート電極、４９はＦＥＴ、５０はゲート電
極接続パターン、５１はバイアス用抵抗、５２はバイア
スパッド、５３はバイアス回路、５４は基準位相用マイ
クロストリップ線路パターン、５５は設定位相用マイク
ロストリップ線路パターンである。尚、ＦＥＴ４９のゲ
ート電極４８にはバイアス回路５３よりゲートバイアス
電圧を印加してＦＥＴ４９をスイッチ動作させ、その時
のＦＥＴ４９のドレイン電圧、ソース電圧を直流的に同
電位とするためドレイン電極４６、ソース電極４７を通
常接地して用いるが、そのためのバイアス回路の図示は
省略してある。

【０００３】次に動作について説明する。今ドレイン電
圧、ソース電圧を直流的に同電位例えば０Ｖとすると、
ゲート電圧を０Ｖとピンチオフ電圧とに切換えることに
より、ＦＥＴ４９のドレイン電極４６とソース電極４７
間はマイクロ波信号が、通過、遮断のスイッチ動作す
る。従って第１のＦＥＴ４９ａと第３のＦＥＴ４９ｃを
遮断、第２のＦＥＴ４９ｂと第４のＦＥＴ４９ｄを通過
の状態にすると、第１の入出力用マイクロストリップ線
路パターン３から入力したマイクロ波信号は基準位相用
マイクロストリップ線路パターン５４側を伝搬し第２の
入出力用マイクロストリップ線路パターン４へ出力す
る。次に第１のＦＥＴ４９ａと第３のＦＥＴ４９ｃを通
過、第２のＦＥＴ４９ｂと第４のＦＥＴ４９ｄを遮断の
状態にすると、第１の入出力用マイクロストリップ線路
パターン３から入力したマイクロ波信号は設定位相用マ
イクロストリップ線路パターン５５側を伝搬し第２の入
出力用マイクロストリップ線路パターン４へ出力する。
このように、マイクロ波信号の伝搬経路を切換えること
により、マイクロ波信号を経路の電気長差分だけ移相す
ることができる。

【０００４】

【発明が解決しようとする課題】従来の線路切換え形の
半導体移相器は以上のように構成され、前述の動作原理
を基にしているため、設定位相を大きくするほど周波数
変化に伴った設定位相誤差が大きくなり、また図１２に
示す設定位相用マイクロストリップ線路パターン５５を
長くする必要があるため、回路構成の大型化を招くなど
の課題があった。

【０００５】この発明は、上記のような課題を解消する
ためになされたもので、小型でかつ設定位相精度の周波
数依存性が少なく概略１８０度移相できる半導体移相器
を得ることを目的とする。

【０００６】

【課題を解決するための手段】この発明の実施例１によ
る半導体移相器は、半導体基板上面に形成された第１の
入出力用マイクロストリップ線路パターンと第２の入出
力用マイクロストリップ線路パターンとの間に、電気長
が概略１／４波長のドレイン電極、ソース電極、ゲート
電極を有するＦＥＴを配置し、前記ドレイン電極の一端
と前記第１の入出力用マイクロストリップ線路パターン
とを接続し、前記ソース電極の一端と前記第２の入出力
用マイクロストリップ線路パターンとを接続したもので
ある。

【０００７】また、この発明の実施例２による半導体移
相器は、実施例１における半導体移相器において、それ
ぞれの電気長が概略１／４波長の複数のドレイン、ソー
ス、ゲート電極から成るＦＥＴを用い、前記複数のドレ
イン電極の他端同士をエアブリッジで接続し、前記複数
のソース電極の他端同士をエアブリッジで接続したもの
である。

【０００８】また、この発明の実施例３による半導体移
相器は、実施例１の上記ＦＥＴにおいて、ゲート電極の
両端にバイアス回路を設けゲート電極の両端からバイア
ス電圧を印加できるようにしたものである。

【０００９】また、この発明の実施例４による半導体移
相器は、実施例１の上記ＦＥＴにおいて、ゲート電極を
ゲート軸方向で分割し、分割したゲート電極をゲート電
極接続パターンで接続したものである。

【００１０】また、この発明の実施例５による半導体移
相器は、実施例１の上記ＦＥＴにおいて、ゲート電極を
ゲート軸方向で分割し、分割したゲート電極それぞれに
バイアス回路を設け、分割したゲート電極をそれぞれに
バイアス電圧を印加できるようにしたものである。

【００１１】また、この発明の実施例６による半導体移
相器は、実施例１の上記ＦＥＴにおいて、ドレイン電
極、ソース電極、ゲート電極を折れ曲げて配置したもの
である。

【００１２】また、この発明の実施例７による半導体移
相器は、実施例１〜６の半導体移相器において、上記Ｆ
ＥＴのドレイン電極の一端と上記第１の入出力用マイク
ロストリップ線路パターンとの間にＤＣカットコンデン
サを設け、上記ＦＥＴのソース電極の一端と上記第２の
入出力用マイクロストリップ線路パターンとの間にＤＣ
カットコンデンサを設け、前記ドレイン電極とソース電
極に正電位の電圧を印加し、上記ゲート電極のゲート電
圧を正電位の電圧で制御できるようにしたものである。

【００１３】また、この発明の実施例８による半導体移
相器は、上記第１、第２の入出力用マイクロストリップ
線路パターンの両方あるいはいずれかに並列に抵抗を装
荷し、該抵抗の他端にソース電極が接地されたＦＥＴの
ドレイン電極を接続したものである。

【００１４】

【作用】この発明の実施例１によれば、半導体基板上面
に形成された第１の入出力用マイクロストリップ線路パ
ターンと第２の入出力用マイクロストリップ線路パター
ンとの間に、電気長が概略１／４波長のドレイン電極、
ソース電極、ゲート電極を有するＦＥＴを設け、前記Ｆ
ＥＴを遮断、通過のスイッチ動作をさせることにより、
上記第１の入出力用マイクロストリップ線路パターンよ
り入力し上記第２の入出力用マイクロストリップ線路パ
ターンに出力するマイクロ波信号の位相を概略１８０度
移相することができる。

【００１５】また、この発明の実施例２によれば、実施
例１における半導体移相器において、それぞれの電気長
が概略１／４波長の複数のドレイン、ソース、ゲート電
極から成るＦＥＴを用い、前記複数のドレイン電極の他
端同士をエアブリッジで接続し、前記複数のソース電極
の他端同士をエアブリッジで接続することにより低損失
化と広帯域化を図ることができる。

【００１６】また、この発明の実施例３によれば、実施
例１の上記ＦＥＴにおいて、ゲート電極の両端にバイア
ス回路を設けゲート電極の両端からバイアス電圧を印加
できるようにすることにより、ＦＥＴが大きくなっても
ゲート電極に均一な電圧を印加し安定した動作をさせる
ことができる。

【００１７】また、この発明の実施例４によれば、実施
例１の上記ＦＥＴにおいて、ゲート電極をゲート軸方向
で分割し、分割したゲート電極をゲート電極接続パター
ンで接続することにより大きなゲート幅のゲート電極が
形成しやすくなる。

【００１８】また、この発明の実施例５によれば、実施
例１の上記ＦＥＴにおいて、ゲート電極をゲート軸方向
で分割し、分割したゲート電極それぞれにバイアス回路
を設け、分割したゲート電極をそれぞれにバイアス電圧
を印加できるようにすることにより、大きなゲート幅の
ゲート電極が形成しやすくなると共にゲート電極に均一
な電圧を印加することができる。

【００１９】また、この発明の実施例６によれば、実施
例１の上記ＦＥＴにおいて、ドレイン電極、ソース電
極、ゲート電極を折れ曲げて配置することにより本発明
による半導体移相器の大きさを入出力方向で短縮するこ
とができる。

【００２０】また、この発明の実施例７によれば、実施
例１〜６の半導体移相器において、上記ＦＥＴのドレイ
ン電極の一端と上記第１の入出力用マイクロストリップ
線路パターンとの間にＤＣカットコンデンサを設け、上
記ＦＥＴのソース電極の一端と上記第２の入出力用マイ
クロストリップ線路パターンとの間にＤＣカットコンデ
ンサを設け前記ドレイン電極とソース電極に正電位の電
圧を印加することにより、上記ゲート電極のゲート電圧
を正電位の電圧で制御できる。

【００２１】また、この発明の実施例８によれば、上記
第１、第２の入出力用マイクロストリップ線路パターン
の両方あるいはいずれかに並列に抵抗を装荷し、該抵抗
の他端にソース電極が接地されたＦＥＴのドレイン電極
を接続し前記ＦＥＴを通過、遮断のスイッチ動作させ前
記抵抗を電気的に有効、無効とすることにより損失補償
することができる。

【００２２】

【実施例】

実施例１．図１はこの発明の実施例１を示す半導体移相
器の構造図であり、図において５はドレイン電極、６は
ソース電極、７はゲート電極、８はＦＥＴ、９はゲート
電極接続パターン、１０はバイアス用抵抗、１１はバイ
アスパッド、１２はバイアス回路である。尚、図１にお
いてＦＥＴ８のゲート電極７にはバイアス回路１２より
ゲートバイアス電圧を印加してＦＥＴ８をスイッチ動作
させ、その時ＦＥＴ８のドレイン電圧とソース電圧は直
流的に同電位とするためドレイン電極５、ソース電極６
を通常接地して用いるがそのためのバイアス回路の図示
は省略してある。

【００２３】次に動作について説明する。今、ドレイン
電圧、ソース電圧を直流的に同電位例えば０Ｖにしたと
すると、ゲート電圧を０Ｖとピンチオフ電圧とに切換え
ることによりＦＥＴ８のドレイン電極５とソース電極６
間はマイクロ波信号が通過、遮断のスイッチ動作をす
る。従って、ＦＥＴ８が通過状態の時ＦＥＴ８は等価的
に概略１／４波長の線路として動作する。一方ＦＥＴ８
が遮断状態の時ＦＥＴ８は等価的に概略１／４波長の結
合線路として動作する。この１／４波長線路と１／４波
長の結合線路との電気長差は概略１８０度あるため、Ｆ
ＥＴ８を通過、遮断のスイッチ動作をさせることによ
り、第１の入出力用マイクロストリップ線路パターン３
より入力し第２の入出力用マイクロストリップ線路パタ
ーン４に出力するマイクロ波信号の位相を概略１８０度
移相することができる。

【００２４】実施例２．図２はこの発明の実施例２を示
す半導体移相器の構造図である。図において１３はドレ
イン電極、１４はソース電極、１５はゲート電極、１６
はＦＥＴ、１７はドレイン電極１３ａと１３ｂの先端同
士を接続するためのエアブリッジ、１８はソース電極１
４ａと１４ｂの先端同士を接続するためのエアブリッ
ジ、１９はドレイン電極１３ｂと第１の入出力用マイク
ロストリップ線路パターンとを接続するためのエアブリ
ッジであり、図１に示す構造例と比較してＦＥＴ１６が
複数のドレイン電極１３とソース電極１４で構成されて
いるため、ＦＥＴ１６が通過状態の時はドレイン電極１
３とソース電極１４間の導通抵抗が小さくなり通過損失
を小さくすることができる。また、ＦＥＴ１６が遮断状
態の時はドレイン電極１３とソース電極１４間がより密
結合となるため図１構造よりも広帯域化することができ
る。

【００２５】実施例３．図３は発明の実施例３を示す半
導体移相器の構造図である。図３構造ではゲート電極７
の両端にそれぞれバイアス回路１２ａと１２ｂを設けゲ
ート電極７の両端からバイアス電圧を印加しゲート電極
７に均一な電圧を印加できるため、ＦＥＴ８が大きくな
っても均一で安定した動作をさせることができる。

【００２６】実施例４．図４はこの発明の実施例４を示
す半導体移相器の構造図であり、図において２０は幅方
向に分割したゲート電極７ａ，７ｂ，７ｃを接続するた
めのゲート電極接続パターンである。図１構造で動作周
波数が低く大きなＦＥＴを構成する必要がある場合は大
きなゲート幅を形成することが必要となるが、通常ゲー
ト長は１μｍ前後と短いため均一に形成することが困難
となる。本実施例においては、ゲート電極を幅方向で均
一に形成できる範囲で分割してから接続する構成として
いるため、均一でかつ大きなゲート幅のＦＥＴを構成す
ることができる。

【００２７】実施例５．図５はこの発明の実施例５を示
す半導体移相器の構造図であり、図において２１は分割
したソース電極６ａ，６ｂ，６ｃを接続するためのエア
ブリッジである。図１構造で動作周波数が低く大きなＦ
ＥＴを構成する必要がある場合は大きなゲート幅を形成
することが必要となるが、通常ゲート長は１μｍ前後と
短いため均一に形成することが困難でしかもゲート電極
に均一な電圧を印加することも困難となる。本実施例に
おいては、ゲート電極を幅方向で均一に形成できる範囲
で分割しかつそれぞれのゲート電極にバイアス回路を設
けてバイアス電圧を印加できる構成としたため、均一で
安定した動作をする大きなゲート幅のＦＥＴを構成する
ことかできる。

【００２８】実施例６．図６及び図７はこの発明の実施
例６を示す半導体移相器の構造図である。図６及び図７
は、図１に示す構造においてドレイン電極５、ソース電
極６、ゲート電極７を折れ曲げてＦＥＴ８を構成したも
ので本発明による半導体移相器の大きさを入出力方向で
短縮することができる。

【００２９】実施例７．図８はこの発明の実施例７を示
す半導体移相器の構造図であり、図において２２は平行
平板コンデンサの上地電極、２３は誘電体、２４は平行
平板コンデンサの下地電極、２５は平行平板コンデン
サ、２６はバイアス用抵抗、２７はバイアスパッド、２
８はバイアス用抵抗２６とバイアスパッド２７とで構成
されたバイアス回路である。

【００３０】次に動作について説明する。今バイアスパ
ッド２８に正電位の電圧ＡＶ（Ａ＞｜ＦＥＴ８のピンチ
オフ電圧｜）を印加するとＦＥＴ８のドレイン電極５と
ソース電極６は正電位となるため、ゲート電圧をＡＶと
０Ｖに切換えることによりＦＥＴ８のドレイン電極５と
ソース電極６間はマイクロ波信号が通過、遮断のスイッ
チ動作をする。つまり、ゲート電圧の制御を正電位で行
うことができるため例えばＴＴＬでの制御が可能となり
外部駆動回路を含めて小型化を図ることができる。

【００３１】実施例８．図９はこの発明の実施例８を示
す半導体移相器の構造図であり、図において２９はドレ
イン電極、３０はソース電極、３１はゲート電極、３２
はＦＥＴ、３３は抵抗、３４はグランドパターン、３５
はグランドパターン３４とグランド用金属２との導通を
とるためのバイアホール、３６はゲート電極接続パター
ン、３７はバイアス用抵抗、３８はバイアスパッド、３
９はバイアス用抵抗３７とバイアスパッド３８とで構成
されたバイアス回路である。

【００３２】図１０、図１１は上記ＦＥＴ３２と抵抗３
３より構成される回路部の動作説明用等価回路図で、図
１０はＦＥＴ３２のドレイン電極２９とソース電極３０
が通過状態の時の等価回路図、図１１はＦＥＴ３２のド
レイン電極２９とソース電極３０が遮断状態の時の等価
回路図である。図において、４０，４１は入出力端子、
４２は図９の抵抗３３に相当する抵抗、４３はＦＥＴ３
２のドレイン電極２９とソース電極３０が通過状態の時
のドレイン電極２９とソース電極３０間の抵抗、４４は
グランド、４５はＦＥＴ３２のドレイン電極２９とソー
ス電極３０が遮断状態の時にドレイン電極２９とソース
電極３０とで形成されたコンデンサである。

【００３３】次に動作について説明する。図１０に示す
ように、ＦＥＴ３２が通過状態の時は、入出力端子４０
と４１間は抵抗４２と４３で接地され入出力端子４０よ
り入力したマイクロ波信号は抵抗４２と４３で所定量減
衰されて入出力端子４１より出力する。一方図１１に示
すように、ＦＥＴ３２が遮断状態の時は、入出力端子４
０と４１間は抵抗４２とコンデンサ４５とで接地された
回路となる。今例えばＦＥＴ３２のゲート幅小さくしコ
ンデンサ４５の容量を使用周波数帯域で電気特性に寄与
しない程度に小さくすれば抵抗４２は電気的に無効とな
り、入出力端子４０より入力したマイクロ波信号は抵抗
４２による減衰を受けずに入出力端子４１より出力す
る。以上のように、図９に示す抵抗３３とＦＥＴ３２よ
り構成される回路はＦＥＴ３２が通過状態の時に減衰器
として動作する。

【００３４】一方ＦＥＴ８を通過状態から遮断状態に切
換えると概略１８０度の位相差を実現できるが、ＦＥＴ
８が通過状態の時はドレイン電極５とソース電極６間の
抵抗により通過するマイクロ波信号は減衰を受ける。つ
まりＦＥＴ８を通過状態から遮断状態に切換えると通過
損失が変動することになる。従って、図１０に示す抵抗
４２と４３による減衰量をＦＥＴ８の通過状態の減衰量
と同じくＦＥＴ８が通過状態の時はＦＥＴ３２を遮断状
態とし、ＦＥＴ８が遮断状態の時はＦＥＴ３２を通過状
態とすることにより位相切換え時の損失変動を補償する
ことができる。

【００３５】

【発明の効果】この発明の実施例１によれば、半導体基
板上面に形成された第１の入出力用マイクロストリップ
線路パターンと第２の入出力用マイクロストリップ線路
パターンとの間に、電気長が概略１／４波長のドレイン
電極、ソース電極、ゲート電極を有するＦＥＴを設け、
前記ＦＥＴを遮断、通過のスイッチ動作をさせることに
より、上記第１の入出力用マイクロストリップ線路パタ
ーンより入力し上記第２の入出力用マイクロストリップ
線路パターンに出力するマイクロ波信号の位相を概略１
８０度移相できる小型で広帯域な移相器が得られるとい
う効果がある。

【００３６】この発明の実施例２によれば、実施例１に
おける半導体移相器に、それぞれの電気長が概略１／４
波長の複数のドレイン、ソース、ゲート電極から成るＦ
ＥＴを用い、前記複数のドレイン電極の他端同士をエア
ブリッジで接続し、前記複数のソース電極の他端同士を
エアブリッジで接続することにより低損失化と広帯域化
を図ることができるという効果がある。

【００３７】この発明の実施例３によれば、実施例１の
上記ＦＥＴのゲート電極の両端にバイアス回路を設けゲ
ート電極の両端からバイアス電圧を印加できるようにす
ることにより、ＦＥＴが大きくなってもゲート電極に均
一な電圧を印加し安定した動作をさせることができると
いう効果がある。

【００３８】この発明の実施例４によれば、実施例１の
上記ＦＥＴのゲート電極をゲート軸方向で分割し、分割
したゲート電極をゲート電極接続パターンで接続するこ
とにより大きなゲート幅のゲート電極が形成しやすくな
るという効果がある。

【００３９】この発明の実施例５によれば、実施例１の
上記ＦＥＴのゲート電極をゲート軸方向で分割し、分割
したゲート電極それぞれにバイアス回路を設け、分割し
たゲート電極それぞれにバイアス電圧を印加できるよう
にすることにより、大きなゲート幅のゲート電極が形成
しやすくなると共にゲート電極に均一な電圧を印加する
ことができるという効果がある。

【００４０】この発明の実施例６によれば、実施例１の
上記ＦＥＴのドレイン電極、ソース電極、ゲート電極を
折れ曲げて配置することにより本発明による半導体移相
器の大きさを入出力方向で短縮することができるという
効果がある。

【００４１】この発明の実施例７によれば、実施例１〜
６の半導体移相器の上記ＦＥＴのドレイン電極の一端と
上記第１の入出力用マイクロストリップ線路パターンと
の間にＤＣカットコンデンサを設け、上記ＦＥＴのソー
ス電極の一端と上記第２の入出力用マイクロストリップ
線路パターンとの間にＤＣカットコンデンサを設け前記
ドレイン電極とソース電極に正電位の電圧を印加するこ
とにより、上記ゲート電極のゲート電圧を正電位の電圧
で制御できるという効果がある。

【００４２】この発明の実施例８によれば、上記第１、
第２の入出力用マイクロストリップ線路パターンの両方
あるいはいずれかに並列に抵抗を装荷し、その抵抗の他
端にソース電極が接地されたＦＥＴのドレイン電極を接
続し前記ＦＥＴを通過、遮断のスイッチ動作させ前記抵
抗を電気的に有効、無効とすることにより損失補償する
ことができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施例１による半導体移相器の構
造図である。

【図２】 この発明の実施例２による半導体移相器の構
造図である。

【図３】 この発明の実施例３による半導体移相器の構
造図である。

【図４】 この発明の実施例４による半導体移相器の構
造図である。

【図５】 この発明の実施例５による半導体移相器の構
造図である。

【図６】 この発明の実施例６による半導体移相器の構
造図である。

【図７】 この発明の実施例６による半導体移相器の他
の構造図である。

【図８】 この発明の実施例７による半導体移相器の構
造図である。

【図９】 この発明の実施例８による半導体移相器の構
造図である。

【図１０】 この発明の実施例８による半導体移相器の
動作説明用等価回路図である。

【図１１】 この発明の実施例８による半導体移相器の
動作説明用等価回路図である。

【図１２】 従来の線路切換形の半導体移相器の構造図
である。

【符号の説明】

１ 半導体基板、２ グランド用金属、３ 第１の入出
力用マイクロストリップ線路パターン、４ 第２の入出
力用マイクロストリップ線路パターン、５ ドレイン電
極、６ ソース電極、７ ゲート電極、８ ＦＥＴ、９
ゲート電極接続パターン、１０ バイアス用抵抗、１
１ バイアスパッド、１２ バイアス回路、１３ ドレ
イン電極、１４ ソース電極、１５ ゲート電極、１６
ＦＥＴ、１７ エアブリッジ、１８ エアブリッジ、
１９ エアブリッジ、２０ ゲート電極接続パターン、
２１ エアブリッジ、２２ 上地電極、２３ 誘電体、
２４ 下地電極、２５ 平行平板コンデンサ、２６ バ
イアス用抵抗、２７ バイアスパッド、２８ バイアス
回路、２９ ドレイン電極、３０ ソース電極、３１
ゲート電極、３２ ＦＥＴ、３３ 抵抗、３４ グラン
ドパターン、３５バイアホール、３６ ゲート電極接続
パターン、３７ バイアス用抵抗、３８バイアスパッ
ド、３９ バイアス回路、４０ 入出力端子、４１ 入
出力端子、４２ 抵抗、４３ 抵抗、４４ グランド、
４５ コンデンサ、４６ ドレイン電極、４７ ソース
電極、４８ ゲート電極、４９ ＦＥＴ、５０ ゲート
電極接続パターン、５１ バイアス用抵抗、５２ バイ
アスパッド、５３ バイアス回路、５４ 基準位相用マ
イクロストリップ線路パターン、５５ 設定位相用マイ
クロストリップ線路パターン。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、その半導体基板裏面に設
   けられたグランド用金属と、前記半導体基板上面に形成
   された第１及び第２の入出力用マイクロストリップ線路
   パターンと、電気長が概略１／４波長のドレイン電極、
   ソース電極、ゲート電極を有する電界効果トランジスタ
   とで構成され、前記ドレイン電極の一端が前記第１の入
   出力用マイクロストリップ線路パターンと接続され、前
   記ソース電極の一端が前記第２の入出力用マイクロスト
   リップ線路パターンと接続されていることを特徴とする
   半導体移相器。
2. 【請求項２】 上記半導体移相器には、それぞれの電気
   長が概略１／４波長の複数のドレイン、ソース、ゲート
   電極から成る電界効果トランジスタを用い、前記複数の
   ドレイン電極の他端同士がエアブリッジで接続され、前
   記複数のソース電極の他端同士がエアブリッジで接続さ
   れていることを特徴とする請求項１記載の半導体移相
   器。
3. 【請求項３】 上記電界効果トランジスタとしては、ゲ
   ート電極の両端にバイアス回路を設けゲート電極の両端
   からバイアス電圧を印加できるようにしたことを特徴と
   する請求項１記載の半導体移相器。
4. 【請求項４】 上記電界効果トランジスタとしては、ゲ
   ート電極をゲート軸方向で分割し、分割したゲート電極
   をゲート電極接続パターンで接続していることを特徴と
   する請求項１記載の半導体移相器。
5. 【請求項５】 上記電界効果トランジスタとしては、ゲ
   ート電極をゲート軸方向で分割し、分割したゲート電極
   それぞれにバイアス回路を設け、分割したゲート電極そ
   れぞれにバイアス電圧を印加できるようにしたことを特
   徴とする請求項１記載の半導体移相器。
6. 【請求項６】 上記電界効果トランジスタとしては、ド
   レイン電極、ソース電極、ゲート電極を折れ曲げて配置
   したことを特徴とする請求項１記載の半導体移相器。
7. 【請求項７】 上記半導体移相器には、上記電界効果ト
   ランジスタのドレイン電極の一端と上記第１の入出力用
   マイクロストリップ線路パターンとの間にＤＣカットコ
   ンデンサを設け、上記電界効果トランジスタのソース電
   極の一端と上記第２の入出力用マイクロストリップ線路
   パターンとの間にＤＣカットコンデンサを設け、前記ド
   レイン電極とソース電極に正電位の電圧を印加し、上記
   ゲート電極のゲート電圧を正電位の電圧で制御できるよ
   うにしたことを特徴とする請求項１〜６記載のいずれか
   の半導体移相器。
8. 【請求項８】 上記半導体移相器には、上記第１、第２
   の入出力用マイクロストリップ線路パターンの両方ある
   いはいずれかに並列に抵抗を装荷し、その抵抗の他端に
   ソース電極が接地された電界効果トランジスタのドレイ
   ン電極を接続していることを特徴とする請求項１〜７記
   載のいずれかの半導体移相器。