JPH07307458A - 多層過電圧保護デバイス - Google Patents

多層過電圧保護デバイス

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JPH07307458A
JPH07307458A JP6242422A JP24242294A JPH07307458A JP H07307458 A JPH07307458 A JP H07307458A JP 6242422 A JP6242422 A JP 6242422A JP 24242294 A JP24242294 A JP 24242294A JP H07307458 A JPH07307458 A JP H07307458A
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Abstract

(57)【要約】 【目的】 オーバシュート電圧値を実質的に低減させ、
感度及び正確度の一層高い固体過電圧保護デバイスを提
供することにある。 【構成】 エミッタ領域３９内の多数の短絡ドット３７
と、これ等の短絡ドットに実質的に整合した多数の埋込
み領域４２とを持つ。各埋込み領域の位置、数及び面積
は、本発明デバイスの高いサージ能力を保ちながら、本
発明デバイスのオーバシュート電圧値を減らし、かつこ
の電圧値を一層正確に設定する。さらにドーピングの型
及び濃度を従来の公知のものから変えてオーバシュート
を減らす。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体デバイス、こと
に過電圧サージ保護用の多層半導体スイッチング・デバ
イスに関する。
【０００２】
【発明の背景】電圧サージと呼ばれることの多い高電圧
過渡現象は、雷撃、電力線切換え又はその他の予知され
ない事象により伝送線に生ずる。これ等の電圧サージ
は、伝送線に接続された、電話機、ファクシミリ機又は
変復調装置のような高価な通信設備に損傷を生ずる。
【０００３】高価な通信設備をこれ等の電圧サージから
保護するように過電圧保護デバイスが開発されている。
このような過電圧保護デバイスは、伝送線が通信設備を
損傷する機会に先だって、電圧サージを伝送線からそら
せることによってこの設備を保護する。典型的には過電
圧保護装置は、電圧サージが伝送線に生ずるまで実質的
に非導通状態のままになっている。電圧サージが伝送線
に生ずると、過電圧保護装置は導通状態に励起して電圧
サージを伝送線及び電話設備からそらせる。
【０００４】従来の過電圧保護デバイスは、ツエナーダ
イオード、気体放電管及び金属酸化物バリスタ（ＭＯＶ
ｓ）を備えている。ツエナーダイオードは、電圧ブレー
クオーバ点を使って動作するが、これ等のダイオード
は、直流電力散逸及び比較的低い熱容量によって過渡的
抑制作用には適当でない。ＭＯＶｓ及び気体放電管は、
急速に上昇する電圧サージに対し有効な保護作用を生ず
るのに適当な応答能力を持たない。ＭＯＶは作動に伴っ
て劣化し気体放電管は時間と共に劣化する。このような
劣化は最終的に保護能力の低下を生ずる。
【０００５】半導体デバイスのサイリスタ・ファミリー
（ｔｈｙｒｉｓｔｏｒ ｆａｍｉｌｙ）は従来の過電圧
装置に伴う多くの問題を解決する。半導体デバイスのサ
イリスタ・ファミリーは、シリコン制御整流素子（ＳＣ
Ｒ）、トライアック及びサイダックを含む複数の極めて
有用なデバイスから成っている。サイリスタは２つの状
態すなわちオン状態及びオフ状態を持つことを特徴とす
る。オフ状態ではこのデバイスは高いインピーダンス特
性及び低い電流特性を持つ。オン状態では半導体デバイ
スは低抵抗及び高電流特性を持つ。若干のサイリスタ
は、このデバイスにゲート電流を加えることによりオン
状態に励起される（ａｃｔｉｖａｔｅｄ）。又他のサイ
リスタは、デバイスの端子の前後に大きい過電圧サージ
が生ずるとゲート電流を受けないで自動的にオン状態に
励起される。従来の過電圧保護装置と同様にサイリスタ
は、大きい過電圧サージ検出されたときにオン状態に励
起されるように伝送線に接続され電圧サージを通信設備
からそらせる。
【０００６】ＳＣＲデバイスは、陽極、陰極及びゲート
を持つ単方向半導体素子である。オフ状態ではＳＣＲは
高抵抗低電流素子である。適正な電圧条件のもとでＳＣ
Ｒのゲートに瞬間的正パルスを加えると、この素子はオ
ン状態に切換わり低抵抗高電流素子になる。ＳＣＲをオ
ン状態に励起すると、このＳＣＲは陽極から陰極への主
電流がこのデバイスの保持電流以下に弱まるまでオン状
態に留まる。
【０００７】トライアックは、交流電気回路の電力を制
御する双方向サイリスタである。トライアックの動作は
逆並列回路構成内に接続した２個のＳＣＲに関連させる
ことができる。トライアックは単一のゲートを持つ。こ
の素子は、正又は負の極性を持つゲートパルスによりオ
ン状態にトリガすることができる。正常な動作ではトラ
イアックの頂部及び底部の接点の前後に電圧を加える
と、この半導体はわずかな漏れ電流を除いて電流の流れ
を阻止する。このトライアックの単一のゲートに適正な
電圧条件のもとにゲート電流を加えるときは、このデバ
イスはオン状態にトリガされる。このトライアックは、
ゲート電圧を除いた後にも電流が保持電流（ＩH）と称
する持続電流以下に低下するまでオン状態に留まる。ト
ライアックは双方向性であり電流をいずれの方向にも流
すことができる。
【０００８】サイダックは、トライアックと同じ低電圧
低電流トリガ特性及び高保持電流特性を持つ。サイダッ
クは、過電圧保護システムで有効に機能する単一の二端
子デバイスに複数の回路素子を組合せることにより製造
取付けの費用の節約ができるようにしてある。サイダッ
クでは又、第３の接点又はゲートの必要がない。サイダ
ックのスイッチングは、ブレークオーバ電圧を越える高
い電位がこのデバイスの端子の前後に加わるときにゲー
ト信号が存在しない場合に生ずる。このスイッチング現
象は一般にブレークオーバとして知られ、このブレーク
オーバが通常生ずる電位はブレークオーバ電圧として知
られている。
【０００９】半導体サイリスタ・デバイスは一般に、交
互の導電率すなわちＮＰＮＰ又はＰＮＰＮを持つ４層を
備えることを特徴とする。サイダック素子の４層は、エ
ミッタ層、上部ベース層、中間領域層及び下部ベース層
を含む。エミッタ領域は場合により陰極領域と称する
が、下部ベース層は場合により陽極領域と称する。サイ
ダックデバイスの２つの金属端子は、このデバイスのそ
れぞれエミッタ領域及び下部ベース領域に結合してあ
る。
【００１０】このデバイスの前後の電圧が増すに伴い、
このデバイスの中央接合部（上部ベース層／中間領域
層）を横切る電界は電子なだれ増倍を生ずるのに十分な
値に達する。電子なだれ増倍が生じた後、このデバイス
のインピーダンスは実質的に減少し、このデバイスに加
わる電圧は最高電圧値（中央接合部の電子なだれ電圧に
より定まる）からはるかに低い電圧値に低下する。この
デバイスを通る電流の流れが端子に加わる電圧の低下に
伴い比例的に増すのはもちろんである。このデバイス
は、このデバイスを流れる電流を保持電圧値以下に下げ
るまで、この低インピーダンス状態に留まる。
【００１１】このデバイスは、その電流利得が１を越え
るとオフ状態からオン状態に切換わる。このデバイスを
オフ状態からオン状態に切換える公知の方法は、このデ
バイスの中央接合部が破壊し又は電子なだれを生ずるま
でデバイス端子に加わる電圧を増すことである。電子な
だれ状態では電流は急速に増して電流利得の１の値を越
える。
【００１２】このデバイスをオフ状態からオン状態に切
換える他の方法では、比較的急なすなわち所定の値より
大きい「上昇率」を持つ信号電圧を加える。「上昇率」
は、時間変化に対する電圧変化の誘導関数である関数ｄ
Ｖ／ｄｔを使って計算することが多い。平衡状態ではデ
バイスの各接合部は、組込みのコンデンサとして作用す
る空間電荷領域を持つ。このコンデンサの電荷は次のよ
うに印加電圧に関連する。 Ｑ＝ＣＶ
【００１３】このデバイスの各端子間の電圧が増すに伴
い、電荷又は電流密度の変化の時間割合も又増す。キャ
パシタンスは一定のままであるとすると、電流密度Ｊの
式は次のようになる。 Ｉ＝ＣｄＶ／ｄｔ
【００１４】この式においてＣは接合容量（ｊｕｎｃｔ
ｉｏｎ ｃａｐａｃｉｔａｎｃｅ）であり、Ｖは印加電
圧であり、Ｊは電流密度（電荷Ｑの変化の時間割合）で
ある。急速に上昇する電圧ではＪの値は実質的なもので
よい。デバイスへの印加電圧の「上昇割合」ｄＶ／ｄｔ
が十分であれば、このデバイスのαすなわち電流利得は
１を越える。すなわちこのデバイスは、このデバイスに
加わる上昇率が十分に大きいと、オン状態に切換わる。
【００１５】切換え電圧に徐々に近づくと、このデバイ
スは接合部の１点だけでオンになる。この点は接合部の
最低電圧ブレークオーバ電圧に対応する。この場合この
デバイスの一様な活性化（ａｃｔｉｖａｔｉｏｎ）は所
望のブレークオーバ電圧又はその付近で得られるようで
ある。
【００１６】しかし切換え電圧をこのデバイスに高い
「上昇率」を持つ急速上昇電圧パルスで印加すると、こ
のデバイスはブレークオーバ電圧より十分に高いオーバ
シュート電圧で活性化する（ａｃｔｉｖａｔｅ）。オー
バシュート電圧の状態ではこのデバイスは所望の電圧又
はその付近では活性化しない。このデバイスの電圧オー
バシュートは、このデバイスがオン状態になるのに先だ
って生成できる電圧の量にかなり影響する。このような
電圧オーバシュートは、このデバイスのブレークオーバ
電圧を越える電圧が通信設備に到達しないように最小に
しなければならない。
【００１７】高い「上昇率」により生ずるオーバシュー
トとは異って、実際のブレークオーバ電圧及び所望のブ
レークオーバ電圧の間のその他の差は、小さな局部化区
域又は欠陥によって生ずる不均質性により生ずる。これ
等の局部化領域は、半導体デバイス内の層に加わる不純
物の濃度の統計的変動によって生ずる。ブレークオーバ
電圧に影響するその他の欠陥は、転位、鉄、銅又はマン
ガンのような金属沈澱物、デバイス内の酸素又は酸化け
い素の沈澱物、拡散処理中に生ずる不均質なドーピン
グ、デバイスの製造中の表面条件、又はこれ等の要因の
組合わせによって生ずる。
【００１８】典型的には、このデバイスを初めにオンに
切換えても、電子なだれ接合（ａｖａｌａｎｃｈｉｎｇ
ｊｕｎｃｔｉｏｎ）の一部だけしか導通しない。この
接合の残りの部分は、この接合を横切る導電性ラズマの
広がりによって全導通の状態になる。導電性プラズマの
この広がりは、このデバイスの接合を横方向に横切る電
圧降下の広がりに対応する。全接合部をオン状態に十分
に活性化する時間は、広がり時間と呼ばれ、プラズマの
広がりの速さは広がり速度と呼ばれる。
【００１９】サイリスタでは、広がり時間は、この時間
がデバイスの動的動作に重要な影響を及ぼすから極めて
重要である。このデバイスのスイッチング速度は導電性
プラズマの広がり速度に正比例する。デバイスの大きさ
に従って、この広がりが完了するのに数百μｓｅｃまで
かかる。広がり位相中に、このデバイスに加わる電圧
は、サイリスタを接合を横切って全活性化するときの電
圧よりはるかに大きい。広がり速度は、広がり時間を最
少にするように最高にしなければならない。広がり時間
が一層短かくなると、活性化に先だってデバイス内に生
成する電圧は最低になる。さらに広がり速度は、極めて
高いサージ集中の間に最高にしてデバイスの活性化に必
要な時間を最少にしなければならない。
【００２０】ホットスポット及び欠陥の存在は、デバイ
ス接合の特定の場所に電子なだれ現象を生ずるがこの接
合部の他の場所には電子なだれ現象が生じないことによ
って、デバイスのスイッチング速度が低下する。これ等
の欠陥及びホットスポットは導電性プラズマの広がりを
妨げる。さらにこれ等のホットスポット及びその他の欠
陥は、初めに電流の多くを搬送し、接合の残りの部分を
横切って電圧降下が横方向に広がるまでこの電流を搬送
し続ける。これ等の欠陥により過度の局部的電流密度を
生じ最終的にデバイスの焼損を招く。このデバイスは、
所望のブレークオーバ電圧を越えてオーバシュート電圧
を実質的に増大させる。これ等の局部的ホットスポット
によってオン状態に十分には活性化しない。さらにこれ
等の局部的欠陥は、広がり速度に著しい影響を及ぼしサ
ージ能力を実質的に低下させる。
【００２１】欠陥の存在とホットスポットの形成とを補
償するのに使う１方法では、デバイスの接合を横切って
電子なだれ現象を一層均等に分布するようにする。この
解決法の原理は、スイッチング機構を点現象としないで
分布現象とすることである。このようにしてこのデバイ
スが切換わり電流が接合を横切って流れるときは、電子
なだれを生ずる単一点に局部的ホットスポットを生成し
にくくなる。すなわちこのデバイスの寿命及び精度は、
電子なだれ電荷がデバイスの全接合を横切ってできるだ
け早く広がる場合に増す。
【００２２】熱により生ずる漏れ電流も又、デバイスの
ブレークオーバ電圧精度及び活性化感度に著しい影響を
及ぼすことが知られている。熱により生ずる漏れ電流又
はバルク漏れ電流の影響のほかに、露出表面接合を横切
る漏れ電流は、従来の手段により保護されても、これ等
の電流が極めて多量に発生するので活性化の感度に切実
な影響を及ぼす。このことはとくにサイリスタの阻止接
合を横切る大きい漏れ電流の場合にいえることである。
【００２３】接合の大部分を横切ってブレークオーバ現
象を分布させる１方法では、多重層デバイス内の埋込み
領域を使用する。この埋込み領域は電流をデバイスの中
間部を経て表面、ホットスポット又は点欠陥部から遠ざ
かる向きに差向ける。このようにして埋込み領域は、デ
バイスの露出表面の漏れ電流を減らし、デバイス内のホ
ットスポット及び不純物の有害な影響を減らし、デバイ
スの精度を高める。しかし単一の埋込み領域はデバイス
を通る電流の流れの狭さく作用を生ずる。この狭さく作
用はこのデバイスの電流搬送容量を実質的に減らす。
【００２４】サイリスタデバイスのスイッチング特性の
別の改良は、エミッタ領域に短絡ドット（ｓｈｏｒｔｉ
ｎｇ ｄｏｔ）を使用することにより得られる。これ等
の短絡ドットは、このデバイスの上部ベース層において
上部金属接点に隣接する領域である。これ等の短絡点領
域は、デバイスの感度に影響を及ぼし温度の関数として
のゲート作用特性の精度を向上する。短絡点領域は、熱
により生ずる漏れ電流を分路させてデバイスの活性化感
度を下げることによりゲート作用特性を改良する。
【００２５】出発けい素の中間領域層内の単一埋込み領
域の使用は、英国特許ＧＢ２１１３９０７号及び米国特
許第４，９６７，２５６号の各明細書に記載してある。
エミッタ領域における短絡ドットの使用は又米国特許第
４，９６７，２５６号明細書に記載してある。米国特許
第４，９６７，２５６号明細書に記載してあるデバイス
は、このデバイスを導通状態にした後実質的な狭さくの
問題と電流の流れの制限作用とを持つ。
【００２６】中間領域層内の多重埋込み領域の使用とエ
ミッタ領域内の短絡ドットの使用とは米国特許第５，０
０１，５３７号明細書に記載してある。米国特許第５，
００１，５３７号明細書第１７ないし１９頁第２欄で
は、埋込み領域は、「各短絡点間の陰極の部分に整合さ
せなければならない」多数の小区域に分割してある。米
国特許第５，００１，５３７号明細書第３５ないし３８
頁第３欄に、本発明の原理が埋込み層をエミッタ領域
（場合により陰極領域と呼ばれる）の直下の埋込み領域
の配列に分割することが記載されている。この構造は、
電流の狭さくに伴う若干の問題を防ぐが、この構造では
各埋込み領域及びエミッタ領域を素子の「不感領域」
（ｄｅａｄ ａｒｅａ）に整合する。これ等の「不感領
域」は、エミッタ領域の下側又は埋込み領域の上側の上
部基層中に存在することが多い。エミッタ領域に対する
埋込み領域のこの整合は従って、デバイスの不感領域に
より実質的な問題を生ずる。
【００２７】米国特許第５，００１，５３７号明細書に
は、このデバイスに対するオーバシュート電圧が「典型
的には９０Ｖデバイスに対し７０Ｖに過ぎない」ことを
記載してある（第３欄第６６行）。このことは、所望の
ブレークオーバ電圧定格を約８０％だけ越える著しく高
いオーバシュート電圧値に係わる。このような高い電圧
オーバシュートにより、通信装置への１６０Ｖまでの電
圧印加を許容することによって、接続された電気装置に
実質的な損傷を生ずる。この高いオーバシュート電圧値
により又このデバイスは保護回路構成内の主保護装置と
してだけ使うように制限される（典型的にはガス放電管
を使う用途において）。
【００２８】従って比較的低いオーバシュート電圧値を
持つ感度精度の一層高いソリッドステート過電圧保護デ
バイスを備えるのが有利である。さらにこのデバイス
は、高いサージ容量を持ち又デバイス内の「不感領域」
を実質的になくす電流径路を備えなければならない。理
想的にはこのようなデバイスは、従来知られているデバ
イスの高い広がり速度及びその他の利点を保持する。
【００２９】
【発明の開示】本発明は、オーバシュート電圧値を実質
的に低減させ、感度及び正確度の一層高い固体（ｓｏｌ
ｉｄ ｓｔａｔｅ）過電圧保護デバイスを提供するもの
である。本発明は、中間領域層内の多重埋込み領域とエ
ミッタ領域内の短絡点（ｓｈｏｒｔｉｎｇ ｄｏｔ）と
を使う。しかし本発明は、埋込み領域を短絡点に実質的
に整合させた、デバイスのオーバシュート電圧値を減ら
しサージ容量を増す。さらに各埋込み領域の寸法及び形
状は、本デバイスを通る電流の流れの狭さくを防ぐよう
に変える。中間領域層内の各埋込み領域の位置及び面積
により接合部を横切る広がり速度を増しオーバシュート
電圧値を減らす。本発明によれば、オーバシュート電圧
値を著しく下げ、デバイスのサージ容量を増すと共に、
高い広がり速度と表面電流を避けることと、ホットスポ
ット効果の減少とのすべての利点を保持する。
【００３０】さらに本発明では、エミッタ領域に対向す
る下部ベース領域に高度にドーピングを行ったＮ型ドー
パントの堆積を使う。この高度にドーピングを行ったＮ
型領域は、本デバイスの低い漏れ電流と低い電子なだれ
電圧とを確実に生ずる「ゲッタ」（ｇｅｔｔｅｒ）領域
として作用する。この「ゲッタ」領域は又、このデバイ
スの活性化を助長するように中間領域層を横切って流れ
る電子の濃度を一層高める。
【００３１】以下本発明を添付図面について詳細に説明
する。
【００３２】
【実施例】図１は、金属接点領域７，９と多数のエミッ
タ領域１と多数の短絡ドット領域６と中間領域層４内の
多数の埋込み領域３ａとを備えた従来のデバイス２０を
例を示す。この構造は、埋込み領域３ａの位置をこれ等
がエミッタ領域１だけにしか存在しないように制限す
る。この構造は、ホットスポット区域のような欠陥を持
つ接合条件を部分的に補償する。死区域は中間領域層４
内にエミッタ領域１の下方又は埋込み領域３ａの上方に
存在することが多い。エミッタ領域１を上下方向に多数
の埋込み層に整合させることに伴って実質的な欠点が生
ずる。その理由は、これ等の「不感領域」が存在するか
らである。この構造では、埋込み領域３ａのこの位置決
めと死区域の上方で埋込み領域３ａに上下方向に整合す
るエミッタ領域１に伴う欠点とによってオーバシュート
電圧値が高く又サージ能力が低くなる。
【００３３】図２には金属接点３５，４８を持つ本発明
デバイス３０の横断面を示す。上部ベース領域４０は、
短絡点３７により互いに隔離した多重エミッタ領域３９
を持つ。上部ベース領域４０はＮ+型の導電率を持つが
エミッタ領域はＰ++型の導電率を持つ。短絡ドット３７
は上部ベース領域４０と同様にＮ+型の導電率を持つ。
【００３４】多数のエミッタ領域３９及び短絡ドット３
７は金属接合（ｍｅｔａｌ ｊｕｎｃｔｉｏｎ）３５に
結合してある。中間領域層４４は、短絡ドット３７に実
質的に整合する埋込み領域４２を持つ。中間領域層はＰ
型の導電率を持つが埋込み領域はＰ+型の導電率を持
つ。中間領域層に対する濃度範囲はＰ-ないしＰ型の導
電率であるが、埋込み領域に対する濃度範囲はＰないし
Ｐ+型の導電率である。下部ベース領域４６は中間領域
層４４の下側で金属接触片４８に接触している。下部ベ
ース領域４４はＮ+型の導電率を持つ。
【００３５】Ｐ型ドーパント（ｄｏｐａｎｔ）は半導体
材料に正電荷を加えるが、Ｎ型ドーパントは、半導体材
料に負電荷を加える。Ｐ++又はＮ++の濃度は、１×１０
19ないし１×１０21原子／ｃｍ3の範囲にほぼわたり、
又Ｐ+及びＮ+の濃度は１×１０14ないし１×１０16原子
／ｃｍ3の範囲にほぼわたる。これ等の領域の濃度はど
のような領域深さかを調べることによって変る。すなわ
ちこれ等の濃度は近似範囲内だけで生ずる。
【００３６】短絡ドットに実質的に整合した埋込み領域
を位置させることにより領域４０内に死区域を避けて、
このデバイスに一層高いサージ容量を許容するほかに、
広がり速度を増しブレークオーバ電圧を一層正確に生ず
る。このようにして、短絡ドット領域３７に実質的に整
合した埋込み領域４２を位置させることによりこのデバ
イスのオーバシュート電圧値は従来のオーバシュート電
圧値の約１／４に低下した。オーバシュート電圧のこの
低下は実質的な値であり、従来知られているよりも一層
感度の高いデバイスが得られる。さらにこのデバイス
は、保護回路構造の一次又は二次の保護装置として使う
ことができる。
【００３７】実質的な整合は、短絡ドット領域の下方の
埋込み領域の上下方向の整合を含む。埋込み領域は、短
絡ドット領域の上下方向下側に全領域を覆うのに十分な
だけ広くするのがよい。すなわち短絡ドット領域の上下
方向下側の全区域は接合の埋込み領域表面区域により覆
うのがよい。さらに埋込み領域は接合で横方向に延び、
短絡ドット領域とエミッタ領域の若干とを共に覆う。典
型的には短絡ドットの直径は３ミルであり、埋込み領域
はエミッタ領域の下方の短絡ドット領域の端部の外側に
横方向にさらに２．５ミルだけ延びる。
【００３８】しかし短絡ドット領域の下方の全領域以下
の領域をこのデバイスの接合の埋込み領域表面区域によ
り覆うことができる。短絡ドット領域の下方の任意の大
きさの表面区域が「不感領域」を電流径路から除いたこ
とにより従来の性能より性能を著しく向上する。すなわ
ち短絡点の下方の埋込み領域表面区域の実質的な整合は
短絡ドット領域の下方に任意の大きさの埋込み領域表面
区域を含む。その理由は、短絡ドット領域の下方に埋込
み領域を位置させると低いオーバシュート電圧値と高い
サージ容量とを持つ正確な過電圧保護装置を得るのに有
利であることが分っているからである。実際上短絡ドッ
トの下方の埋込み領域表面区域は、短絡点の上下方向下
方の区域の１％以上１００％までを含む。短絡ドットの
下方の埋込み領域の実質的な整合は、エミッタ領域の下
方の埋込み領域の位置決めも含む。すなわち実質的整合
は、短絡ドット領域の下方の埋込み領域が実質的に整合
している間は、短絡ドット及びエミッタ領域の両方の下
方で埋込み領域の若干の重なりを含む。
【００３９】従来のＮ型の導電率の中間領域層とは異っ
て、Ｐ型の中間領域層４４の使用は又、デバイスの一層
正確なブレークオーバ電圧を生ずるのに有利であること
が分った。さらに本デバイスの精度は、各短絡ドットに
実質的に整合した埋込み領域４２の面積及び深さによ
る。各埋込み領域４２は上部ベース領域４０より約３倍
だけ深い。上部ベース層及び中間領域層間の接合部の埋
込み領域に覆われる全表面積は、エミッタ領域の下方の
面積の３０％であるのがよい。さらに埋込み領域の好適
な数は８である。これ等は好適とする表面積及び領域数
である。これ等の範囲は一層大きい又は一層小さい１０
０分率の埋込み領域の被覆表面積又はその数を含む。こ
れ等の範囲に対する実際の制限は、デバイス接合の空間
制限とこれ等の埋込み領域の拡散を防ぐのに各埋込み領
域間に十分な空間が存在することの要求とを含む。これ
等の実際的制限を考慮すると、範囲は、エミッタ下方の
埋込み領域による１２ないし８０％の表面積被覆と６な
いし１０の埋込み領域とを含む。
【００４０】図３では付加的な「ゲッタ」領域７８を除
いて図２に示すような対応領域を持つ本発明構造による
デバイス６０を示してある。金属接点６４，８０はデバ
イス６０の頂部及び底部にある。上部ベース領域７０
は、多重短絡ドット領域６６及び多重エミッタ領域６８
を持つ。中間領域層７４は多数の埋込み領域７２を持
つ。図２の場合と同様に多数の埋込み領域は、短絡ドッ
ト領域６６に実質的に整合している。下部ベース領域７
６は中間領域層７４の下方に位置し、又下部ベース領域
７６は「ゲッタ」領域７８を持つ。
【００４１】「ゲッタ」領域７８は、下部ベース領域７
６と同じ導電型を持つ高度にドーピングされた領域であ
り下部金属接点８０に隣接して位置させてある。「ゲッ
タ」領域は、Ｐ型出発シリコンの場合にりんドーパント
を使うのがよい。「ゲッタ」領域７８はエミッタ領域と
してこのデバイスの反対側に施す。「ゲッタ」領域は
又、エミッタ領域７０を短絡点領域６６の上方に注入す
る。「ゲッタ」領域は漏れ電流を確実に低くする。本発
明デバイスの濃度及びドーパント導電率はその他の点で
は図２に示したようなドーパント濃度及び導電型と同様
である。
【００４２】図２の実施例で述べた利点はこの回路構成
でも同様に得られる。この「ゲッタ」領域は、このデバ
イスの中間領域を横切って一層高い濃度の電子流れを生
ずることにより本発明デバイスを付勢するのに必要な電
圧を下げる。「ゲッタ」領域は、電流の流れを増し、本
発明デバイスの効率を高め、本デバイスの一層正確なタ
ーンオンができる。さらに「ゲッタ」領域は、本デバイ
スの植付け区域内の不純物を捕捉し漏れ電流を低減す
る。
【００４３】図４は、２つの金属接点９４，１１４を持
つ双方向性デバイス９０を示す。金属接点９４は端子９
２に接続され、又金属接点１１４は端子１１２に接続し
てある。デバイス９０は、双方向性電流流れを生ずる２
個の４層デバイスである。双方向性のデバイス９０の回
路構成の右側では双方向性デバイス９０は、上部ベース
領域１００、中間領域層１０４及び下部ベース領域１０
６を備える。双方向性デバイス９０の左側では、双方向
性デバイス９０の右側とは反対方向の電流流れを生ず
る。双方向性デバイス９０の左側の回路構成は上部ベー
ス領域１０６、中間領域層１０４及び下部ベース領域１
００を備える。この双方向性構成により単一のデバイス
により正又は負の極性の過電圧保護作用が得られる。こ
のデバイス９０は図２に述べたのとほぼ同じ導電型及び
濃度を使って作られる。
【００４４】双方向性デバイス９０の左側回路について
は、上部ベース領域１０６は、図示のように下部金属接
点１１４に結合した多数のエミッタ領域１１６及び短絡
ドット１１８を備えている。中間領域層１０４は短絡ド
ット１１８に実質的に整合した多数の埋込み領域１１９
を持つ。
【００４５】図５は図４に示したのと同様な双方向性回
路構成を持つデバイス１２０を示す。デバイス１２０
は、右側回路では付加的な「ゲッタ」領域１４２を又左
側回路では「ゲッタ」領域１６２を持つ。上部金属接点
１２８は上部端子１２４に接続され、下部金属接点１５
０は下端端子１４８に接続してある。上部金属接点１２
８は上部「ゲッタ」領域１６２に接続してあるが、下部
金属接点１５０は下部「ゲッタ」領域１４２に隣接して
いる。
【００４６】図５の右側回路では、上部ベース領域１３
４は、多数のエミッタ領域１３２を持ち、多数の短絡ド
ット１３０は上部金属接点１２８に隣接している。図３
に述べた実施例の場合と同様に「ゲッタ」領域は、エミ
ッタ領域１３４内の短絡ドット領域１３０の頂部に設け
てある。中間領域層１３６は多数の埋込み領域１４０を
持ち、これ等の埋込み領域は短絡ドット領域１３０に実
質的に整合するように位置させてある。
【００４７】図５に示した左側回路では、上部ベース領
域１３８は多数のエミッタ領域１５６及び多数の短絡ド
ット領域１５４を持つ。各多数のエミッタ領域１５６及
び多数の短絡ドット領域１５４は下部金属接点１５０に
隣接する。中間領域層１３６は、短絡ドット領域１５４
に実質的に整合した多数の埋込み領域１６０を持つ。図
５に示した左側回路の下部ベース領域１３４は、上部金
属接点１２８に接触する「ゲッタ」領域１６２を持つ。
図５に示したこの回路構成により、図３に示すように
「ゲッタ」領域を利用する利点を含む双方向性過電圧保
護作用を生ずる。図３ないし５に述べた保護装置は、す
べて短絡ドット領域に実質的に整合した埋込み領域を位
置させる利点を持つ。この位置決めにより従来知られて
いるよりも一層大きいサージ容量及び一層低いオーバシ
ュートが許容できる。
【００４８】図２に示した半導体デバイスを作る方法
は、中間領域層４４に対応する出発シリコンで始める。
ドーパントの窓は、中間領域層４４内の埋込み領域４２
に対応する出発シリコンに埋込む。次いで上部ベース領
域層４０を中間領域層４４の上方に位置させる。下部ベ
ース領域層４６は、上部ベース領域層４０を形成した後
中間領域層４４の下側に位置させる。
【００４９】エミッタ領域３９及び短絡ドット領域３７
を次いで、上部ベース領域４０に位置させ本発明デバイ
スの上部ベース／中間領域接合部における埋込み領域４
２の表面積をエミッタ領域の短絡ドットに実質的に整合
させるようにする。次いで金属接点３５，４８を加えて
本発明デバイスを完成する。
【００５０】付加的な「ゲッタ」領域７８は、下部ベー
ス領域を中間領域層の下側に位置させた後、図３の構造
に対応するように図２に示したデバイスの下部ベース領
域内に位置させる。エミッタ、短絡ドット及び埋込み領
域は、本発明デバイスの反対側に位置させ図４に示すよ
うに双方向性デバイスを形成する。すなわち、双方向性
デバイスを作るにはデバイスの下面に相反フォーメーシ
ョン（ｒｅｃｉｐｒｏｃａｌ ｆｏｒｍａｔｉｏｎ）を
作る。さらに「ゲッタ」領域は各デバイスの底部及び頂
部にドーピングを行い図５に示すような両面デバイスを
形成する。
【００５１】本願に述べた構造とこの構造を得る手段と
は本発明から逸脱しないで多くの変型を行うことができ
る。たとえば本発明デバイスのドーパント濃度とドーパ
ントの型とは本発明から逸脱しないでわずかに変えても
よい。さらにトライアックと同様に本発明デバイスをト
リガできるゲートを上部ベース領域に接続してもよい。
さらに、性能を高めるように短絡ドット領域で上部ベー
ス領域にゲッタ領域を加えてもよい。さらにドーパント
の型は、性能のわずかな又実質的な低下に耐えることが
できれば、逆にしてもよい。このような変型は本発明の
範囲を逸脱するものではない。
【図面の簡単な説明】
【図１】従来の過電圧保護デバイスの横断面図である。
【図２】エミッタ領域の短絡ドットとその下側の多数の
埋込み領域とを持つ本発明デバイスの横断面図である。
【図３】エミッタ領域の短絡ドットとその下側の多数の
埋込み領域と高度にドーピングを行った「ゲッタ」領域
とを含む本発明デバイスの横断面図である。
【図４】対向する双方向性回路構成内の図２に述べた本
発明の２つの回路構成を持つ双方向性デバイスの横断面
図である。
【図５】対向する双方向性回路構成内の図３に述べた本
発明の２つの回路構成を持つ双方向性デバイスの横断面
図である。
【符号の説明】 ３０ 保護デバイス ３５ 第１の金属接点 ３７ 短絡ドット ３９ エミッタ領域 ４０ 上部ベース領域層 ４２ 埋込み領域 ４４ 中間領域層 ４６ 下部ベース領域層 ４８ 第２の金属接点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｈ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 （イ） 第１及び第２の金属接点と、
    （ロ） 第１の型の導電率を持ち、前記第１の金属接点
    に結合された上部ベース領域層と、（ハ） この上部ベ
    ース領域層内の複数の短絡ドット領域と、（ニ） 第２
    の型の導電率を持ち、前記上部ベース領域層内に設けた
    少なくとも１つのエミッタ領域と、（ホ） 前記エミッ
    タ領域と同じ型の導電率を持ち、前記上部ベース領域層
    に結合された中間領域層と、（ヘ） この中間領域層と
    同じ型の導電率を持ち、前記上部ベース領域内の前記短
    絡ドット領域の少なくとも１つに実質的に整合する少な
    くとも１つの埋込み領域を含む複数の埋込み領域と、
    （ト） 前記上部ベース領域層と同じ型の導電率を持
    ち、前記中間領域層と前記第２の金属接点に結合された
    下部ベース領域層と、を包含する多層過電圧保護デバイ
    ス。
  2. 【請求項２】 実質的な整合が、前記短絡ドット領域の
    下方の前記埋込み領域による任意の量の有効範囲領域を
    含む請求項１の多層過電圧保護デバイス。
  3. 【請求項３】 実質的な整合が、前記短絡ドット領域の
    下方の前記埋込み領域による有効範囲領域を含む請求項
    １の過電圧保護デバイス。
  4. 【請求項４】 実質的な整合が、前記短絡ドット領域の
    下方の前記埋込み領域による任意の量の有効範囲領域
    と、前記エミッタ領域の下方の任意の量の有効範囲領域
    とを含む請求項１の多層過電圧保護デバイス。
  5. 【請求項５】 前記第１の型の導電率がＮ型であり、前
    記第２の型の導電率が、Ｐ型である請求項１の多層過電
    圧保護デバイス。
  6. 【請求項６】 前記第１の型の導電率がＰ型であり、前
    記第２の型の導電率がＮ型である請求項１の多層過電圧
    保護デバイス。
  7. 【請求項７】 正又は負のいずれかの電圧サージにより
    動作させられる双方向性多層過電圧保護デバイスにおい
    て、（イ） 第１及び第２の金属接点と、（ロ） 第１
    の型の導電率を持ち、前記両金属接点の一方に結合され
    た少なくとも１つの上部ベース領域層と、（ハ） 前記
    上部ベース領域層の少なくとも１つに設けた複数の短絡
    ドット領域と、（ニ） 第２の型の導電率を持ち、前記
    上部ベース領域層の少なくとも１つに設けた少なくとも
    １つのエミッタ領域と、（ホ） このエミッタ領域と同
    じ型の導電率を持ち、前記上部ベース領域層の少なくと
    も１つに結合された中間領域層と、（ヘ） この中間領
    域層と同じ型の導電率を持ち、前記短絡ドット領域の少
    なくとも１つに実質的に整合した少なくとも１つの埋込
    み領域を含む複数の埋込み領域と、（ト） 前記上部ベ
    ース領域層の１つと同じ型の導電率を持ち、前記中間領
    域層と前記金属接点の一方とに結合された少なくとも１
    つの下部ベース領域層と、を包含する双方向性多層過電
    圧保護デバイス。
  8. 【請求項８】 実質的な整合が、前記短絡ドット領域の
    下方の前記埋込み領域による任意の量の有効範囲領域を
    含む請求項７の双方向性多層過電圧保護デバイス。
  9. 【請求項９】 実質的な整合が、前記短絡ドット領域の
    下方の前記埋込み領域による有効範囲領域を含む請求項
    ７の双方向性多層過電圧保護デバイス。
  10. 【請求項１０】 実質的な整合が、前記短絡ドット領域
    の下方の前記埋込み領域による任意の量の有効範囲領域
    と、前記エミッタ領域の下方の任意の量の有効範囲領域
    とを含む請求項７の双方向性多層過電圧保護デバイス。
  11. 【請求項１１】 前記第１の型の導電率がＮ型であり、
    前記第２の型の導電率がＰ型である請求項７の双方向性
    多層過電圧保護デバイス。
  12. 【請求項１２】 前記第１の型の導電率がＰ型であり、
    前記第２の型の導電率がＮ型である請求項７の双方向性
    多層過電圧保護デバイス。
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