JPH053575A - 障害処理方式 - Google Patents
障害処理方式Info
- Publication number
- JPH053575A JPH053575A JP3152081A JP15208191A JPH053575A JP H053575 A JPH053575 A JP H053575A JP 3152081 A JP3152081 A JP 3152081A JP 15208191 A JP15208191 A JP 15208191A JP H053575 A JPH053575 A JP H053575A
- Authority
- JP
- Japan
- Prior art keywords
- memory error
- restart
- signal
- power
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Retry When Errors Occur (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Exchange Systems With Centralized Control (AREA)
- Sub-Exchange Stations And Push- Button Telephones (AREA)
Abstract
(57)【要約】
【目的】 交換機等の一重化構成の中央処理システムに
関し、再スタート処理プログラム実行中にメモリエラー
が固定的に発生した場合のシステム停止を防止すること
を目的とする。 【構成】 障害処理部にメモリエラー計測カウンタ５
と、パワー・オン・リセット信号とマルチメモリエラー
信号とのオア出力をフリップフロップ３に入力するオア
回路６と、リスタート制御部２に入力するオア回路７と
を設け、メモリエラーが発生する度に検出されるメモリ
エラー発生信号をクロックとしてメモリエラー計測カウ
ンタ５をカウントアップし、一定回数メモリエラーが発
生した場合に出力されるマルチメモリエラー信号によ
り、リスタートレジスタのオン及びリスタート制御部２
へのスタート開始を通知し、リスタート制御部２はこの
マルチメモリエラー信号を受けて、パワー・オン・ビッ
トがオンしていることを認識し、電源投入時のリスター
ト手順を実行させるように構成する。
関し、再スタート処理プログラム実行中にメモリエラー
が固定的に発生した場合のシステム停止を防止すること
を目的とする。 【構成】 障害処理部にメモリエラー計測カウンタ５
と、パワー・オン・リセット信号とマルチメモリエラー
信号とのオア出力をフリップフロップ３に入力するオア
回路６と、リスタート制御部２に入力するオア回路７と
を設け、メモリエラーが発生する度に検出されるメモリ
エラー発生信号をクロックとしてメモリエラー計測カウ
ンタ５をカウントアップし、一定回数メモリエラーが発
生した場合に出力されるマルチメモリエラー信号によ
り、リスタートレジスタのオン及びリスタート制御部２
へのスタート開始を通知し、リスタート制御部２はこの
マルチメモリエラー信号を受けて、パワー・オン・ビッ
トがオンしていることを認識し、電源投入時のリスター
ト手順を実行させるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は交換機等の一重化構成の
中央処理システムにおける障害処理方式に関する。一般
に大容量の交換機等においてはシステム構成が二重化さ
れており、現用の交換機システムの制御系に障害が発生
した場合は、予備の交換機システムに直ちに切替えてシ
ステムダウンを防止している。しかし比較的小容量の交
換機例えば50〜200 回線程度のＰＢＸにおいては、中央
処理システムは経済上一重化構成であり、中央処理系の
障害の場合はリスタート処理プログラムを実行してシス
テム運用を行っている。
中央処理システムにおける障害処理方式に関する。一般
に大容量の交換機等においてはシステム構成が二重化さ
れており、現用の交換機システムの制御系に障害が発生
した場合は、予備の交換機システムに直ちに切替えてシ
ステムダウンを防止している。しかし比較的小容量の交
換機例えば50〜200 回線程度のＰＢＸにおいては、中央
処理システムは経済上一重化構成であり、中央処理系の
障害の場合はリスタート処理プログラムを実行してシス
テム運用を行っている。
【０００２】小容量の交換機等の中央処理系のシステム
構成例を図４に示す。図において、31は中央処理装置
（ＣＣ）、32はメインメモリ（ＭＭ）、33は通話路制御
系（ＳＰ）、34はＩ／Ｏ制御部、35はハードディスク
（ＨＤ）、36は保守コンソール（ＭＣ）を示す。
構成例を図４に示す。図において、31は中央処理装置
（ＣＣ）、32はメインメモリ（ＭＭ）、33は通話路制御
系（ＳＰ）、34はＩ／Ｏ制御部、35はハードディスク
（ＨＤ）、36は保守コンソール（ＭＣ）を示す。
【０００３】上記中央処理装置31とメインメモリ32と通
話路制御系33とＩ／Ｏ制御部34とはシステムバスで接続
され、通話路制御系33に接続された複数の電話回線の運
転プログラムの制御を中央処理装置31とメインメモリ32
により実行し、Ｉ／Ｏ制御部34は保守コンソール36とハ
ードディスク35に接続され、障害処理用プログラムや必
要に応じて挿入される運用プログラムの制御を中央処理
装置31とメインメモリ32との間で実行している。
話路制御系33とＩ／Ｏ制御部34とはシステムバスで接続
され、通話路制御系33に接続された複数の電話回線の運
転プログラムの制御を中央処理装置31とメインメモリ32
により実行し、Ｉ／Ｏ制御部34は保守コンソール36とハ
ードディスク35に接続され、障害処理用プログラムや必
要に応じて挿入される運用プログラムの制御を中央処理
装置31とメインメモリ32との間で実行している。
【０００４】上記交換機等の中央処理システムのシステ
ム運用の状態遷移図を図５に示す。通常、障害等の異常
がない場合は、の交換動作等のプログラムの処理を行
い、何らかの障害が発生した場合は、のリスタート処
理に移り障害情報の収集を行った後、の非常処理（二
重化の場合は系切替えの実施、その他ハードディスクＨ
Ｄからの再ローディング化等）を実行し、の通常運用
を再開する。
ム運用の状態遷移図を図５に示す。通常、障害等の異常
がない場合は、の交換動作等のプログラムの処理を行
い、何らかの障害が発生した場合は、のリスタート処
理に移り障害情報の収集を行った後、の非常処理（二
重化の場合は系切替えの実施、その他ハードディスクＨ
Ｄからの再ローディング化等）を実行し、の通常運用
を再開する。
【０００５】
【従来の技術】従来の障害処理部のブロック構成図を図
６に示す。図において、21は電圧監視回路、22はリスタ
ート制御部、23はフリップフロップ、24はＭＰＵを示
す。電圧監視回路21は電圧降下が基準値以下になった場
合パワー・オン・リセット信号パルスを送出して電源を
リセットする。リスタート制御部22はタイミング回路と
オア回路とからなり、パワー・オン・リセット信号及び
メモリエラー発生信号が入力した場合、あるタイミング
を経てリセット信号をＭＰＵ24に送出する。フリップフ
ロップ23はリスタートレジスタのパワー・オン・ビット
表示用で、データバスによりＭＰＵ24に表示信号を送出
する。
６に示す。図において、21は電圧監視回路、22はリスタ
ート制御部、23はフリップフロップ、24はＭＰＵを示
す。電圧監視回路21は電圧降下が基準値以下になった場
合パワー・オン・リセット信号パルスを送出して電源を
リセットする。リスタート制御部22はタイミング回路と
オア回路とからなり、パワー・オン・リセット信号及び
メモリエラー発生信号が入力した場合、あるタイミング
を経てリセット信号をＭＰＵ24に送出する。フリップフ
ロップ23はリスタートレジスタのパワー・オン・ビット
表示用で、データバスによりＭＰＵ24に表示信号を送出
する。
【０００６】従来の方式では、メモリエラーが発生する
度にメモリエラー発生信号が検出され、リスタート制御
部22へのリスタート開始を通知する。リスタート制御部
22はメモリエラー信号をP1に受けてあるタイミング後Ｍ
ＰＵ24にリセット信号を出力する。リセット信号オフ後
ＭＰＵ24はリスタートレジスタをリードして、リスター
ト処理手順を実行する。
度にメモリエラー発生信号が検出され、リスタート制御
部22へのリスタート開始を通知する。リスタート制御部
22はメモリエラー信号をP1に受けてあるタイミング後Ｍ
ＰＵ24にリセット信号を出力する。リセット信号オフ後
ＭＰＵ24はリスタートレジスタをリードして、リスター
ト処理手順を実行する。
【０００７】従来の障害処理手順のフローチャートを図
７に示す。図において、(11)制御システムに電源を投入
する。(Pow-on)(12)磁気ディスクＨＤから運転プログラ
ムをＩＰＬ（初期プログラムのローディング）する。(P
ow-on IPL 実行)(13)Ｗ．Ｄ．Ｔ（ソフトウェア暴走監
視用ウォッチドッグタイマ）をリセット。(14)交換動作
を実行。(15)障害の発生をチェックする。障害発生がな
ければ、この間、Ｗ．Ｄ．Ｔ．を一定周期でリセットし
ながら交換動作を行う。(16)障害発生があれば、Ｗ．
Ｄ．Ｔ. をリセットし、(17)リスタート処理（障害解析
・障害情報収集）に移る。このとき、リスタート処理の
プログラムが格納されているエリアにて固定的にメモリ
エラー（ダブルビットエラー、シングルビットエラー）
が起きた場合、(16)と(17)との間の点線のルートでルー
プが発生し、システムが停止してしまう。(18)メモリエ
ラーが発生してなければリスタート処理終了か否かをチ
ェックし、終了してなければ、この間Ｗ．Ｄ．Ｔ．を一
定周期でリセットしながらリスタート処理を行う。(19)
リスタート処理が終了すれば、ハードウェアリセット又
は磁気ディスクＨＤからの再ローディングを行う。障害
の種別によりメインメモリＭＭの内容はそのままで中央
制御装置ＣＣのハードウェアのみ再設定する。或いはメ
インメモリＭＭに磁気ディスクＨＤのプログラムを再ロ
ーディングする。この何れかの再開処理を行い、再び交
換動作実行に戻る。
７に示す。図において、(11)制御システムに電源を投入
する。(Pow-on)(12)磁気ディスクＨＤから運転プログラ
ムをＩＰＬ（初期プログラムのローディング）する。(P
ow-on IPL 実行)(13)Ｗ．Ｄ．Ｔ（ソフトウェア暴走監
視用ウォッチドッグタイマ）をリセット。(14)交換動作
を実行。(15)障害の発生をチェックする。障害発生がな
ければ、この間、Ｗ．Ｄ．Ｔ．を一定周期でリセットし
ながら交換動作を行う。(16)障害発生があれば、Ｗ．
Ｄ．Ｔ. をリセットし、(17)リスタート処理（障害解析
・障害情報収集）に移る。このとき、リスタート処理の
プログラムが格納されているエリアにて固定的にメモリ
エラー（ダブルビットエラー、シングルビットエラー）
が起きた場合、(16)と(17)との間の点線のルートでルー
プが発生し、システムが停止してしまう。(18)メモリエ
ラーが発生してなければリスタート処理終了か否かをチ
ェックし、終了してなければ、この間Ｗ．Ｄ．Ｔ．を一
定周期でリセットしながらリスタート処理を行う。(19)
リスタート処理が終了すれば、ハードウェアリセット又
は磁気ディスクＨＤからの再ローディングを行う。障害
の種別によりメインメモリＭＭの内容はそのままで中央
制御装置ＣＣのハードウェアのみ再設定する。或いはメ
インメモリＭＭに磁気ディスクＨＤのプログラムを再ロ
ーディングする。この何れかの再開処理を行い、再び交
換動作実行に戻る。
【０００８】
【発明が解決しようとする課題】従来の一重化構成のシ
ステムの場合、リスタート処理プログラム実行中にメモ
リエラーが発生した時に、前記フローチャート(16)と(1
7)に示すように、ウォッチドッグタイマクリア処理を含
んだ部分でループを生じ、システムが停止するような問
題が発生する。一重化システムの場合、系切替え実行に
よる他系への移行も不可能であり、磁気ディスクＨＤか
らの再ローディングでも復旧しない場合がある。
ステムの場合、リスタート処理プログラム実行中にメモ
リエラーが発生した時に、前記フローチャート(16)と(1
7)に示すように、ウォッチドッグタイマクリア処理を含
んだ部分でループを生じ、システムが停止するような問
題が発生する。一重化システムの場合、系切替え実行に
よる他系への移行も不可能であり、磁気ディスクＨＤか
らの再ローディングでも復旧しない場合がある。
【０００９】本発明はメモリエリアの障害発生時に電源
投入時のリスタート手順を実行させることにより、一重
化システムの交換機の障害処理を実行してシステム停止
を防止することを目的とする。
投入時のリスタート手順を実行させることにより、一重
化システムの交換機の障害処理を実行してシステム停止
を防止することを目的とする。
【００１０】
【課題を解決するための手段】本発明の障害処理部の原
理構成図を図１に示す。図において、１は電圧降下を監
視してパワー・オン・リセット信号を送出する電圧監視
回路、２はメモリエラー発生信号及びパワー・オン・リ
セット信号によりＭＰＵへリセット信号を送出するリス
タート制御部、３はリスタートレジスタのパワー・オン
・ビット表示信号をデータパスによりＭＰＵへ送出する
フリップフロップ、４は障害処理部のＭＰＵ、５はメモ
リエラー発生毎にメモリエー発生信号を計測し、一定回
数に達した時にマルチメモリエラー信号を送出するメモ
リエラー計測カウンタ、６と７はパワー・オン・リセッ
ト信号とマルチメモリエラー信号とのオア回路を示す。
理構成図を図１に示す。図において、１は電圧降下を監
視してパワー・オン・リセット信号を送出する電圧監視
回路、２はメモリエラー発生信号及びパワー・オン・リ
セット信号によりＭＰＵへリセット信号を送出するリス
タート制御部、３はリスタートレジスタのパワー・オン
・ビット表示信号をデータパスによりＭＰＵへ送出する
フリップフロップ、４は障害処理部のＭＰＵ、５はメモ
リエラー発生毎にメモリエー発生信号を計測し、一定回
数に達した時にマルチメモリエラー信号を送出するメモ
リエラー計測カウンタ、６と７はパワー・オン・リセッ
ト信号とマルチメモリエラー信号とのオア回路を示す。
【００１１】本発明により従来の障害処理部に付加され
た回路は点線に示す部分のメモリエラー計測カウンタ５
と、パワー・オン・リセット信号とマルチメモリエラー
信号とのオア出力をフリップフロップ３に入力するオア
回路６と、リスタート制御部２に入力するオア回路７で
ある。なおリスタート制御部２は従来の回路と同じくタ
イミング回路（長・短）とオア回路とから構成される。
た回路は点線に示す部分のメモリエラー計測カウンタ５
と、パワー・オン・リセット信号とマルチメモリエラー
信号とのオア出力をフリップフロップ３に入力するオア
回路６と、リスタート制御部２に入力するオア回路７で
ある。なおリスタート制御部２は従来の回路と同じくタ
イミング回路（長・短）とオア回路とから構成される。
【００１２】
【作用】本発明では、メモリエラーが発生する度に検出
されるメモリエラー発生信号をクロックとしてメモリエ
ラー計測カウンタ５をカウントアップし、一定回数メモ
リエラーが発生した場合に出力されるマルチメモリエラ
ー信号により、リスターレジスタのオン及びリスタート
制御部２へのスタート開始を通知し、リスタート制御部
２はこのマルチメモリエラー信号を受けて、ＭＰＵ４へ
のリセット信号を出力し、リセット信号オフ後ソフトウ
ェアによりリスタートレジスタをリードして、パワー・
オン・ビットがオンしていることを認識し、電源投入時
のリスタート手順（メモリクリアからのリスタート）を
実行させる。
されるメモリエラー発生信号をクロックとしてメモリエ
ラー計測カウンタ５をカウントアップし、一定回数メモ
リエラーが発生した場合に出力されるマルチメモリエラ
ー信号により、リスターレジスタのオン及びリスタート
制御部２へのスタート開始を通知し、リスタート制御部
２はこのマルチメモリエラー信号を受けて、ＭＰＵ４へ
のリセット信号を出力し、リセット信号オフ後ソフトウ
ェアによりリスタートレジスタをリードして、パワー・
オン・ビットがオンしていることを認識し、電源投入時
のリスタート手順（メモリクリアからのリスタート）を
実行させる。
【００１３】これによりリスタート処理プログラム実行
中メモリエラーが固定的に発生し、ウォッチドッグタイ
マクリア処理を含んだ部分でループを生じ、システムが
停止することを防止することが可能であり、メモリチッ
プの破損による障害以外は（例えば外来ノイズによるビ
ットのスタック等）復旧される。
中メモリエラーが固定的に発生し、ウォッチドッグタイ
マクリア処理を含んだ部分でループを生じ、システムが
停止することを防止することが可能であり、メモリチッ
プの破損による障害以外は（例えば外来ノイズによるビ
ットのスタック等）復旧される。
【００１４】
【実施例】実施例のブロック構成図を図２に示す。図に
おいて、11は電圧監視回路、12はリスタート制御部、13
はフリップフロップ、14はＭＰＵ、15はメモリエラー計
測カウンタ、16, 17はオア回路OR1,OR2 、18, 19はタイ
ミング回路TM0,TM1 、20はオア回路OR3を示す。なお18,
19 ,20はリスタート制御部12の内部構成を示し、タイ
ミング回路18は比較的長いタイマであり、タイミング回
路19は比較的短いタイマを示す。
おいて、11は電圧監視回路、12はリスタート制御部、13
はフリップフロップ、14はＭＰＵ、15はメモリエラー計
測カウンタ、16, 17はオア回路OR1,OR2 、18, 19はタイ
ミング回路TM0,TM1 、20はオア回路OR3を示す。なお18,
19 ,20はリスタート制御部12の内部構成を示し、タイ
ミング回路18は比較的長いタイマであり、タイミング回
路19は比較的短いタイマを示す。
【００１５】本実施例では、メモリエラーが発生する度
に検出されるメモリエラー発生信号MER をメモリエラー
計測カウンタ15のCP端子にクロックとして入力して、Q0
からQX-1 までカウントアップし、Ｘ回発生した場合に
出力されるマルチメモリエラー信号MMERをオア回路16と
17の一方の端子に入力する。一方電圧降下を監視する電
圧監視回路11からのパワー・オン・リセット信号P-on R
をオア回路16と17の他の一方の端子に入力する。マルチ
メモリエラー信号MMERとパワー・オン・リセット信号P-
on Rのオア出力により、リスタートレジスタオン用のフ
リップフロップ13を動作させ、リスタート制御部12への
リスタート開始を通知する。リセット制御部12はマルチ
メモリエラー信号MMERを受けてリセット信号を出力し、
パワー・オン・ビットP-on Bがオンしていることを認識
して、電源投入時のリスタート手順を実行する。
に検出されるメモリエラー発生信号MER をメモリエラー
計測カウンタ15のCP端子にクロックとして入力して、Q0
からQX-1 までカウントアップし、Ｘ回発生した場合に
出力されるマルチメモリエラー信号MMERをオア回路16と
17の一方の端子に入力する。一方電圧降下を監視する電
圧監視回路11からのパワー・オン・リセット信号P-on R
をオア回路16と17の他の一方の端子に入力する。マルチ
メモリエラー信号MMERとパワー・オン・リセット信号P-
on Rのオア出力により、リスタートレジスタオン用のフ
リップフロップ13を動作させ、リスタート制御部12への
リスタート開始を通知する。リセット制御部12はマルチ
メモリエラー信号MMERを受けてリセット信号を出力し、
パワー・オン・ビットP-on Bがオンしていることを認識
して、電源投入時のリスタート手順を実行する。
【００１６】実施例の障害処理手順のフローチャートを
図３に示す。図はメモリエラー計測カウンタ15の設定が
ｎ回でオーバーフローする場合について説明する。(1)
制御システムに電源を投入する。(Pow-on)(2) 磁気ディ
スクＨＤから運転プログラムを初期設定する。(Pow-on
IPL ）(3) Ｗ．Ｄ．Ｔ（ソフトウェア暴走監視用ウォッ
チドッグタイマ）をリセット。(4) 交換動作を実行す
る。(5) 障害発生をチェックする。障害発生が無けれ
ば、この間、Ｗ．Ｄ．Ｔ．を一定周期でリセットしなが
ら交換動作を行う。(6) 障害発生が起こればメモリエラ
ー計測カウンタをカウンタアップし、カウンタ値のｎを
チェックする。カウンタ値がｎになれば、再び運転プロ
グラムの初期設定に戻る。(7) カウンタ値がｎにならな
ければ、Ｗ．Ｄ．Ｔ．をリセットし、(8) リスタート処
理に移行し、障害解析及び障害情報収集を行う。この
間、Ｗ．Ｄ．Ｔ．を一定周期でリセットしながらリスタ
ート処理を行う。(6),(7),(8)の点線で示すループ処理
を行い、メモリエラーが発生した場合メモリエラーの発
生回数をカウントし、一定回数ｎ以上になると(Pow-on
IPL ）と同じ動作を行わせる。(9) メモリエラーが発生
してなければ、リスタート処理が終了するまで同じ動作
を繰り返す。したがって、点線に示すようなループが生
じても、カウンタ値のオーバーフローにより(Pow-on IP
L ）と同じ動作によりシステム停止を防止することが出
来る。(10)リスタート処理が終了すれば、ハードウェア
リセット又は磁気ディスクＨＤからの再ローディングを
行う。障害の種別により従来動作と同じように、再開処
理を行い再び交換動作の実行に戻る。
図３に示す。図はメモリエラー計測カウンタ15の設定が
ｎ回でオーバーフローする場合について説明する。(1)
制御システムに電源を投入する。(Pow-on)(2) 磁気ディ
スクＨＤから運転プログラムを初期設定する。(Pow-on
IPL ）(3) Ｗ．Ｄ．Ｔ（ソフトウェア暴走監視用ウォッ
チドッグタイマ）をリセット。(4) 交換動作を実行す
る。(5) 障害発生をチェックする。障害発生が無けれ
ば、この間、Ｗ．Ｄ．Ｔ．を一定周期でリセットしなが
ら交換動作を行う。(6) 障害発生が起こればメモリエラ
ー計測カウンタをカウンタアップし、カウンタ値のｎを
チェックする。カウンタ値がｎになれば、再び運転プロ
グラムの初期設定に戻る。(7) カウンタ値がｎにならな
ければ、Ｗ．Ｄ．Ｔ．をリセットし、(8) リスタート処
理に移行し、障害解析及び障害情報収集を行う。この
間、Ｗ．Ｄ．Ｔ．を一定周期でリセットしながらリスタ
ート処理を行う。(6),(7),(8)の点線で示すループ処理
を行い、メモリエラーが発生した場合メモリエラーの発
生回数をカウントし、一定回数ｎ以上になると(Pow-on
IPL ）と同じ動作を行わせる。(9) メモリエラーが発生
してなければ、リスタート処理が終了するまで同じ動作
を繰り返す。したがって、点線に示すようなループが生
じても、カウンタ値のオーバーフローにより(Pow-on IP
L ）と同じ動作によりシステム停止を防止することが出
来る。(10)リスタート処理が終了すれば、ハードウェア
リセット又は磁気ディスクＨＤからの再ローディングを
行う。障害の種別により従来動作と同じように、再開処
理を行い再び交換動作の実行に戻る。
【００１７】本発明で付加された処理フローは太線で示
す(6) から(2) への部分であり、メモリエラーの発生に
より従来の点線で示す(6)から(8) のルートが生じて
も、強制的にメモリクリアすることによりシステム停止
を防止することが出来る。
す(6) から(2) への部分であり、メモリエラーの発生に
より従来の点線で示す(6)から(8) のルートが生じて
も、強制的にメモリクリアすることによりシステム停止
を防止することが出来る。
【００１８】
【発明の効果】本発明により、従来交換機の一重化シス
テムで発生したメモリエラーによる致命的なシステム停
止を、強制的にメモリクリアを実行することにより防止
することが出来る。
テムで発生したメモリエラーによる致命的なシステム停
止を、強制的にメモリクリアを実行することにより防止
することが出来る。
【図面の簡単な説明】
【図１】 本発明の原理構成図
【図２】 実施例のブロック構成図
【図３】 実施例の処理フローチャート
【図４】 中央処理系のシステム構成例
【図５】 中央処理系の状態遷移図
【図６】 従来例のブロック構成図
【図７】 従来例の処理フローチャート
１，11，21 電圧監視回路 ２，12，22 リスタート制御部 ３，13，23 フリップフロップ ４，14，24 ＭＰＵ ５，15 メモリエラー計測カウンタ ６，７，16, 17，20 オア回路 18, 19 タイミング回路 31 中央処理装置 32 メインメモリ 33 通話路制御系 34 Ｉ／Ｏ制御部 35 ハードディスク 36 保守コンソール
Claims (1)
- 【特許請求の範囲】 【請求項１】 交換機等の一重化構成の中央処理システ
ムの障害処理方式において、処理システムの電圧降下を
監視してパワー・オン・リセット信号を送出する電圧監
視回路（１）と、メモリエラー発生信号及びパワー・オ
ン・リセット信号によりＭＰＵへリセット信号を送出す
るリスタート制御部（２）と、リスタートレジスタのパ
ワー・オン・ビット表示信号をデータバスによりＭＰＵ
へ送出するフリップフロップ（３）と、障害処理部のＭ
ＰＵ（４）とを有する障害処理部に、メモリエラー発生
毎にメモリエラー発生信号を計測し、一定回数に達した
時にマルチメモリエラー信号を送出するメモリエラー計
測カウンタ（５）と、パワー・オン・リセット信号とマ
ルチメモリエラー信号とのオア出力をフリップフロップ
（３）に入力するオア回路（６）と、リスタート制御部
（２）に入力するオア回路（７）とを設け、メモリエラ
ーが発生する度に検出されるメモリエラー発生信号をク
ロックとしてメモリエラー計測カウンタ（５）をカウン
トアップし、一定回数メモリエラーが発生した場合に出
力されるマルチメモリエラー信号により、リスタートレ
ジスタのオン及びリスタート制御部（２）へのスタート
開始を通知し、リスタート制御部（２）はこのマルチメ
モリエラー信号を受けて、ＭＰＵ（４）へのリセット信
号を出力し、リセット信号オフ後ソフトウェアによりリ
スタートレジスタをリードして、パワー・オン・ビット
がオンしていることを認識し、電源投入時のリスタート
手順（メモリクリアからのリスタート）を実行させるこ
とを特徴とする障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152081A JP3042034B2 (ja) | 1991-06-25 | 1991-06-25 | 障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152081A JP3042034B2 (ja) | 1991-06-25 | 1991-06-25 | 障害処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053575A true JPH053575A (ja) | 1993-01-08 |
| JP3042034B2 JP3042034B2 (ja) | 2000-05-15 |
Family
ID=15532640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152081A Expired - Lifetime JP3042034B2 (ja) | 1991-06-25 | 1991-06-25 | 障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042034B2 (ja) |
-
1991
- 1991-06-25 JP JP3152081A patent/JP3042034B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3042034B2 (ja) | 2000-05-15 |
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| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000208 |