JPH08265603A - デジタルエンコーダとフレームバッファー間の映像制御信号出力装置 - Google Patents
デジタルエンコーダとフレームバッファー間の映像制御信号出力装置Info
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- JPH08265603A JPH08265603A JP8037812A JP3781296A JPH08265603A JP H08265603 A JPH08265603 A JP H08265603A JP 8037812 A JP8037812 A JP 8037812A JP 3781296 A JP3781296 A JP 3781296A JP H08265603 A JPH08265603 A JP H08265603A
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Abstract
(57)【要約】
【課題】 デジタルエンコーダから出力される制御信号
を水平駆動信号に同期させて出力することにより、位相
差または温度変化による誤差発生と部品間の偏差による
調整作業なく、正確な制御信号を出力してフレームメモ
リに貯蔵されている映像データの入出力を制御できるデ
ジタルエンコーダとフレームバッファー間の映像制御信
号出力装置を提供すること。 【解決手段】 フレームメモリに貯蔵された映像データ
を使用するためのフィールド信号、垂直駆動信号、及び
水平駆動信号を出力するデジタルエンコーダを含むデジ
タル映像処理システムにおいて、デジタルエンコーダか
ら出力されるフィールド信号を入力される水平駆動信号
の同期により出力するフィールド信号処理手段と、デジ
タルエンコーダから出力される垂直駆動信号を水平駆動
信号の同期により処理してそれに該当する垂直ブランク
信号を出力する垂直ブランク信号出力手段とからなる。
を水平駆動信号に同期させて出力することにより、位相
差または温度変化による誤差発生と部品間の偏差による
調整作業なく、正確な制御信号を出力してフレームメモ
リに貯蔵されている映像データの入出力を制御できるデ
ジタルエンコーダとフレームバッファー間の映像制御信
号出力装置を提供すること。 【解決手段】 フレームメモリに貯蔵された映像データ
を使用するためのフィールド信号、垂直駆動信号、及び
水平駆動信号を出力するデジタルエンコーダを含むデジ
タル映像処理システムにおいて、デジタルエンコーダか
ら出力されるフィールド信号を入力される水平駆動信号
の同期により出力するフィールド信号処理手段と、デジ
タルエンコーダから出力される垂直駆動信号を水平駆動
信号の同期により処理してそれに該当する垂直ブランク
信号を出力する垂直ブランク信号出力手段とからなる。
Description
【０００１】
【発明の属する技術分野】本発明はデジタルエンコーダ
とフレーム間の映像制御信号出力装置に関し、より詳し
くは、デジタル映像信号処理器において、フレームバッ
ファーに貯蔵されている映像データをデジタルエンコー
ダに出力させて映像出力装置であるＴＶまたはモニター
の信号規格に適合する信号を具現するための映像制御信
号を出力するデジタルエンコーダとフレームバッファー
間の映像制御信号出力装置に関する。
とフレーム間の映像制御信号出力装置に関し、より詳し
くは、デジタル映像信号処理器において、フレームバッ
ファーに貯蔵されている映像データをデジタルエンコー
ダに出力させて映像出力装置であるＴＶまたはモニター
の信号規格に適合する信号を具現するための映像制御信
号を出力するデジタルエンコーダとフレームバッファー
間の映像制御信号出力装置に関する。
【０００２】
【従来の技術】一般的に、デジタル映像信号処理器にお
いて、デジタル映像データをＴＶまたはモニターに再現
させるため、デジタルエンコーダが使用される。このデ
ジタルエンコーダは、入力されるデジタル映像信号をＴ
Ｖまたはモニターの信号規格に適合するデジタル輝度信
号、色信号に変換させてデジタル／アナログコンバータ
と信号回路に出力する。
いて、デジタル映像データをＴＶまたはモニターに再現
させるため、デジタルエンコーダが使用される。このデ
ジタルエンコーダは、入力されるデジタル映像信号をＴ
Ｖまたはモニターの信号規格に適合するデジタル輝度信
号、色信号に変換させてデジタル／アナログコンバータ
と信号回路に出力する。
【０００３】デジタルエンコーダから出力される信号は
デジタル／アナログコンバータと信号組合回路に入力さ
れ、ＴＶまたはモニターの信号規格に適合する信号に処
理されて出力されることにより、元の映像に再現され
る。
デジタル／アナログコンバータと信号組合回路に入力さ
れ、ＴＶまたはモニターの信号規格に適合する信号に処
理されて出力されることにより、元の映像に再現され
る。
【０００４】図１は一般的な映像信号の処理系統図を示
す構成ブロック図である。
す構成ブロック図である。
【０００５】図１において、フレームメモリ(10)に貯蔵
されているデジタル映像データがデジタルエンコーダ(3
0)に入力されるためには、印加されるビデオ同期信号に
同期されるべきであるが、一般的に使用されるデジタル
エンコーダ(30)から出力される信号は、フレームメモリ
(10)を制御するには同期が合わない信号であるフィール
ド信号及び垂直ブランク信号の形である。
されているデジタル映像データがデジタルエンコーダ(3
0)に入力されるためには、印加されるビデオ同期信号に
同期されるべきであるが、一般的に使用されるデジタル
エンコーダ(30)から出力される信号は、フレームメモリ
(10)を制御するには同期が合わない信号であるフィール
ド信号及び垂直ブランク信号の形である。
【０００６】従って、フレームメモリ(10)に貯蔵されて
いる映像データをデジタルエンコーダ(30)に入力するた
めには、別途の制御信号変換部を利用してデジタルエン
コーダ(30)から出力される信号をフレームメモリ(10)に
要求される信号に合うように変換させて発生しなければ
ならない。
いる映像データをデジタルエンコーダ(30)に入力するた
めには、別途の制御信号変換部を利用してデジタルエン
コーダ(30)から出力される信号をフレームメモリ(10)に
要求される信号に合うように変換させて発生しなければ
ならない。
【０００７】従来は、この信号を発生させるため、図２
に図示されているように、マルチバイブレータを含む信
号変換部(20)を使用している。
に図示されているように、マルチバイブレータを含む信
号変換部(20)を使用している。
【０００８】即ち、この信号変換部(20)は、デジタルエ
ンコーダ(30)から出力される制御信号により発振する第
１単安定マルチバイブレータ(21)と、第２単安定マルチ
バイブレータ(22)とからなる。
ンコーダ(30)から出力される制御信号により発振する第
１単安定マルチバイブレータ(21)と、第２単安定マルチ
バイブレータ(22)とからなる。
【０００９】デジタルエンコーダ(30)がフレームメモリ
(10)に貯蔵されている映像データを１フィールド間読む
ための信号(F2)を出力すると、出力される信号により第
１単安定マルチバイブレータ(21)が外部に装着された抵
抗とコンデンサーにより充電・放電の時間を調整して、
図３に示すように水平駆動信号の３HSYNC期間を遅延さ
せて出力する。
(10)に貯蔵されている映像データを１フィールド間読む
ための信号(F2)を出力すると、出力される信号により第
１単安定マルチバイブレータ(21)が外部に装着された抵
抗とコンデンサーにより充電・放電の時間を調整して、
図３に示すように水平駆動信号の３HSYNC期間を遅延さ
せて出力する。
【００１０】ここで出力された信号は、第２単安定マル
チバイブレータ(22)を通じて、再び抵抗とコンデンサー
の時定数により調節されて出力される。
チバイブレータ(22)を通じて、再び抵抗とコンデンサー
の時定数により調節されて出力される。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
デジタルエンコーダとフレームバッファー間の映像デー
タ交換をするための制御信号出力装置は、抵抗とコンデ
ンサーの時定数調節により発振周波数を可変させること
により、抵抗及びコンデンサー部品の特性上温度変化に
より充電・放電時間が変換する。
デジタルエンコーダとフレームバッファー間の映像デー
タ交換をするための制御信号出力装置は、抵抗とコンデ
ンサーの時定数調節により発振周波数を可変させること
により、抵抗及びコンデンサー部品の特性上温度変化に
より充電・放電時間が変換する。
【００１２】従って、抵抗とコンデンサーの温度変化に
より出力される制御信号の周波数が変化して正確な制御
ができない問題が発生する。
より出力される制御信号の周波数が変化して正確な制御
ができない問題が発生する。
【００１３】また、抵抗とコンデンサーは部品間の偏差
により生産される個々のセットごと抵抗またはコンデン
サーを調整する作業が必要となる欠点がある。
により生産される個々のセットごと抵抗またはコンデン
サーを調整する作業が必要となる欠点がある。
【００１４】従って、前記のような従来の問題点を解決
するため、本発明の目的は、デジタルエンコーダから出
力される制御信号を水平駆動信号に同期させて出力する
ことにより、位相差または温度変化による誤差発生と部
品間の偏差による調整作業をすることなく、正確な制御
信号を出力してフレームメモリに貯蔵されている映像デ
ータの入出力を制御できるデジタルエンコーダとフレー
ムバッファー間の映像制御信号出力装置を提供すること
にある。
するため、本発明の目的は、デジタルエンコーダから出
力される制御信号を水平駆動信号に同期させて出力する
ことにより、位相差または温度変化による誤差発生と部
品間の偏差による調整作業をすることなく、正確な制御
信号を出力してフレームメモリに貯蔵されている映像デ
ータの入出力を制御できるデジタルエンコーダとフレー
ムバッファー間の映像制御信号出力装置を提供すること
にある。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
めの手段として、本発明の構成は、フレームメモリに貯
蔵された映像データを使用するためのフィールド信号、
垂直駆動信号、及び水平駆動信号を出力するデジタルエ
ンコーダを含むデジタル映像処理システムにおいて、デ
ジタルエンコーダから出力されるフィールド信号を印加
される水平駆動信号の同期により処理して出力するフィ
ールド信号処理手段と、デジタルエンコーダから出力さ
れる垂直駆動信号を水平駆動信号の同期により処理して
それに該当する垂直ブランク信号を出力する垂直ブラン
ク信号出力手段とからなる。
めの手段として、本発明の構成は、フレームメモリに貯
蔵された映像データを使用するためのフィールド信号、
垂直駆動信号、及び水平駆動信号を出力するデジタルエ
ンコーダを含むデジタル映像処理システムにおいて、デ
ジタルエンコーダから出力されるフィールド信号を印加
される水平駆動信号の同期により処理して出力するフィ
ールド信号処理手段と、デジタルエンコーダから出力さ
れる垂直駆動信号を水平駆動信号の同期により処理して
それに該当する垂直ブランク信号を出力する垂直ブラン
ク信号出力手段とからなる。
【００１６】
【発明の実施の形態】以下、前記の構成による本発明を
容易に実施できる本発明の好適な実施の形態を添付した
図面を参照にして詳細に説明する。
容易に実施できる本発明の好適な実施の形態を添付した
図面を参照にして詳細に説明する。
【００１７】図４は本発明の実施の形態によるデジタル
エンコーダから出力される制御信号の波形図であり、図
５は本発明の実施の形態によるデジタルエンコーダとフ
レームバッファー間の映像制御信号出力装置の構成図で
あり、図６は本発明の実施の形態による映像制御信号出
力装置から出力される制御信号の波形図である。
エンコーダから出力される制御信号の波形図であり、図
５は本発明の実施の形態によるデジタルエンコーダとフ
レームバッファー間の映像制御信号出力装置の構成図で
あり、図６は本発明の実施の形態による映像制御信号出
力装置から出力される制御信号の波形図である。
【００１８】図５に図示されているように、本発明の実
施の形態によるデジタルエンコーダとフレームバッファ
ー間の映像制御信号出力装置の構成は、デジタルエンコ
ーダ(30)から出力されるフィールド信号(F2)を同期信号
に合うように処理して出力するフィールド信号処理部(2
4)と、デジタルエンコーダ(30)から出力される垂直駆動
信号を同期信号に合うように処理して垂直ブランク信号
を出力する垂直ブランク信号出力部(25)とからなる。
施の形態によるデジタルエンコーダとフレームバッファ
ー間の映像制御信号出力装置の構成は、デジタルエンコ
ーダ(30)から出力されるフィールド信号(F2)を同期信号
に合うように処理して出力するフィールド信号処理部(2
4)と、デジタルエンコーダ(30)から出力される垂直駆動
信号を同期信号に合うように処理して垂直ブランク信号
を出力する垂直ブランク信号出力部(25)とからなる。
【００１９】フィールド信号処理部(24)は、デジタルエ
ンコーダ(30)から出力される水平駆動信号(AV)を反転さ
せて出力する第１反転器(211) と、該第１反転器(211)
で反転出力されてクロック端子(CLK) に入力される水平
駆動信号をカウンティングして、デジタルエンコーダ(3
0)から出力されるフィールド信号(F2)を一定時間遅延さ
せて出力する第１カウンター(213) とからなる。
ンコーダ(30)から出力される水平駆動信号(AV)を反転さ
せて出力する第１反転器(211) と、該第１反転器(211)
で反転出力されてクロック端子(CLK) に入力される水平
駆動信号をカウンティングして、デジタルエンコーダ(3
0)から出力されるフィールド信号(F2)を一定時間遅延さ
せて出力する第１カウンター(213) とからなる。
【００２０】垂直ブランク信号出力部(25)は、デジタル
エンコーダ(30)から出力される垂直駆動信号(VD)を反転
させて出力する第２反転器(212) と、入力端子(DATA)に
入力されるカウンタの設定値によりクロック端子(CLK)
に入力される水平駆動信号(AV)をカウンティングして、
第２反転器(212) で反転出力されてロード端子(LOAD)に
入力される信号を水平駆動信号により変化させる第２カ
ウンタ(214) と、クリア端子(CLR) が前記第２カウンタ
(214) の出力段(OUT) に連結され、クロック端子(CLK)
に入力される垂直駆動信号(VD)により駆動されて垂直ブ
ランク信号(MVBLK) を出力するＤフリップフロップ(21
5) とからなる。
エンコーダ(30)から出力される垂直駆動信号(VD)を反転
させて出力する第２反転器(212) と、入力端子(DATA)に
入力されるカウンタの設定値によりクロック端子(CLK)
に入力される水平駆動信号(AV)をカウンティングして、
第２反転器(212) で反転出力されてロード端子(LOAD)に
入力される信号を水平駆動信号により変化させる第２カ
ウンタ(214) と、クリア端子(CLR) が前記第２カウンタ
(214) の出力段(OUT) に連結され、クロック端子(CLK)
に入力される垂直駆動信号(VD)により駆動されて垂直ブ
ランク信号(MVBLK) を出力するＤフリップフロップ(21
5) とからなる。
【００２１】この構成による、本発明の実施の形態によ
るデジタルエンコーダとフレームバッファー間の映像制
御信号出力装置の作用は次のようである。
るデジタルエンコーダとフレームバッファー間の映像制
御信号出力装置の作用は次のようである。
【００２２】デジタル映像処理システムにおいて、映像
信号をＴＶまたはモニターの信号規格に合うデジタル輝
度信号及び色信号を分離して出力するデジタルエンコー
ダ(30)が、フレームメモリ(10)、即ち、１フレームに該
当する映像データである輝度信号と色差信号をフレーム
当りに貯蔵しているメモリ(10)に、映像データを出力す
るための信号を出力する。
信号をＴＶまたはモニターの信号規格に合うデジタル輝
度信号及び色信号を分離して出力するデジタルエンコー
ダ(30)が、フレームメモリ(10)、即ち、１フレームに該
当する映像データである輝度信号と色差信号をフレーム
当りに貯蔵しているメモリ(10)に、映像データを出力す
るための信号を出力する。
【００２３】デジタルエンコーダ(30)から出力された走
査しようとするフィールドが奇数フィールドであるか偶
数であるかを区分するためのフィールド信号(F2)と、１
フィールドで水平同期の期間の間に有効な映像データを
出力させて処理するための水平駆動信号(AV)と、垂直同
期の期間の間に有効な映像データを出力させて処理する
ための垂直駆動信号(VD)とは、他の同期信号、即ち、映
像信号を送信する側と受信する側との走査を一致させて
正確な画像を再現するための信号と同期を合わせるため
に、本発明の実施の形態による映像制御信号出力装置に
入力されて変換された後、フレームメモリ(10)に出力さ
れる。
査しようとするフィールドが奇数フィールドであるか偶
数であるかを区分するためのフィールド信号(F2)と、１
フィールドで水平同期の期間の間に有効な映像データを
出力させて処理するための水平駆動信号(AV)と、垂直同
期の期間の間に有効な映像データを出力させて処理する
ための垂直駆動信号(VD)とは、他の同期信号、即ち、映
像信号を送信する側と受信する側との走査を一致させて
正確な画像を再現するための信号と同期を合わせるため
に、本発明の実施の形態による映像制御信号出力装置に
入力されて変換された後、フレームメモリ(10)に出力さ
れる。
【００２４】また、デジタルエンコーダ(30)から出力さ
れるフィールド信号(F2)は、映像制御信号出力装置の第
１カウンタ(213) に入力され、デジタルエンコーダ(30)
から出力された水平駆動信号(AV)は第１反転器(211) を
通じて反転出力された後、第１カウンタ(213) のクロッ
ク端子(CLK) に入力される。
れるフィールド信号(F2)は、映像制御信号出力装置の第
１カウンタ(213) に入力され、デジタルエンコーダ(30)
から出力された水平駆動信号(AV)は第１反転器(211) を
通じて反転出力された後、第１カウンタ(213) のクロッ
ク端子(CLK) に入力される。
【００２５】本発明の実施の形態による水平同期信号
は、信号処理方式において、NTSC方式である場合には1
5.73MHzであり、PAL 方式である場合には15.625KHz で
ある。
は、信号処理方式において、NTSC方式である場合には1
5.73MHzであり、PAL 方式である場合には15.625KHz で
ある。
【００２６】前記した第１カウンタ(213) は、図６に図
示されているように、設定されたカウンタ値によりクロ
ック端子(CLK) に入力される反転された水平同期信号を
カウンティングして、設定されたカウンティング時点で
入力されるフィールド信号(F2)を出力する。
示されているように、設定されたカウンタ値によりクロ
ック端子(CLK) に入力される反転された水平同期信号を
カウンティングして、設定されたカウンティング時点で
入力されるフィールド信号(F2)を出力する。
【００２７】本発明の実施の形態による前記カウンタ値
は３であり、図６に図示されているように、前記で水平
駆動信号(AV)により３回遅延されたフィールド信号(F2)
は第２カウンタ(213) の出力端子(QC)を通じて出力され
る。
は３であり、図６に図示されているように、前記で水平
駆動信号(AV)により３回遅延されたフィールド信号(F2)
は第２カウンタ(213) の出力端子(QC)を通じて出力され
る。
【００２８】本発明の実施の形態による第１カウンタ(2
13) はまた、出力端子(QA 〜QF) を備えており、これら
の各出力端子(QA 〜QF) により設定されたカウンタ値は
異なって構成されているので、同期状態によりたとえば
QA出力端子では水平駆動信号により１回遅延された信号
が、QB出力端子では２回遅延された信号が、QC出力端子
では３回遅延された信号が、QD出力端子では４回遅延さ
れた信号が、QE出力端子では５回遅延された信号が出力
される。
13) はまた、出力端子(QA 〜QF) を備えており、これら
の各出力端子(QA 〜QF) により設定されたカウンタ値は
異なって構成されているので、同期状態によりたとえば
QA出力端子では水平駆動信号により１回遅延された信号
が、QB出力端子では２回遅延された信号が、QC出力端子
では３回遅延された信号が、QD出力端子では４回遅延さ
れた信号が、QE出力端子では５回遅延された信号が出力
される。
【００２９】また、デジタルエンコーダ(30)から出力さ
れた水平駆動信号(AV)は第２カウンタ(214) のクロック
端子(CLK) に入力され、垂直駆動信号(VD)は第２反転器
(212) を通じて反転出力された後、第２カウンタ(214)
のロード端子(LOAD)に入力される。
れた水平駆動信号(AV)は第２カウンタ(214) のクロック
端子(CLK) に入力され、垂直駆動信号(VD)は第２反転器
(212) を通じて反転出力された後、第２カウンタ(214)
のロード端子(LOAD)に入力される。
【００３０】第２カウンタ(214) の入力端子(DATA)に
は、カウンタの初期値"11"が入力されるように設定され
る。
は、カウンタの初期値"11"が入力されるように設定され
る。
【００３１】第２反転器(212) で反転出力される垂直駆
動信号(VD)の論理値がローレベルである場合、入力端子
(DATA)に初期値"11"に該当する信号が入力される。
動信号(VD)の論理値がローレベルである場合、入力端子
(DATA)に初期値"11"に該当する信号が入力される。
【００３２】図６に図示されているように、垂直駆動信
号(VD)がハイレベル状態で入力されると、第２カウンタ
(214) が動作される。
号(VD)がハイレベル状態で入力されると、第２カウンタ
(214) が動作される。
【００３３】第２カウンタ(214) は、設定された初期値
によりクロック端子(CLK) に入力される水平駆動信号(A
V)をカウンティングし、設定された値までカウントした
時点で出力信号の状態を変化させて出力する。
によりクロック端子(CLK) に入力される水平駆動信号(A
V)をカウンティングし、設定された値までカウントした
時点で出力信号の状態を変化させて出力する。
【００３４】言い換えれば、ハイレベルの垂直駆動信号
(VD)が入力されると、カウンタを11，10，…，2 ，1 ，
0 のように減算カウンティングした後、カウンタ値が０
になる瞬間に該当するローレベルの信号を出力する。
(VD)が入力されると、カウンタを11，10，…，2 ，1 ，
0 のように減算カウンティングした後、カウンタ値が０
になる瞬間に該当するローレベルの信号を出力する。
【００３５】第２カウンタ(214) の出力信号はＤフリッ
プフロップ(215) のクリア端子(CLR) に入力される。
プフロップ(215) のクリア端子(CLR) に入力される。
【００３６】本発明の実施の形態によるＤフリップフロ
ップ(215) の入力端子(D) には常にハイレベルの信号が
入力され、プリセット端子(PR)にもハイレベルの信号が
入力される。
ップ(215) の入力端子(D) には常にハイレベルの信号が
入力され、プリセット端子(PR)にもハイレベルの信号が
入力される。
【００３７】クリア端子(CLR) にハイレベルの信号が入
力されている間には、入力されるハイレベルの信号が反
転出力端子(/Q)を通じて反転されてローレベルの状態に
て出力される。
力されている間には、入力されるハイレベルの信号が反
転出力端子(/Q)を通じて反転されてローレベルの状態に
て出力される。
【００３８】図６に図示されているように、第２カウン
タ(214) の出力値がロー状態に出力されてクリア端子(C
LR) に入力されると、Ｄフリップフロップ(215) はクリ
アされてハイレベル状態の信号が出力される。
タ(214) の出力値がロー状態に出力されてクリア端子(C
LR) に入力されると、Ｄフリップフロップ(215) はクリ
アされてハイレベル状態の信号が出力される。
【００３９】従って、デジタルエンコーダ(30)から出力
される垂直駆動信号(VD)は第２カウンタ(214) とＤフリ
ップフロップ(215) を通じて、有効なデータが存在して
いる期間の間にデータを出力するための垂直ブランク信
号(MVBLK) に変換されてフレームメモリ(10)に出力され
る。
される垂直駆動信号(VD)は第２カウンタ(214) とＤフリ
ップフロップ(215) を通じて、有効なデータが存在して
いる期間の間にデータを出力するための垂直ブランク信
号(MVBLK) に変換されてフレームメモリ(10)に出力され
る。
【００４０】この垂直ブランク信号(MVBLK) の信号幅は
第２カウンタ(214) の入力端子(DATA)に入力される初期
値により変化される。即ち、入力される垂直駆動信号(A
V)のパルス幅と第２カウンタ(214) の設定値によりカウ
ンティングされる水平駆動信号(AV)の合計に該当する部
分が垂直ブランクブランク信号(MVBLK) が駆動される期
間になる。
第２カウンタ(214) の入力端子(DATA)に入力される初期
値により変化される。即ち、入力される垂直駆動信号(A
V)のパルス幅と第２カウンタ(214) の設定値によりカウ
ンティングされる水平駆動信号(AV)の合計に該当する部
分が垂直ブランクブランク信号(MVBLK) が駆動される期
間になる。
【００４１】映像制御信号出力装置において、フィール
ド信号がフレームメモリに出力されると、入力されるフ
ィールド信号に該当するフィールド映像データが、垂直
ブランク信号が駆動される期間の間にデジタルエンコー
ダに出力される。
ド信号がフレームメモリに出力されると、入力されるフ
ィールド信号に該当するフィールド映像データが、垂直
ブランク信号が駆動される期間の間にデジタルエンコー
ダに出力される。
【００４２】デジタルエンコーダはフレームメモリから
出力される映像データを処理して、他の同期信号が合成
されて複合映像信号を構成するための色信号と輝度信号
に分離して複合映像信号処理部( 図示せず) に出力す
る。
出力される映像データを処理して、他の同期信号が合成
されて複合映像信号を構成するための色信号と輝度信号
に分離して複合映像信号処理部( 図示せず) に出力す
る。
【００４３】
【発明の効果】以上のように、本発明の実施の形態によ
る、デジタル映像信号処理システムにおいて、基本的に
デジタルエンコーダから出力されるフィールド信号と水
平駆動信号と垂直駆動信号とへ同期されて、位相の歪み
または温度変化によるパルス幅の変化なく、安定された
映像制御信号をフレームメモリに出力することにより、
同期信号による正確な映像を再現できる。
る、デジタル映像信号処理システムにおいて、基本的に
デジタルエンコーダから出力されるフィールド信号と水
平駆動信号と垂直駆動信号とへ同期されて、位相の歪み
または温度変化によるパルス幅の変化なく、安定された
映像制御信号をフレームメモリに出力することにより、
同期信号による正確な映像を再現できる。
【００４４】また、部品の偏差調整をするための作業が
不要になるから、デジタルエンコーダとフレームメモリ
間の制御信号の同期の合わせが便利であるという効果を
持つデジタルエンコーダとフレームメモリ間の映像制御
信号出力装置を提供することができる。
不要になるから、デジタルエンコーダとフレームメモリ
間の制御信号の同期の合わせが便利であるという効果を
持つデジタルエンコーダとフレームメモリ間の映像制御
信号出力装置を提供することができる。
【図１】図１は一般的な映像信号処理系統図を示す構成
ブロック図である。
ブロック図である。
【図２】図２は、従来のデジタルエンコーダとフレーム
バッファー間の映像制御信号出力装置の構成図である。
バッファー間の映像制御信号出力装置の構成図である。
【図３】図３は、従来のデジタルエンコーダとフレーム
バッファー間の映像制御信号の出力波形図である。
バッファー間の映像制御信号の出力波形図である。
【図４】図４は、本発明の実施の形態によるデジタルエ
ンコーダから出力される制御信号の波形図である。
ンコーダから出力される制御信号の波形図である。
【図５】図５は、本発明の実施の形態によるデジタルエ
ンコーダとフレームバッファー間の映像制御信号出力装
置の構成図である。
ンコーダとフレームバッファー間の映像制御信号出力装
置の構成図である。
【図６】図６は、本発明の実施の形態による映像制御信
号出力装置から出力される制御信号の波形図である。
号出力装置から出力される制御信号の波形図である。
１０：フレームメモリ ２０：制御信号変換部 ２４：フィールド信号処理部 ２５：垂直ブランク信号出力部 ３０：デジタルエンコーダ ２１１：第１反転器 ２１２：第２反転器 ２１３：第１カウンタ ２１４：第２カウンタ ２１５：Ｄフリップフロップ ＡＶ：水平駆動信号 ＶＤ：垂直駆動信号 Ｆ２：フィールド信号 ＭＦ２：要求されるフィールド信号 ＭＶＢＬＫ：垂直ブランク信号
Claims (6)
- 【請求項１】 フレームメモリに貯蔵された映像データ
を使用するためのフィールド信号、垂直駆動信号、及び
水平駆動信号を出力するデジタルエンコーダを含むデジ
タル映像処理システムにおいて、 デジタルエンコーダから出力されるフィールド信号を印
加される水平駆動信号の同期により処理して出力するフ
ィールド信号処理手段と、 デジタルエンコーダから出力される垂直駆動信号を水平
駆動信号の同期により処理してそれに該当する垂直ブラ
ンク信号を出力する垂直ブランク信号出力手段とからな
ることを特徴とするデジタルエンコーダとフレームバッ
ファー間の映像制御信号出力装置。 - 【請求項２】 前記フィールド信号処理手段は、 デジタルエンコーダから出力される水平駆動信号を反転
させて出力する第１反転手段と、 前記第１反転手段から出力される信号をクロック信号と
して、デジタルエンコーダから出力されるフィールド信
号を設定されたカウンタ値により遅延させて出力する第
１カウンタ手段とからなることを特徴とする請求項１記
載のデジタルエンコーダとフレームバッファー間の映像
制御信号出力装置。 - 【請求項３】 前記第１カウンタ手段は、多数の出力端
子からなり、各出力端子ごとに異なるカウンタ値が設定
されて、出力される信号の遅延時間が異なることを特徴
とする請求項２記載のデジタルエンコーダとバッファー
間の映像制御信号出力装置。 - 【請求項４】 前記垂直ブランク信号処理手段は、 デジタルエンコーダから出力される垂直駆動信号を反転
させて出力する第２反転手段と、 前記第２反転手段から垂直駆動信号がアクティブされて
出力されると設定されたカウンタ値により印加される水
平駆動信号をカウンティングし、設定されたカウンタ値
によるカウンティング動作が終了されるとそれに該当す
る信号を出力する第２カウンタ手段と、 デジタルエンコーダから出力される垂直駆動信号をクロ
ック信号として、前記第２カウンタ手段から出力される
信号の状態によりクリアされて該当する垂直ブランク信
号を出力するＤフリップフロップとからなることを特徴
とする請求項１記載のデジタルエンコーダとフレームメ
モリ間の映像制御信号出力装置。 - 【請求項５】 前記第２カウンタ手段は、前記第２反転
手段から出力される信号がアクティブされて入力される
と、設定されたカウンタ値により入力されるクロック信
号をカウンタした後、設定されたカウンタ値に該当する
時点でローレベルの信号を出力することを特徴とする請
求項４記載のデジタルエンコーダとフレームメモリ間の
映像制御信号出力装置。 - 【請求項６】 前記デジタルエンコーダから出力される
垂直駆動信号のパルス幅と第２カウンタの設定値により
垂直ブランク信号の駆動期間が設定されることを特徴と
する請求項４記載のデジタルエンコーダとフレームメモ
リ間の映像制御信号出力装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR3724/1995 | 1995-02-24 | ||
| KR1019950003724A KR0149294B1 (ko) | 1995-02-24 | 1995-02-24 | 디지탈 엔코더와 프레임 버퍼간의 영상제어신호 출력장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08265603A true JPH08265603A (ja) | 1996-10-11 |
| JP3662997B2 JP3662997B2 (ja) | 2005-06-22 |
Family
ID=19408769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03781296A Expired - Lifetime JP3662997B2 (ja) | 1995-02-24 | 1996-02-26 | デジタルエンコーダとフレームバッファー間の映像制御信号出力装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3662997B2 (ja) |
| KR (1) | KR0149294B1 (ja) |
-
1995
- 1995-02-24 KR KR1019950003724A patent/KR0149294B1/ko not_active Expired - Lifetime
-
1996
- 1996-02-26 JP JP03781296A patent/JP3662997B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3662997B2 (ja) | 2005-06-22 |
| KR0149294B1 (ko) | 1998-10-15 |
| KR960033028A (ko) | 1996-09-17 |
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