JPH082656Y2 - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
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- JPH082656Y2 JPH082656Y2 JP1988045387U JP4538788U JPH082656Y2 JP H082656 Y2 JPH082656 Y2 JP H082656Y2 JP 1988045387 U JP1988045387 U JP 1988045387U JP 4538788 U JP4538788 U JP 4538788U JP H082656 Y2 JPH082656 Y2 JP H082656Y2
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- gate
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Description
【考案の詳細な説明】 〔考案の技術分野〕 本考案は、液晶テレビ等の液晶表示装置に係り、特に
液晶表示装置の画素を駆動する為の薄膜トランジスタが
多数配設された薄膜トランジスタパネルに関する。
液晶表示装置の画素を駆動する為の薄膜トランジスタが
多数配設された薄膜トランジスタパネルに関する。
液晶テレビ等に使用される液晶表示装置としては、高
コントラスト及び高時分割駆動が要求されるため、アク
ティブマトリクス形を用いることが提案されている。こ
のアクティブマトリクス型の液晶表示装置は、画素とな
る透明電極およびこの透明電極に接続されたスイッチン
グ素子をマトリクス状に多数配列した基板と、この基板
に配列された複数の透明電極に対向する他方の透明電極
を設けた対向基板と、およびこれらの基板間に封入され
た液晶とを備えている。そして、前記スイッチング素子
として、薄膜トランジスタを用いることが提案されてい
る。
コントラスト及び高時分割駆動が要求されるため、アク
ティブマトリクス形を用いることが提案されている。こ
のアクティブマトリクス型の液晶表示装置は、画素とな
る透明電極およびこの透明電極に接続されたスイッチン
グ素子をマトリクス状に多数配列した基板と、この基板
に配列された複数の透明電極に対向する他方の透明電極
を設けた対向基板と、およびこれらの基板間に封入され
た液晶とを備えている。そして、前記スイッチング素子
として、薄膜トランジスタを用いることが提案されてい
る。
第５図は従来の薄膜トランジスタが複数配列されたパ
ネル（以下、TFTパネルと称す）の一部分の構成を示す
簡略図であり、マトリクス配列された画素電極１〜12の
各々には、薄膜トランジスタ1a〜12aのソース電極
（Ｓ）が接続されている。また、ゲート信号が供給され
るゲート線ａ〜ｄ、及びドレイン電圧が供給されるドレ
イン線ｅ〜ｉのそれぞれが薄膜トランジスタ1a〜12aの
ゲート電極Ｇ、ドレイン電極Ｄに接続されている。例え
ば、薄膜トランジスタ1aにはゲート線ａがゲート電極Ｇ
に接続され、ドレイン線ｅがドレイン電極Ｄに接続され
ている。その他の薄膜トランジスタ2a〜12aについても
同様に接続され、各薄膜トランジスタ1a〜12aはゲート
電極Ｇにゲート電圧が印加されるか否かによりソース電
極に接続されている画素１〜12へドレイン電圧を供給又
は非供給とする制御を行う。
ネル（以下、TFTパネルと称す）の一部分の構成を示す
簡略図であり、マトリクス配列された画素電極１〜12の
各々には、薄膜トランジスタ1a〜12aのソース電極
（Ｓ）が接続されている。また、ゲート信号が供給され
るゲート線ａ〜ｄ、及びドレイン電圧が供給されるドレ
イン線ｅ〜ｉのそれぞれが薄膜トランジスタ1a〜12aの
ゲート電極Ｇ、ドレイン電極Ｄに接続されている。例え
ば、薄膜トランジスタ1aにはゲート線ａがゲート電極Ｇ
に接続され、ドレイン線ｅがドレイン電極Ｄに接続され
ている。その他の薄膜トランジスタ2a〜12aについても
同様に接続され、各薄膜トランジスタ1a〜12aはゲート
電極Ｇにゲート電圧が印加されるか否かによりソース電
極に接続されている画素１〜12へドレイン電圧を供給又
は非供給とする制御を行う。
このように構成されたTFTパネルには上述の様に多数
の薄膜トランジスタが形成される為、製造上、いくつか
の薄膜トランジスタに欠陥が生ずる。その原因は、例え
ばゲート電極、ドレイン電極、ソース電極が断線した
り、さらには、ソース電極と画素電極とが接続不良とな
る場合等が考えられる。
の薄膜トランジスタが形成される為、製造上、いくつか
の薄膜トランジスタに欠陥が生ずる。その原因は、例え
ばゲート電極、ドレイン電極、ソース電極が断線した
り、さらには、ソース電極と画素電極とが接続不良とな
る場合等が考えられる。
特に、ソース電極はその形状も詳しくは後述する様に
段差の存在する半導体膜上に形成される為断線し易い。
段差の存在する半導体膜上に形成される為断線し易い。
そこで従来、TFTパネル内の不良発生の場合の対策と
して、画素電極毎に薄膜トランジスタを複数個接続し、
ソース電極が断線した場合でも他の薄膜トランジスタに
より画素電極に電圧を供給できるようにしている。そし
て、ゲート電極とソース電極間又はドレイン電極とソー
ス電極間に短絡不良が生じた場合には不良が生じた薄膜
トランジスタと画素電極間をレーザトリーミング等によ
り切断し他の薄膜トランジスタにより画素電極に電圧を
供給している。
して、画素電極毎に薄膜トランジスタを複数個接続し、
ソース電極が断線した場合でも他の薄膜トランジスタに
より画素電極に電圧を供給できるようにしている。そし
て、ゲート電極とソース電極間又はドレイン電極とソー
ス電極間に短絡不良が生じた場合には不良が生じた薄膜
トランジスタと画素電極間をレーザトリーミング等によ
り切断し他の薄膜トランジスタにより画素電極に電圧を
供給している。
上述の様な従来のTFTパネル内の薄膜トランジスタの
欠陥対策では、不良の薄膜トランジスタを見つけても、
その薄膜トランジスタを画素電極と切断する為にはレー
ザトリーミング等による切断処理が必要となる。しか
し、この切断処理は顕微鏡等を用いて行う作業であり、
精度を要求され容易な作業ではない。
欠陥対策では、不良の薄膜トランジスタを見つけても、
その薄膜トランジスタを画素電極と切断する為にはレー
ザトリーミング等による切断処理が必要となる。しか
し、この切断処理は顕微鏡等を用いて行う作業であり、
精度を要求され容易な作業ではない。
また、画素電極毎に複数の薄膜トランジスタを形成す
る為、多数の薄膜トランジスタが必要となる。
る為、多数の薄膜トランジスタが必要となる。
本考案は上記従来の欠点に鑑み、TFTパネル内の薄膜
トランジスタに不良が生じた場合、これを容易に補償す
ることを可能とするTFTパネルを提供することを目的と
する。
トランジスタに不良が生じた場合、これを容易に補償す
ることを可能とするTFTパネルを提供することを目的と
する。
本考案は上記目的を達成するために、TFTパネル内の
隣合う画素電極間を接続する欠陥補償用の薄膜トランジ
スタと、この欠陥補償用の薄膜トランジスタのゲート電
極に接続された補償ラインとを設け、前記欠陥補償用の
薄膜トランジシスタを補償ラインから供給される信号に
より制御できるようにしたことを要点とする。
隣合う画素電極間を接続する欠陥補償用の薄膜トランジ
スタと、この欠陥補償用の薄膜トランジスタのゲート電
極に接続された補償ラインとを設け、前記欠陥補償用の
薄膜トランジシスタを補償ラインから供給される信号に
より制御できるようにしたことを要点とする。
以下本考案の実施例について図面を参照しながら詳述
する。
する。
第１図は本考案の一実施例に係るTFTパネルの一部分
の構成を示す平面図である。同図に示すように、基板上
に行方向にゲート線13′が配設され、このゲート線13′
と直交するように列方向にドレイン線17′が配設されて
おり、このゲート線13′とドレイン線17とが交差する箇
所に前記ゲート線13′の一部であるゲート電極13、前記
ドレイン線17′の一部であるドレイン電極17及びソース
電極18を備えた画素表示用の薄膜トランジスタが形成さ
れている。また、前記ソース電極18は画素電極20と接続
されている。そして、この画素電極20は隣り合う画素電
極23と欠陥補償用の薄膜トランジスタを介して接続され
ている。この欠陥補償用の薄膜トランジスタは、前記画
素電極20の一部を半導体膜15′上に延長して形成された
ドレイン電極20′と前記画素電極23の一部を前記半導体
膜15′上に延長して形成されたソース電極23′及び前記
トレイン線17′と同様に列方向に配設された補償ライン
22を前記半導体膜15′上に突出させたゲート電極22′と
を備えている。第２図（ａ）、（ｂ）は第１図に示すTF
Tパネル内に形成された薄膜トランジスタの断面図であ
り、同図（ａ）が第１図のＡ−Ａ′断面図（欠陥補償用
の薄膜トランジスタの断面図）であり、同図（ｂ）が第
１図のＢ−Ｂ′断面図（画素表示用の薄膜トランジスタ
の断面図）である。先ず、画素表示用薄膜トランジスタ
の構成を説明する。画素表示用薄膜トランジスタは、第
２図（ｂ）に示す様に、ガラス、石英等で構成される基
板上にアルミニウム（Al）、モリブデン（Mo）等で構成
されるゲート電極13がパターン形成され、このゲート電
極13上には窒化シリコンよりなるゲート絶縁膜14が堆積
され、さらにゲート絶縁膜14上のゲート電極13に対応す
る位置にアモルファスシリコンからなる半導体層15が10
00Å程度の厚さで形成されていると共に画素電極20が前
記半導体層15に接近するよう形成されている。前記半導
体層15上には、リンを高濃度にドープしたn+型アモルフ
ァスシリコン膜16が形成され、このn+型アモルファスシ
リコン膜16上のゲート電極13の両側に対応する位置に、
ドレイン電極17と、ソース電極18がそれぞれ形成され、
以上により画素表示用の薄膜トランジスタが構成されて
いる。さらに、この画素表示用薄膜トランジスタ上に
は、ポリイミド、SiO2、アクリル等の透明絶縁膜19が形
成されている。また、透明絶縁膜19上には光を遮光する
為の遮光金属層21が形成されている。
の構成を示す平面図である。同図に示すように、基板上
に行方向にゲート線13′が配設され、このゲート線13′
と直交するように列方向にドレイン線17′が配設されて
おり、このゲート線13′とドレイン線17とが交差する箇
所に前記ゲート線13′の一部であるゲート電極13、前記
ドレイン線17′の一部であるドレイン電極17及びソース
電極18を備えた画素表示用の薄膜トランジスタが形成さ
れている。また、前記ソース電極18は画素電極20と接続
されている。そして、この画素電極20は隣り合う画素電
極23と欠陥補償用の薄膜トランジスタを介して接続され
ている。この欠陥補償用の薄膜トランジスタは、前記画
素電極20の一部を半導体膜15′上に延長して形成された
ドレイン電極20′と前記画素電極23の一部を前記半導体
膜15′上に延長して形成されたソース電極23′及び前記
トレイン線17′と同様に列方向に配設された補償ライン
22を前記半導体膜15′上に突出させたゲート電極22′と
を備えている。第２図（ａ）、（ｂ）は第１図に示すTF
Tパネル内に形成された薄膜トランジスタの断面図であ
り、同図（ａ）が第１図のＡ−Ａ′断面図（欠陥補償用
の薄膜トランジスタの断面図）であり、同図（ｂ）が第
１図のＢ−Ｂ′断面図（画素表示用の薄膜トランジスタ
の断面図）である。先ず、画素表示用薄膜トランジスタ
の構成を説明する。画素表示用薄膜トランジスタは、第
２図（ｂ）に示す様に、ガラス、石英等で構成される基
板上にアルミニウム（Al）、モリブデン（Mo）等で構成
されるゲート電極13がパターン形成され、このゲート電
極13上には窒化シリコンよりなるゲート絶縁膜14が堆積
され、さらにゲート絶縁膜14上のゲート電極13に対応す
る位置にアモルファスシリコンからなる半導体層15が10
00Å程度の厚さで形成されていると共に画素電極20が前
記半導体層15に接近するよう形成されている。前記半導
体層15上には、リンを高濃度にドープしたn+型アモルフ
ァスシリコン膜16が形成され、このn+型アモルファスシ
リコン膜16上のゲート電極13の両側に対応する位置に、
ドレイン電極17と、ソース電極18がそれぞれ形成され、
以上により画素表示用の薄膜トランジスタが構成されて
いる。さらに、この画素表示用薄膜トランジスタ上に
は、ポリイミド、SiO2、アクリル等の透明絶縁膜19が形
成されている。また、透明絶縁膜19上には光を遮光する
為の遮光金属層21が形成されている。
次に欠陥補償用薄膜トランジスタの構成を説明する。
この欠陥補償用薄膜トランジスタは詳しく後述するよう
に上述した画素表示用薄膜トランジスタパネルを形成す
る際同工程で形成されるものである。欠陥補償用薄膜ト
ランジスタは第２図（ａ）に示すように、基板上に窒化
シリコンよりなる絶縁膜14′が堆積され、この絶縁膜1
4′上にはアモルファスシリコンからなる半導体層15′
が画素表示用薄膜トランジスタの半導体層15と同様に10
00Å程度の厚さに形成されている。この半導体層15′上
にはドレイン電極20′とソース電極23′が形成され、こ
のドレイン電極20とソース電極23′及び半導体層15′に
はポリイミド、SiO2、アクリル等で構成される透明絶縁
膜19′が形成され、さらに透明絶縁膜19′上には上述の
半導体層15に対応する位置にゲート電極21′が形成され
ている。
この欠陥補償用薄膜トランジスタは詳しく後述するよう
に上述した画素表示用薄膜トランジスタパネルを形成す
る際同工程で形成されるものである。欠陥補償用薄膜ト
ランジスタは第２図（ａ）に示すように、基板上に窒化
シリコンよりなる絶縁膜14′が堆積され、この絶縁膜1
4′上にはアモルファスシリコンからなる半導体層15′
が画素表示用薄膜トランジスタの半導体層15と同様に10
00Å程度の厚さに形成されている。この半導体層15′上
にはドレイン電極20′とソース電極23′が形成され、こ
のドレイン電極20とソース電極23′及び半導体層15′に
はポリイミド、SiO2、アクリル等で構成される透明絶縁
膜19′が形成され、さらに透明絶縁膜19′上には上述の
半導体層15に対応する位置にゲート電極21′が形成され
ている。
上述の様にして形成された画素表示用及び欠陥補償用
薄膜トランジスタは、基板上にマトリクス状に形成され
ている。そして、画素表示用の薄膜トランジスタのゲー
ト電極13は行毎にゲート線13′に接続され、ドレイン電
極17は列毎にドレイン線17′に接続されている。また、
欠陥補償用薄膜トランジスタのゲート電極21′は補償ラ
イン22に接続されている。この補償ライン22はTFTパネ
ル内に列状に形成され、隣合う２つの画素の列に対して
一本毎に設けられている。
薄膜トランジスタは、基板上にマトリクス状に形成され
ている。そして、画素表示用の薄膜トランジスタのゲー
ト電極13は行毎にゲート線13′に接続され、ドレイン電
極17は列毎にドレイン線17′に接続されている。また、
欠陥補償用薄膜トランジスタのゲート電極21′は補償ラ
イン22に接続されている。この補償ライン22はTFTパネ
ル内に列状に形成され、隣合う２つの画素の列に対して
一本毎に設けられている。
次に上記TFTパネルの製造方法について説明する。
第３図は本実施例のTFTパネルの製造工程を示す図
で、（ａ−１）〜（ｄ−１）は欠陥補償用薄膜トランジ
スタの製造工程を示すものであり、（ａ−２）〜（ｄ−
２）は画素表示用薄膜トランジスタの製造工程を示すも
のである。なお、上述の第１図、第２図（ａ）、（ｂ）
に対応する部分は同一符号を記す。
で、（ａ−１）〜（ｄ−１）は欠陥補償用薄膜トランジ
スタの製造工程を示すものであり、（ａ−２）〜（ｄ−
２）は画素表示用薄膜トランジスタの製造工程を示すも
のである。なお、上述の第１図、第２図（ａ）、（ｂ）
に対応する部分は同一符号を記す。
先ず、ガラス、石英等からなる基板上に真空蒸着法、又
はスパッタリング法等を用いてアルミニウム（Al）、モ
リブデン（Mo）、クロム（Cr）等の電極配線材料を膜厚
2000Å以上堆積し、その後フォトリソグラフィー法によ
りパターン形成し、パターン幅が20μｍ程度のゲート電
極13を形成する。この時同時に図示しないTFTパネル内
のゲート線13′も形成される。
はスパッタリング法等を用いてアルミニウム（Al）、モ
リブデン（Mo）、クロム（Cr）等の電極配線材料を膜厚
2000Å以上堆積し、その後フォトリソグラフィー法によ
りパターン形成し、パターン幅が20μｍ程度のゲート電
極13を形成する。この時同時に図示しないTFTパネル内
のゲート線13′も形成される。
次に、窒化シリコンをスパッタリング法あるいはプラ
ズマCVD法等により上述の基板及びゲート電極13を覆う
ように堆積する。この窒化シリコンの堆積によりゲート
絶縁膜14と絶縁膜14′が形成される。その後、アモルフ
ァスシリコン膜をプラズマCVD法によりゲート絶縁膜14
及び絶縁膜14′上に堆積し、フォトリソグラフィー法に
よりパターニングする。以上の様にして第３図（ａ−
１）に示す欠陥補償用薄膜トランジスタの基板上に絶縁
膜14′、半導体膜15′が形成され、同図（ａ−２）に示
す画素表示用薄膜トランジスタの基板上にゲート電極1
3、ゲート絶縁膜14、半導体膜15が形成される。
ズマCVD法等により上述の基板及びゲート電極13を覆う
ように堆積する。この窒化シリコンの堆積によりゲート
絶縁膜14と絶縁膜14′が形成される。その後、アモルフ
ァスシリコン膜をプラズマCVD法によりゲート絶縁膜14
及び絶縁膜14′上に堆積し、フォトリソグラフィー法に
よりパターニングする。以上の様にして第３図（ａ−
１）に示す欠陥補償用薄膜トランジスタの基板上に絶縁
膜14′、半導体膜15′が形成され、同図（ａ−２）に示
す画素表示用薄膜トランジスタの基板上にゲート電極1
3、ゲート絶縁膜14、半導体膜15が形成される。
次に、スパッタリング法によりゲート絶縁膜14、及び
絶縁膜14′、半導体膜15′上に透明な導電材料を堆積
し、その後この透明導電材料をパターニングして、欠陥
補償用薄膜トランジスタには同図（ｂ−１）に示すよう
にドレイン電極20′とソース電極23′、画素表示用薄膜
トランジスタには同図（ｂ−２）に示すように画素電極
20が形成される。
絶縁膜14′、半導体膜15′上に透明な導電材料を堆積
し、その後この透明導電材料をパターニングして、欠陥
補償用薄膜トランジスタには同図（ｂ−１）に示すよう
にドレイン電極20′とソース電極23′、画素表示用薄膜
トランジスタには同図（ｂ−２）に示すように画素電極
20が形成される。
更に、リン（Ｐ）を高濃度にドーピングされたn+型ア
モルファスシリコン膜16を形成し、さらにスパッタリン
グ法によりn+型アモルファスシリコン膜16上にクロム
（Cr）等の電極配線材料を堆積し、フォトリソグラフィ
ー法によりパターニングする。これにより（Ｃ−２）で
示す画素表示用薄膜トランジスタのドレイン電極17及び
ソース電極18が形成される。
モルファスシリコン膜16を形成し、さらにスパッタリン
グ法によりn+型アモルファスシリコン膜16上にクロム
（Cr）等の電極配線材料を堆積し、フォトリソグラフィ
ー法によりパターニングする。これにより（Ｃ−２）で
示す画素表示用薄膜トランジスタのドレイン電極17及び
ソース電極18が形成される。
次に、無機又は有機の透明物質、例えばポリイミド、
SiO2０、アクリル等の材料からなる透明絶縁膜19、19′
をプラズマCVD又は、塗布焼成によって形成する。その
後、スパッタリング法により前記透明絶縁膜19、19′を
堆積し、この透明絶縁膜19、19′をパターニングするこ
とにより第３図（ｄ−１），（ｄ−２）に示すように画
素表示用薄膜トランジスタの半導体膜15に対向する部分
に遮光膜が形成され、また欠陥補償用薄膜トランジスタ
の半導体膜15′に対向する部分にこの欠陥補償用薄膜ト
ランジスタのゲート電極、及びこのゲート電極と接続す
る補償ラインが形成される。
SiO2０、アクリル等の材料からなる透明絶縁膜19、19′
をプラズマCVD又は、塗布焼成によって形成する。その
後、スパッタリング法により前記透明絶縁膜19、19′を
堆積し、この透明絶縁膜19、19′をパターニングするこ
とにより第３図（ｄ−１），（ｄ−２）に示すように画
素表示用薄膜トランジスタの半導体膜15に対向する部分
に遮光膜が形成され、また欠陥補償用薄膜トランジスタ
の半導体膜15′に対向する部分にこの欠陥補償用薄膜ト
ランジスタのゲート電極、及びこのゲート電極と接続す
る補償ラインが形成される。
以上の工程により、欠陥補償用薄膜トランジスタ及び
画素表示用薄膜トランジスタを備えたTFTパネルが形成
される。TFTパネル上の欠陥補償用及び画素表示用薄膜
トランジスタは上述のように同工程で形成される。この
様にして形成されたTFTパネル概念図を第４図に示す。
すなわち、画素電極20には１つの画素表示用薄膜トラン
ジスタ20aが接続され、さらに隣り合う画素電極20と23
は欠陥補償用薄膜トランジスタ23bのドレイン電極17′
及びソース電極18′に接続されている。また、欠陥補償
用薄膜トランジスタ23bのゲート電極21′は補償ライン2
2に接続されている。同様にして、TFTパネル内の他の画
素電極27〜36には各々画素表示用薄膜トランジスタ27a
〜36aが接続され、隣合う画素電極27と28、29と30、31
と32、33と34、35と36は各々各画素電極間に形成された
欠陥補償用薄膜トランジスタ27b、29b、31b、33b、35b
のドレイン電極及びソース電極に接続されている。
画素表示用薄膜トランジスタを備えたTFTパネルが形成
される。TFTパネル上の欠陥補償用及び画素表示用薄膜
トランジスタは上述のように同工程で形成される。この
様にして形成されたTFTパネル概念図を第４図に示す。
すなわち、画素電極20には１つの画素表示用薄膜トラン
ジスタ20aが接続され、さらに隣り合う画素電極20と23
は欠陥補償用薄膜トランジスタ23bのドレイン電極17′
及びソース電極18′に接続されている。また、欠陥補償
用薄膜トランジスタ23bのゲート電極21′は補償ライン2
2に接続されている。同様にして、TFTパネル内の他の画
素電極27〜36には各々画素表示用薄膜トランジスタ27a
〜36aが接続され、隣合う画素電極27と28、29と30、31
と32、33と34、35と36は各々各画素電極間に形成された
欠陥補償用薄膜トランジスタ27b、29b、31b、33b、35b
のドレイン電極及びソース電極に接続されている。
以上の様にしてTFTパネルを形成し、TFTパネルの欠陥
検査を行い、画素表示様薄膜トランジスタのソース電極
に不良があった場合には、不良ソース電極に接続された
画素に対応する欠陥補償用薄膜トランジスタを動作状態
とする。例えば、画素表示用薄膜トランジスタ23aのソ
ース電極に断線不良があった場合、補償ライン22に補償
信号を供給し、欠陥補償用薄膜トランジスタ23bを能動
状態とし、隣り合う画素電極20へ画素表示用トランジス
タ20aから供給されるドレイン電圧を画素電極23に供給
する。
検査を行い、画素表示様薄膜トランジスタのソース電極
に不良があった場合には、不良ソース電極に接続された
画素に対応する欠陥補償用薄膜トランジスタを動作状態
とする。例えば、画素表示用薄膜トランジスタ23aのソ
ース電極に断線不良があった場合、補償ライン22に補償
信号を供給し、欠陥補償用薄膜トランジスタ23bを能動
状態とし、隣り合う画素電極20へ画素表示用トランジス
タ20aから供給されるドレイン電圧を画素電極23に供給
する。
以上の様に、本実施例のTFTパネルは、予めTFTパネル
内の隣合う画素電極を接続する欠陥補償用薄膜トランジ
スタを形成し、この薄膜トランジスタのゲート電極を補
償ライン22に接続する構成としたので、画素表示用薄膜
トランジスタに不良が発生しても欠陥補償用薄膜トラン
ジスタのゲート電極へ補償ライン22を介して信号を供給
し、欠陥補償薄膜トランジスタを動作させ、この欠陥補
償用薄膜トランジスタによって欠陥のある画素表示用薄
膜トランジスタに接続されている画素電極にその隣り合
う画素電極の信号を供給することができ、欠陥補償用薄
膜トランジスタに接続された画素はほぼ正常に動作して
いる様にみえる。
内の隣合う画素電極を接続する欠陥補償用薄膜トランジ
スタを形成し、この薄膜トランジスタのゲート電極を補
償ライン22に接続する構成としたので、画素表示用薄膜
トランジスタに不良が発生しても欠陥補償用薄膜トラン
ジスタのゲート電極へ補償ライン22を介して信号を供給
し、欠陥補償薄膜トランジスタを動作させ、この欠陥補
償用薄膜トランジスタによって欠陥のある画素表示用薄
膜トランジスタに接続されている画素電極にその隣り合
う画素電極の信号を供給することができ、欠陥補償用薄
膜トランジスタに接続された画素はほぼ正常に動作して
いる様にみえる。
従って本実施例によれば、画素表示用薄膜トランジス
タの欠陥を容易に補償することができる。
タの欠陥を容易に補償することができる。
以上詳細に説明したように本考案によれば、TFTパネ
ル内の隣り合う画素電極に欠陥補償薄膜トランジスタを
接続したので画素表示用薄膜トランジスタに不良が検出
されたとしても欠陥補償用薄膜トランジスタを補償ライ
ンからの信号によって動作させることにより、不良の薄
膜トランジスタに接続された画素には、隣接する画素電
極の信号を供給してほぼ正常に動作して見えるように駆
動することができ、画素表示用トランジスタの欠陥を容
易に補償することができる。
ル内の隣り合う画素電極に欠陥補償薄膜トランジスタを
接続したので画素表示用薄膜トランジスタに不良が検出
されたとしても欠陥補償用薄膜トランジスタを補償ライ
ンからの信号によって動作させることにより、不良の薄
膜トランジスタに接続された画素には、隣接する画素電
極の信号を供給してほぼ正常に動作して見えるように駆
動することができ、画素表示用トランジスタの欠陥を容
易に補償することができる。
また、本考案でTFTパネル内に形成される欠陥補償用
薄膜トランジスタの製造は画素表示用薄膜トランジスタ
と同工程で作成できるものであり、その形成も容易に行
うことができる。
薄膜トランジスタの製造は画素表示用薄膜トランジスタ
と同工程で作成できるものであり、その形成も容易に行
うことができる。
第１図は、本実施例のTFTパネルの一部の平面図、 第２図（ａ）は、本実施例のTFTパネル内の欠陥補償用
薄膜トランジスタの断面図、 第２図（ｂ）は、本実施例のTFTパネル内の画素表示用
薄膜トランジスタの断面図、 第３図は、本実施例のTFTパネルの製造工程図、 第４図は、本実施例のTFTパネルの一部分の概念図、 第５図は、従来のTFTパネルの一部分の概念図である。 13,21′……ゲート電極、14……ゲート絶縁膜、14′…
…絶縁膜、15,15′……半導体膜、17,17′……ドレイン
電極、18,18′……ソース電極、19,19′……透明絶縁
膜、20,23,27−36……画素電極、21……遮光金属膜、22
……補償ライン、27a〜36a……画素表示用薄膜トランジ
スタ、23b,27b,29b,31b,33b,35b……欠陥補償用薄膜ト
ランジスタ．
薄膜トランジスタの断面図、 第２図（ｂ）は、本実施例のTFTパネル内の画素表示用
薄膜トランジスタの断面図、 第３図は、本実施例のTFTパネルの製造工程図、 第４図は、本実施例のTFTパネルの一部分の概念図、 第５図は、従来のTFTパネルの一部分の概念図である。 13,21′……ゲート電極、14……ゲート絶縁膜、14′…
…絶縁膜、15,15′……半導体膜、17,17′……ドレイン
電極、18,18′……ソース電極、19,19′……透明絶縁
膜、20,23,27−36……画素電極、21……遮光金属膜、22
……補償ライン、27a〜36a……画素表示用薄膜トランジ
スタ、23b,27b,29b,31b,33b,35b……欠陥補償用薄膜ト
ランジスタ．
Claims (1)
- 【請求項１】絶縁性基板上に行方向に配設された複数の
ゲート線と、列方向に配設された複数のドレイン線と、
前記複数のゲート線及びドレイン線の交叉部分毎に設け
られ、ゲート電極が前記ゲート線に、ドレイン電極が前
記ドレイン線にそれぞれ接続された複数の第１の薄膜ト
ランジスタと、前記ゲート線と前記ドレイン線とで囲ま
れた箇所毎に配設され、前記複数の第１の薄膜トランジ
スタのソース電極にそれぞれ接続された複数の画素電極
と、前記第１の薄膜トランジスタの欠陥を補償するため
の信号が供給される補償ラインと、ドレイン電極及びソ
ース電極がそれぞれ隣り合う画素電極に接続され、ゲー
ト電極が前記補償ラインに接続された複数の第２の薄膜
トランジスタとを備えたことを特徴とする薄膜トランジ
スタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988045387U JPH082656Y2 (ja) | 1988-04-04 | 1988-04-04 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988045387U JPH082656Y2 (ja) | 1988-04-04 | 1988-04-04 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01155025U JPH01155025U (ja) | 1989-10-25 |
| JPH082656Y2 true JPH082656Y2 (ja) | 1996-01-29 |
Family
ID=31271699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988045387U Expired - Lifetime JPH082656Y2 (ja) | 1988-04-04 | 1988-04-04 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH082656Y2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762554B2 (ja) * | 1989-04-28 | 1998-06-04 | ソニー株式会社 | 液晶ディスプレイ装置 |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| JP2001125510A (ja) * | 1995-11-17 | 2001-05-11 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型ｅｌ表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646345B2 (ja) * | 1985-04-20 | 1994-06-15 | 松下電器産業株式会社 | アクテイブマトリクス基板 |
-
1988
- 1988-04-04 JP JP1988045387U patent/JPH082656Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01155025U (ja) | 1989-10-25 |
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