JPH08274585A - クロック乗せ換え回路およびそれを有するビデオカメラ装置 - Google Patents
クロック乗せ換え回路およびそれを有するビデオカメラ装置Info
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- JPH08274585A JPH08274585A JP7073807A JP7380795A JPH08274585A JP H08274585 A JPH08274585 A JP H08274585A JP 7073807 A JP7073807 A JP 7073807A JP 7380795 A JP7380795 A JP 7380795A JP H08274585 A JPH08274585 A JP H08274585A
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- data
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Abstract
(57)【要約】
【目的】クロックの位相管理が容易となるようにしたク
ロック乗せ換え回路を提供する。 【構成】クロックＣＬＫ１に同期したデータＤＡａをＤ
フリップフロップ２においてクロックＣＬＫ１でもって
ラッチし、その出力データＤＡｂをメモリ手段１０に供
給する。メモリ手段１０ではクロックＣＬＫ１，ＣＬＫ
２の周波数比に応じて間引き処理や二度読み処理をし、
クロックＣＬＫ２に同期したデータＤＡｄを得る。メモ
リ手段１０の書き込み、読み出しの動作はＷ／Ｒ制御部
１３で形成されるアドレス信号ＷＡＤ，ＲＡＤに基づい
て行われる。メモリ手段１０の出力データＤＡｄをＤフ
リップフロップ３においてクロックＣＬＫ２でもってラ
ッチして出力端子４にクロックＣＬＫ２に同期したデー
タＤＡｅを得る。この場合、データＤＡｄの各ビットデ
ータの切り換え点のほぼ中心でラッチでき、データを受
け渡すためのタイミングが厳しくなる部分はなくなる。
ロック乗せ換え回路を提供する。 【構成】クロックＣＬＫ１に同期したデータＤＡａをＤ
フリップフロップ２においてクロックＣＬＫ１でもって
ラッチし、その出力データＤＡｂをメモリ手段１０に供
給する。メモリ手段１０ではクロックＣＬＫ１，ＣＬＫ
２の周波数比に応じて間引き処理や二度読み処理をし、
クロックＣＬＫ２に同期したデータＤＡｄを得る。メモ
リ手段１０の書き込み、読み出しの動作はＷ／Ｒ制御部
１３で形成されるアドレス信号ＷＡＤ，ＲＡＤに基づい
て行われる。メモリ手段１０の出力データＤＡｄをＤフ
リップフロップ３においてクロックＣＬＫ２でもってラ
ッチして出力端子４にクロックＣＬＫ２に同期したデー
タＤＡｅを得る。この場合、データＤＡｄの各ビットデ
ータの切り換え点のほぼ中心でラッチでき、データを受
け渡すためのタイミングが厳しくなる部分はなくなる。
Description
【０００１】
【産業上の利用分野】この発明は、クロック乗せ換え回
路およびそれを有するビデオカメラ装置に関する。詳し
くは、異なる周波数のクロックで動作する２つのラッチ
手段の間に書き込みと読み出しを互いに独立して行うこ
とができるメモリ手段を介在させることによって、クロ
ックの位相管理が容易となるようにしたクロック乗せ換
え回路およびそれを有するビデオカメラ装置に係るもの
である。
路およびそれを有するビデオカメラ装置に関する。詳し
くは、異なる周波数のクロックで動作する２つのラッチ
手段の間に書き込みと読み出しを互いに独立して行うこ
とができるメモリ手段を介在させることによって、クロ
ックの位相管理が容易となるようにしたクロック乗せ換
え回路およびそれを有するビデオカメラ装置に係るもの
である。
【０００２】
【従来の技術】従来、第１のクロックに同期したディジ
タルデータを第２のクロックに同期したディジタルデー
タに変換するクロック乗せ換え回路が提案されている。
図６は、従来のクロック乗せ換え回路の構成例を示して
いる。このクロック乗せ換え回路は、ラッチ手段を構成
するＤフリップフロップ２および３を有して構成され
る。
タルデータを第２のクロックに同期したディジタルデー
タに変換するクロック乗せ換え回路が提案されている。
図６は、従来のクロック乗せ換え回路の構成例を示して
いる。このクロック乗せ換え回路は、ラッチ手段を構成
するＤフリップフロップ２および３を有して構成され
る。
【０００３】入力端子１に供給されるクロックＣＬＫ１
に同期したディジタルデータＤＡａはＤフリップフロッ
プ２のデータ端子Ｄに供給される。このＤフリップフロ
ップ２のクロック端子にはクロックＣＬＫ１が供給され
る。また、Ｄフリップフロップ２の出力端子Ｑに得られ
るディジタルデータＤＡｂはＤフリップフロップ３のデ
ータ端子Ｄに供給される。このＤフリップフロップ３の
クロック端子にはクロックＣＬＫ２が供給される。そし
て、Ｄフリップフロップ３の出力端子Ｑに得られるクロ
ックＣＬＫ２に同期したディジタルデータＤＡｃは出力
端子４に導出される。
に同期したディジタルデータＤＡａはＤフリップフロッ
プ２のデータ端子Ｄに供給される。このＤフリップフロ
ップ２のクロック端子にはクロックＣＬＫ１が供給され
る。また、Ｄフリップフロップ２の出力端子Ｑに得られ
るディジタルデータＤＡｂはＤフリップフロップ３のデ
ータ端子Ｄに供給される。このＤフリップフロップ３の
クロック端子にはクロックＣＬＫ２が供給される。そし
て、Ｄフリップフロップ３の出力端子Ｑに得られるクロ
ックＣＬＫ２に同期したディジタルデータＤＡｃは出力
端子４に導出される。
【０００４】ここで、クロックＣＬＫ１が１８ＭＨｚで
あり、クロックＣＬＫ２が１３．５ＭＨｚである場合の
動作例を説明する。この場合、図７Ａに示すディジタル
データＤＡａがＤフリップフロップ２において図７Ｂに
示すクロックＣＬＫ１でラッチされるため、Ｄフリップ
フロップ２の出力端子Ｑには図７Ｃに示すようにディジ
タルデータＤＡｂが得られる。そして、このディジタル
データＤＡｂがＤフリップフロップ３において図７Ｄに
示すクロックＣＬＫ２でラッチされるため、Ｄフリップ
フロップ３の出力端子Ｑには図７Ｅに示すようにディジ
タルデータＤＡｃが得られる。
あり、クロックＣＬＫ２が１３．５ＭＨｚである場合の
動作例を説明する。この場合、図７Ａに示すディジタル
データＤＡａがＤフリップフロップ２において図７Ｂに
示すクロックＣＬＫ１でラッチされるため、Ｄフリップ
フロップ２の出力端子Ｑには図７Ｃに示すようにディジ
タルデータＤＡｂが得られる。そして、このディジタル
データＤＡｂがＤフリップフロップ３において図７Ｄに
示すクロックＣＬＫ２でラッチされるため、Ｄフリップ
フロップ３の出力端子Ｑには図７Ｅに示すようにディジ
タルデータＤＡｃが得られる。
【０００５】
【発明が解決しようとする課題】一般にＤフリップフロ
ップでデータ端子Ｄに供給されるディジタルデータを良
好にラッチする場合、このＤフリップフロップのセット
アップタイムおよびホールドタイムを満足させる必要が
ある。ここで、セットアップタイムとは、データ端子Ｄ
に供給されるディジタルデータが変化してからクロック
端子にクロックが供給されるまでの最小余裕時間であ
る。ホールドタイムとは、クロック端子にクロックが供
給されてからデータ端子Ｄに供給されるディジタルデー
タが変化するまでの最小余裕時間である。これらセット
アップタイムおよびホールドタイムは、いずれもフリッ
プフロップが確実に応答し得るために必要な時間であ
る。
ップでデータ端子Ｄに供給されるディジタルデータを良
好にラッチする場合、このＤフリップフロップのセット
アップタイムおよびホールドタイムを満足させる必要が
ある。ここで、セットアップタイムとは、データ端子Ｄ
に供給されるディジタルデータが変化してからクロック
端子にクロックが供給されるまでの最小余裕時間であ
る。ホールドタイムとは、クロック端子にクロックが供
給されてからデータ端子Ｄに供給されるディジタルデー
タが変化するまでの最小余裕時間である。これらセット
アップタイムおよびホールドタイムは、いずれもフリッ
プフロップが確実に応答し得るために必要な時間であ
る。
【０００６】図６の従来のクロック乗せ換え回路では、
Ｄフリップフロップ２よりＤフリップフロップ３に直接
データを受け渡しているため、Ｄフリップフロップ３の
セットアップタイムやホールドタイムの観点から、デー
タを受け渡すためのタイミングが非常に厳しくなる部分
がでてくる。例えば、クロックＣＬＫ１，ＣＬＫ２がそ
れぞれ図７Ｂ，Ｄに示すような位相関係にある場合、ｔ
１のタイミングがホールドタイムの観点から最も厳し
く、ｔ２のタイミングがセットアップタイムの観点から
最も厳しくなる。よって、従来のクロック乗せ換え回路
では、クロックＣＬＫ１，ＣＬＫ２の位相管理を厳しく
しないと、データの受け渡しが良好に行われなくなる。
Ｄフリップフロップ２よりＤフリップフロップ３に直接
データを受け渡しているため、Ｄフリップフロップ３の
セットアップタイムやホールドタイムの観点から、デー
タを受け渡すためのタイミングが非常に厳しくなる部分
がでてくる。例えば、クロックＣＬＫ１，ＣＬＫ２がそ
れぞれ図７Ｂ，Ｄに示すような位相関係にある場合、ｔ
１のタイミングがホールドタイムの観点から最も厳し
く、ｔ２のタイミングがセットアップタイムの観点から
最も厳しくなる。よって、従来のクロック乗せ換え回路
では、クロックＣＬＫ１，ＣＬＫ２の位相管理を厳しく
しないと、データの受け渡しが良好に行われなくなる。
【０００７】そこで、この発明では、クロックの位相管
理が容易となるようにしたクロック乗せ換え回路および
それを有するビデオカメラ装置を提供するものである。
理が容易となるようにしたクロック乗せ換え回路および
それを有するビデオカメラ装置を提供するものである。
【０００８】
【課題を解決するための手段】この発明に係るクロック
乗せ換え回路は、第１のクロックに同期した第１のディ
ジタルデータを第１のクロックに同期してラッチする第
１のラッチ手段と、この第１のラッチ手段の出力データ
が書き込みデータとして供給されると共に、書き込みと
読み出しを互いに独立して行うことができるメモリ手段
と、このメモリ手段の出力データを第２のクロックに同
期してラッチすることで第２のクロックに同期した第２
のディジタルデータを得る第２のラッチ手段と、第１の
クロックをサイクリックにカウントする第１のカウンタ
と、第２のクロックをサイクリックにカウントする第２
のカウンタと、第１のカウンタの出力値に応じたメモリ
手段のアドレスに第１のラッチ手段の出力データを順次
書き込むと共に、第２のカウンタの出力値に応じたメモ
リ手段のアドレスよりデータを順次読み出すように制御
するメモリ制御手段とを備えるものである。
乗せ換え回路は、第１のクロックに同期した第１のディ
ジタルデータを第１のクロックに同期してラッチする第
１のラッチ手段と、この第１のラッチ手段の出力データ
が書き込みデータとして供給されると共に、書き込みと
読み出しを互いに独立して行うことができるメモリ手段
と、このメモリ手段の出力データを第２のクロックに同
期してラッチすることで第２のクロックに同期した第２
のディジタルデータを得る第２のラッチ手段と、第１の
クロックをサイクリックにカウントする第１のカウンタ
と、第２のクロックをサイクリックにカウントする第２
のカウンタと、第１のカウンタの出力値に応じたメモリ
手段のアドレスに第１のラッチ手段の出力データを順次
書き込むと共に、第２のカウンタの出力値に応じたメモ
リ手段のアドレスよりデータを順次読み出すように制御
するメモリ制御手段とを備えるものである。
【０００９】この発明に係るビデオカメラ装置は、クロ
ック乗せ換え回路を有するものである。そして、このク
ロック乗せ換え回路は、第１のクロックに同期した第１
のディジタルビデオデータを第１のクロックに同期して
ラッチする第１のラッチ手段と、この第１のラッチ手段
の出力データが書き込みデータとして供給されると共
に、書き込みと読み出しを互いに独立して行うことがで
きるメモリ手段と、このメモリ手段の出力データを第２
のクロックに同期してラッチすることで第２のクロック
に同期した第２のディジタルビデオデータを得る第２の
ラッチ手段と、第１のクロックをサイクリックにカウン
トする第１のカウンタと、第２のクロックをサイクリッ
クにカウントする第２のカウンタと、第１のカウンタの
出力値に応じたメモリ手段のアドレスに第１のラッチ手
段の出力データを順次書き込むと共に、第２のカウンタ
の出力値に応じたメモリ手段のアドレスよりデータを順
次読み出すように制御するメモリ制御手段とを備えるも
のである。
ック乗せ換え回路を有するものである。そして、このク
ロック乗せ換え回路は、第１のクロックに同期した第１
のディジタルビデオデータを第１のクロックに同期して
ラッチする第１のラッチ手段と、この第１のラッチ手段
の出力データが書き込みデータとして供給されると共
に、書き込みと読み出しを互いに独立して行うことがで
きるメモリ手段と、このメモリ手段の出力データを第２
のクロックに同期してラッチすることで第２のクロック
に同期した第２のディジタルビデオデータを得る第２の
ラッチ手段と、第１のクロックをサイクリックにカウン
トする第１のカウンタと、第２のクロックをサイクリッ
クにカウントする第２のカウンタと、第１のカウンタの
出力値に応じたメモリ手段のアドレスに第１のラッチ手
段の出力データを順次書き込むと共に、第２のカウンタ
の出力値に応じたメモリ手段のアドレスよりデータを順
次読み出すように制御するメモリ制御手段とを備えるも
のである。
【００１０】
【作用】第１のラッチ手段は第１のクロックに同期した
第１のディジタルデータを第１のクロックに同期してラ
ッチする。メモリ手段は第１のラッチ手段の出力データ
を第１のクロックに同期して順次書き込むと共に、第２
のクロックに同期してデータの読み出しをする。そし
て、第２のラッチ手段はメモリ手段の出力データを第２
のクロックに同期してラッチする。これにより、第２の
ラッチ手段より第２のクロックに同期した第２のディジ
タルデータを得ることができる。
第１のディジタルデータを第１のクロックに同期してラ
ッチする。メモリ手段は第１のラッチ手段の出力データ
を第１のクロックに同期して順次書き込むと共に、第２
のクロックに同期してデータの読み出しをする。そし
て、第２のラッチ手段はメモリ手段の出力データを第２
のクロックに同期してラッチする。これにより、第２の
ラッチ手段より第２のクロックに同期した第２のディジ
タルデータを得ることができる。
【００１１】第１のカウンタは第１のクロックをサイク
リックにカウントし、第２のカウンタは第２のクロック
をサイクリックにカウントする。そして、メモリ制御手
段は、第１のカウンタの出力値に応じたメモリ手段のア
ドレスに第１のラッチ手段の出力データを順次書き込む
と共に、第２のカウンタの出力値に応じたメモリ手段の
アドレスよりデータを順次読み出すように制御する。こ
れにより、メモリ手段では、第１のクロックおよび第２
のクロックの周波数比に応じて、データの間引き処理ま
たは二度読み処理が行われる。
リックにカウントし、第２のカウンタは第２のクロック
をサイクリックにカウントする。そして、メモリ制御手
段は、第１のカウンタの出力値に応じたメモリ手段のア
ドレスに第１のラッチ手段の出力データを順次書き込む
と共に、第２のカウンタの出力値に応じたメモリ手段の
アドレスよりデータを順次読み出すように制御する。こ
れにより、メモリ手段では、第１のクロックおよび第２
のクロックの周波数比に応じて、データの間引き処理ま
たは二度読み処理が行われる。
【００１２】
【実施例】以下、図面を参照しながら、この発明の一実
施例について説明する。
施例について説明する。
【００１３】図１は、ビデオカメラ装置１００の要部構
成を示している。撮像信号処理部（図示せず）より出力
されるクロックＣＬＫ１に同期したディジタルビデオデ
ータＤＡｆは帯域制限用のローパスフィルタ６に供給さ
れる。ローパスフィルタ６より出力される帯域制限され
たディジタルビデオデータＤＡａはクロック乗せ換え回
路７に供給され、このビデオデータＤＡａからクロック
ＣＬＫ２に同期したディジタルビデオデータＤＡｅを得
るためのクロック乗せ換え処理が行われる。そして、ク
ロック乗せ換え回路７より出力されるビデオデータＤＡ
ｅは出力端子８に導出される。
成を示している。撮像信号処理部（図示せず）より出力
されるクロックＣＬＫ１に同期したディジタルビデオデ
ータＤＡｆは帯域制限用のローパスフィルタ６に供給さ
れる。ローパスフィルタ６より出力される帯域制限され
たディジタルビデオデータＤＡａはクロック乗せ換え回
路７に供給され、このビデオデータＤＡａからクロック
ＣＬＫ２に同期したディジタルビデオデータＤＡｅを得
るためのクロック乗せ換え処理が行われる。そして、ク
ロック乗せ換え回路７より出力されるビデオデータＤＡ
ｅは出力端子８に導出される。
【００１４】上述したローパスフィルタ６およびクロッ
ク乗せ換え回路７の動作は、システム制御部９でもって
制御される。システム制御部９には、クロックＣＬＫ１
およびＣＬＫ２の他に、これらクロックＣＬＫ１および
クロックＣＬ２の周波数情報ＩＮＦが供給される。ロー
パスフィルタ６では、後段のクロック乗せ換え回路７で
クロック乗せ換え処理をした際に折り返し歪が発生しな
い程度にビデオデータＤＡｆの帯域が制限されるよう
に、周波数情報ＩＮＦに基づいてカットオフ周波数が適
宜変更される。
ク乗せ換え回路７の動作は、システム制御部９でもって
制御される。システム制御部９には、クロックＣＬＫ１
およびＣＬＫ２の他に、これらクロックＣＬＫ１および
クロックＣＬ２の周波数情報ＩＮＦが供給される。ロー
パスフィルタ６では、後段のクロック乗せ換え回路７で
クロック乗せ換え処理をした際に折り返し歪が発生しな
い程度にビデオデータＤＡｆの帯域が制限されるよう
に、周波数情報ＩＮＦに基づいてカットオフ周波数が適
宜変更される。
【００１５】図２は、クロック乗せ換え回路７の構成例
を示している。この図２において、図６と対応する部分
には同一符号を付して示している。本例のクロック乗せ
換え回路７は、ラッチ手段を構成するＤフリップフロッ
プ２および３を有すると共に、これらＤフリップフロッ
プ２および３の間にメモリ手段１０が介在される。
を示している。この図２において、図６と対応する部分
には同一符号を付して示している。本例のクロック乗せ
換え回路７は、ラッチ手段を構成するＤフリップフロッ
プ２および３を有すると共に、これらＤフリップフロッ
プ２および３の間にメモリ手段１０が介在される。
【００１６】Ｄフリップフロップ２のデータ端子Ｄには
入力端子１よりクロックＣＬＫ１に同期したディジタル
ビデオデータＤＡａが供給され、そのクロック端子には
システム制御部９よりクロックＣＬＫ１がラッチクロッ
クとして供給される。この場合、ビデオデータＤＡａの
各ビットデータの切り換え点のほぼ中心でラッチされる
ように設定される。
入力端子１よりクロックＣＬＫ１に同期したディジタル
ビデオデータＤＡａが供給され、そのクロック端子には
システム制御部９よりクロックＣＬＫ１がラッチクロッ
クとして供給される。この場合、ビデオデータＤＡａの
各ビットデータの切り換え点のほぼ中心でラッチされる
ように設定される。
【００１７】また、Ｄフリップフロップ３のデータ端子
Ｄにはメモリ手段１０の出力データＤＡｄが供給され、
そのクロック端子にはシステム制御部９よりクロックＣ
ＬＫ２がラッチクロックとして供給される。この場合、
メモリ手段１０の出力データＤＡｄは後述するようにク
ロックＣＬＫ２に同期したものとなるため、Ｄフリップ
フロップ３ではビデオデータＤＡｄの各ビットデータの
切り換え点のほぼ中心でラッチされるように設定され
る。Ｄフリップフロップ３の出力データはディジタルビ
デオデータＤＡｅとして出力端子４に導出される。
Ｄにはメモリ手段１０の出力データＤＡｄが供給され、
そのクロック端子にはシステム制御部９よりクロックＣ
ＬＫ２がラッチクロックとして供給される。この場合、
メモリ手段１０の出力データＤＡｄは後述するようにク
ロックＣＬＫ２に同期したものとなるため、Ｄフリップ
フロップ３ではビデオデータＤＡｄの各ビットデータの
切り換え点のほぼ中心でラッチされるように設定され
る。Ｄフリップフロップ３の出力データはディジタルビ
デオデータＤＡｅとして出力端子４に導出される。
【００１８】メモリ手段１０は、書き込みと読み出しと
を互いに独立して行うことができるものであって、例え
ばデュアルポートメモリで構成される。このメモリ手段
１０では、クロックＣＬＫ１およびＣＬＫ２の周波数比
に応じて、データの間引き処理または二度読み処理が行
われる。
を互いに独立して行うことができるものであって、例え
ばデュアルポートメモリで構成される。このメモリ手段
１０では、クロックＣＬＫ１およびＣＬＫ２の周波数比
に応じて、データの間引き処理または二度読み処理が行
われる。
【００１９】ここで、クロックＣＬＫ１およびＣＬＫ２
の周波数比が４：３であるとき、メモリ手段１０は、等
価的に、４個の単位メモリ部１０１ａ〜１０１ｄと、単
位メモリ部１０１ａ〜１０１ｄのいずれに書き込むかを
選択するスイッチ回路１０２と、単位メモリ部１０１ａ
〜１０１ｄのいずれより読み出すかを選択するためのス
イッチ回路１０３とから構成される。この場合、Ｄフリ
ップフロップ２の出力データＤＡｂはスイッチ回路１０
２を介して単位メモリ部１０１ａ〜１０１ｄに供給され
て書き込まれると共に、単位メモリ部１０１ａ〜１０１
ｄより読み出されるデータはスイッチ回路１０３を介し
てメモリ手段１０の出力データＤＡｄとされる。
の周波数比が４：３であるとき、メモリ手段１０は、等
価的に、４個の単位メモリ部１０１ａ〜１０１ｄと、単
位メモリ部１０１ａ〜１０１ｄのいずれに書き込むかを
選択するスイッチ回路１０２と、単位メモリ部１０１ａ
〜１０１ｄのいずれより読み出すかを選択するためのス
イッチ回路１０３とから構成される。この場合、Ｄフリ
ップフロップ２の出力データＤＡｂはスイッチ回路１０
２を介して単位メモリ部１０１ａ〜１０１ｄに供給され
て書き込まれると共に、単位メモリ部１０１ａ〜１０１
ｄより読み出されるデータはスイッチ回路１０３を介し
てメモリ手段１０の出力データＤＡｄとされる。
【００２０】また、本例のクロック乗せ換え回路７は、
書き込みアドレス（Ｗアドレス）用のカウンタ１１と、
読み出しアドレス（Ｒアドレス）用のカウンタ１２と、
メモリ手段１０の書き込み、読み出しを制御するための
書き込み／読み出し制御部（Ｗ／Ｒ制御部）１３とを有
する。カウンタ１１にはシステム制御部９よりクロック
ＣＬＫ１が供給されてカウントされる。また、カウンタ
１２にはシステム制御部９よりクロックＣＬＫ２が供給
されてカウントされる。
書き込みアドレス（Ｗアドレス）用のカウンタ１１と、
読み出しアドレス（Ｒアドレス）用のカウンタ１２と、
メモリ手段１０の書き込み、読み出しを制御するための
書き込み／読み出し制御部（Ｗ／Ｒ制御部）１３とを有
する。カウンタ１１にはシステム制御部９よりクロック
ＣＬＫ１が供給されてカウントされる。また、カウンタ
１２にはシステム制御部９よりクロックＣＬＫ２が供給
されてカウントされる。
【００２１】ここで、クロックＣＬＫ１およびＣＬＫ２
の周波数比がｍ：ｎ（ｍ，ｎは正の整数）であるとき、
例えばカウンタ１１はｍ進カウンタで構成され、一方カ
ウンタ１２はｎ進カウンタで構成される。上述したよう
にクロックＣＬＫ１およびＣＬＫ２の周波数比が４：３
であるとき、カウンタ１１はカウント出力が「０」〜
「３」の繰り返しとなる４進カウンタで構成でき、カウ
ンタ１２はカウント出力が「０」〜「２」の繰り返しと
なる３進カウンタで構成できる。
の周波数比がｍ：ｎ（ｍ，ｎは正の整数）であるとき、
例えばカウンタ１１はｍ進カウンタで構成され、一方カ
ウンタ１２はｎ進カウンタで構成される。上述したよう
にクロックＣＬＫ１およびＣＬＫ２の周波数比が４：３
であるとき、カウンタ１１はカウント出力が「０」〜
「３」の繰り返しとなる４進カウンタで構成でき、カウ
ンタ１２はカウント出力が「０」〜「２」の繰り返しと
なる３進カウンタで構成できる。
【００２２】カウンタ１１，１２にはシステム制御部９
より例えばパワーオン時にリセット信号ＲＳが供給され
て初期化される。これにより、メモリ手段１０で書き込
み／読み出しの動作が行われている間、カウンタ１１の
カウント出力に基づいて選択されるメモリ手段１０の書
き込みアドレスとカウンタ１２のカウント出力に基づい
て選択されるメモリ手段１０の読み出しアドレスが充分
に離れるようにされる。例えば、上述したようにクロッ
クＣＬＫ１およびＣＬＫ２の周波数比が４：３であっ
て、カウンタ１１が４進カウンタで構成され、カウンタ
１２が３進カウンタで構成されるとき、カウンタ１１，
１２のカウント出力は、それぞれリセット信号ＲＳで
「０」、「２」に初期化される。
より例えばパワーオン時にリセット信号ＲＳが供給され
て初期化される。これにより、メモリ手段１０で書き込
み／読み出しの動作が行われている間、カウンタ１１の
カウント出力に基づいて選択されるメモリ手段１０の書
き込みアドレスとカウンタ１２のカウント出力に基づい
て選択されるメモリ手段１０の読み出しアドレスが充分
に離れるようにされる。例えば、上述したようにクロッ
クＣＬＫ１およびＣＬＫ２の周波数比が４：３であっ
て、カウンタ１１が４進カウンタで構成され、カウンタ
１２が３進カウンタで構成されるとき、カウンタ１１，
１２のカウント出力は、それぞれリセット信号ＲＳで
「０」、「２」に初期化される。
【００２３】Ｗ／Ｒ制御部１３にはカウンタ１１，１２
のカウント出力が供給される。このＷ／Ｒ制御部１３で
はカウンタ１１のカウント出力に基づいて書き込みアド
レス信号ＷＡＤが形成されると共に、カウンタ１２のカ
ウント出力に基づいて読み出しアドレス信号ＲＡＤが形
成される。このＷ／Ｒ制御部１３で形成されるアドレス
信号ＷＡＤ，ＲＡＤは上述したメモリ手段１０に供給さ
れる。
のカウント出力が供給される。このＷ／Ｒ制御部１３で
はカウンタ１１のカウント出力に基づいて書き込みアド
レス信号ＷＡＤが形成されると共に、カウンタ１２のカ
ウント出力に基づいて読み出しアドレス信号ＲＡＤが形
成される。このＷ／Ｒ制御部１３で形成されるアドレス
信号ＷＡＤ，ＲＡＤは上述したメモリ手段１０に供給さ
れる。
【００２４】この場合、クロックＣＬＫ１およびＣＬＫ
２の周波数比がｍ：ｎであるとき、メモリ手段１０でデ
ータの間引き処理または二度読み処理が行われるよう
に、Ｗ／Ｒ制御部１３ではアドレス信号ＷＡＤ，ＲＡＤ
が形成される。
２の周波数比がｍ：ｎであるとき、メモリ手段１０でデ
ータの間引き処理または二度読み処理が行われるよう
に、Ｗ／Ｒ制御部１３ではアドレス信号ＷＡＤ，ＲＡＤ
が形成される。
【００２５】ここで、ｍ＞ｎであるときは、メモリ手段
１０の第１〜第ｍのアドレスにＤフリップフロップ２の
出力データＤＡｂが順次繰り返し書き込まれると共に、
このメモリ手段１０の第１〜第ｍのアドレスのうちｎ個
のアドレスよりデータが順次繰り返し読み出されて間引
き処理された出力データＤＡｄが得られるようにアドレ
ス信号ＷＡＤ，ＲＡＤが形成される。なおこの場合、ｎ
個のアドレス以外のアドレスからはデータの読み出しが
行われないため、そのアドレスへの書き込みを行わずに
データの間引き処理が実行されるようにしてもよい。
１０の第１〜第ｍのアドレスにＤフリップフロップ２の
出力データＤＡｂが順次繰り返し書き込まれると共に、
このメモリ手段１０の第１〜第ｍのアドレスのうちｎ個
のアドレスよりデータが順次繰り返し読み出されて間引
き処理された出力データＤＡｄが得られるようにアドレ
ス信号ＷＡＤ，ＲＡＤが形成される。なおこの場合、ｎ
個のアドレス以外のアドレスからはデータの読み出しが
行われないため、そのアドレスへの書き込みを行わずに
データの間引き処理が実行されるようにしてもよい。
【００２６】例えば、クロックＣＬＫ１およびＣＬＫ２
の周波数比が４：３であるとき、メモリ手段１０の第１
〜第４のアドレス、すなわち単位メモリ部１０１ａ〜１
０１ｄにＤフリップフロップ２の出力データＤＡｂが順
次繰り返し書き込まれると共に、このメモリ手段１０の
第１、第２、第４のアドレスよりデータが順次繰り返し
読み出されて出力データＤＡｄが得られるようにアドレ
ス信号ＷＡＤ，ＲＡＤが形成される。なおこの場合、第
３のアドレスからはデータの読み出しが行われないた
め、そのアドレスへの書き込みを行わずにデータの間引
き処理が実行されるようにしてもよい。
の周波数比が４：３であるとき、メモリ手段１０の第１
〜第４のアドレス、すなわち単位メモリ部１０１ａ〜１
０１ｄにＤフリップフロップ２の出力データＤＡｂが順
次繰り返し書き込まれると共に、このメモリ手段１０の
第１、第２、第４のアドレスよりデータが順次繰り返し
読み出されて出力データＤＡｄが得られるようにアドレ
ス信号ＷＡＤ，ＲＡＤが形成される。なおこの場合、第
３のアドレスからはデータの読み出しが行われないた
め、そのアドレスへの書き込みを行わずにデータの間引
き処理が実行されるようにしてもよい。
【００２７】上述せずも、Ｗ／Ｒ制御部１３では、カウ
ンタ１１のカウント出力が「０」、「１」、「２」およ
び「３」であるときそれぞれ第１のアドレス（単位メモ
リ部１０１ａ）、第２のアドレス（単位メモリ部１０１
ｂ）、第３のアドレス（単位メモリ部１０１ｃ）および
第４のアドレス（単位メモリ部１０１ｄ）が選択される
ように書き込みアドレス信号ＷＡＤが形成されると共
に、カウンタ１２のカウント出力が「０」、「１」およ
び「２」であるときそれぞれ第１のアドレス（単位メモ
リ部１０１ａ）、第２のアドレス（単位メモリ部１０１
ｂ）および第４のアドレス（単位メモリ部１０１ｄ）が
選択されるように読み出しアドレス信号ＲＡＤが形成さ
れる。
ンタ１１のカウント出力が「０」、「１」、「２」およ
び「３」であるときそれぞれ第１のアドレス（単位メモ
リ部１０１ａ）、第２のアドレス（単位メモリ部１０１
ｂ）、第３のアドレス（単位メモリ部１０１ｃ）および
第４のアドレス（単位メモリ部１０１ｄ）が選択される
ように書き込みアドレス信号ＷＡＤが形成されると共
に、カウンタ１２のカウント出力が「０」、「１」およ
び「２」であるときそれぞれ第１のアドレス（単位メモ
リ部１０１ａ）、第２のアドレス（単位メモリ部１０１
ｂ）および第４のアドレス（単位メモリ部１０１ｄ）が
選択されるように読み出しアドレス信号ＲＡＤが形成さ
れる。
【００２８】また、ｍ＜ｎであるときは、メモリ手段１
０の第１〜第ｍのアドレスにＤフリップフロップ２の出
力データＤＡｂが順次繰り返し書き込まれると共に、こ
のメモリ手段１０の第１〜第ｍのアドレスより二度読み
処理でもってｎ個のデータが順次繰り返し読み出されて
二度読み処理された出力データＤＡｄが得られるように
アドレス信号ＷＡＤ，ＲＡＤが形成される。
０の第１〜第ｍのアドレスにＤフリップフロップ２の出
力データＤＡｂが順次繰り返し書き込まれると共に、こ
のメモリ手段１０の第１〜第ｍのアドレスより二度読み
処理でもってｎ個のデータが順次繰り返し読み出されて
二度読み処理された出力データＤＡｄが得られるように
アドレス信号ＷＡＤ，ＲＡＤが形成される。
【００２９】以上の構成において、入力端子１にクロッ
クＣＬＫ１に同期したディジタルビデオデータＤＡａが
供給されるとき、このビデオデータＤＡａはＤフリップ
フロップ２でクロックＣＬＫ１に同期してラッチされ
る。そして、Ｄフリップフロップ２の出力データＤＡｂ
はメモリ手段１０に供給されて、Ｗ／Ｒ制御部１３でカ
ウンタ１１のカウント出力に応じて形成される書き込み
アドレス信号ＷＡＤに基づいて書き込みが制御される。
この場合、クロックＣＬＫ１およびＣＬＫ２の周波数比
がｍ：ｎであるとき、メモリ手段１０の第１〜第ｍのア
ドレスにＤフリップフロップ２の出力データＤＡｂが順
次繰り返し書き込まれる。
クＣＬＫ１に同期したディジタルビデオデータＤＡａが
供給されるとき、このビデオデータＤＡａはＤフリップ
フロップ２でクロックＣＬＫ１に同期してラッチされ
る。そして、Ｄフリップフロップ２の出力データＤＡｂ
はメモリ手段１０に供給されて、Ｗ／Ｒ制御部１３でカ
ウンタ１１のカウント出力に応じて形成される書き込み
アドレス信号ＷＡＤに基づいて書き込みが制御される。
この場合、クロックＣＬＫ１およびＣＬＫ２の周波数比
がｍ：ｎであるとき、メモリ手段１０の第１〜第ｍのア
ドレスにＤフリップフロップ２の出力データＤＡｂが順
次繰り返し書き込まれる。
【００３０】また、Ｗ／Ｒ制御部１３でカウンタ１２の
カウント出力に応じて形成される読み出しアドレス信号
ＲＡＤに基づいてメモリ手段１０の読み出しが制御され
る。この場合、クロックＣＬＫ１およびＣＬＫ２の周波
数比がｍ：ｎである場合、ｍ＞ｎであるときはメモリ手
段１０の第１〜第ｍのアドレスのうちｎ個のアドレスよ
りデータが順次繰り返し読み出されて間引き処理された
出力データＤＡｄが得られると共に、ｍ＜ｎであるとき
はメモリ手段１０の第１〜第ｍのアドレスより二度読み
処理でもってｎ個のデータが順次繰り返し読み出されて
二度読み処理された出力データＤＡｄが得られる。ここ
で、カウンタ１２ではクロックＣＬＫ２がカウントされ
ると共に、Ｗ／Ｒ制御部１３ではカウンタ１２のカウン
ト出力に応じて読み出しアドレス信号ＲＡＤが形成され
るため、メモリ手段１０の出力データＤＡｄはクロック
ＣＬＫ２に同期したものとなる。
カウント出力に応じて形成される読み出しアドレス信号
ＲＡＤに基づいてメモリ手段１０の読み出しが制御され
る。この場合、クロックＣＬＫ１およびＣＬＫ２の周波
数比がｍ：ｎである場合、ｍ＞ｎであるときはメモリ手
段１０の第１〜第ｍのアドレスのうちｎ個のアドレスよ
りデータが順次繰り返し読み出されて間引き処理された
出力データＤＡｄが得られると共に、ｍ＜ｎであるとき
はメモリ手段１０の第１〜第ｍのアドレスより二度読み
処理でもってｎ個のデータが順次繰り返し読み出されて
二度読み処理された出力データＤＡｄが得られる。ここ
で、カウンタ１２ではクロックＣＬＫ２がカウントされ
ると共に、Ｗ／Ｒ制御部１３ではカウンタ１２のカウン
ト出力に応じて読み出しアドレス信号ＲＡＤが形成され
るため、メモリ手段１０の出力データＤＡｄはクロック
ＣＬＫ２に同期したものとなる。
【００３１】メモリ手段１０の出力データＤＡｄはＤフ
リップフロップ３でクロックＣＬＫ２に同期してラッチ
される。この場合、上述したように出力データＤＡｄが
クロックＣＬＫ２に同期したものであって、Ｄフリップ
フロップ３では出力データＤＡｄの各ビットデータの切
り換え点のほぼ中心でラッチされる。このＤフリップフ
ロップ３の出力データはクロックＣＬＫ２に同期したも
のとなり、これがディジタルビデオデータＤＡｅとして
出力端子４に得られる。このように、図２のクロック乗
せ換え回路７では、入力端子１にクロックＣＬＫ１に同
期したディジタルデータＤＡａが供給されるとき、出力
端子４にはクロックＣＬＫ２に同期したディジタルビデ
オデータＤＡｅが得られる。
リップフロップ３でクロックＣＬＫ２に同期してラッチ
される。この場合、上述したように出力データＤＡｄが
クロックＣＬＫ２に同期したものであって、Ｄフリップ
フロップ３では出力データＤＡｄの各ビットデータの切
り換え点のほぼ中心でラッチされる。このＤフリップフ
ロップ３の出力データはクロックＣＬＫ２に同期したも
のとなり、これがディジタルビデオデータＤＡｅとして
出力端子４に得られる。このように、図２のクロック乗
せ換え回路７では、入力端子１にクロックＣＬＫ１に同
期したディジタルデータＤＡａが供給されるとき、出力
端子４にはクロックＣＬＫ２に同期したディジタルビデ
オデータＤＡｅが得られる。
【００３２】ここで、クロックＣＬＫ１およびクロック
ＣＬＫ２の周波数比が４：３である場合、例えばクロッ
クＣＬＫ１が１８ＭＨｚ、クロックＣＬＫ２が１３．５
ＭＨｚである場合の動作例を簡単に説明する。この場
合、図３Ａに示すディジタルビデオデータＤＡａがＤフ
リップフロップ２において図３Ｂに示すクロックＣＬＫ
１でラッチされるため、Ｄフリップフロップ２の出力デ
ータＤＡｂは図３Ｃに示すように得られる。そして、こ
の出力データＤＡｂが、図３Ｄに示すカウンタ１１のカ
ウント出力に応じて形成された書き込みアドレス信号Ｗ
ＡＤに基づき、メモリ手段１０の第１〜第４のアドレ
ス、従って単位メモリ部１０１ａ〜１０１ｄに図３Ｅに
示すように順次繰り返し書き込まれる。
ＣＬＫ２の周波数比が４：３である場合、例えばクロッ
クＣＬＫ１が１８ＭＨｚ、クロックＣＬＫ２が１３．５
ＭＨｚである場合の動作例を簡単に説明する。この場
合、図３Ａに示すディジタルビデオデータＤＡａがＤフ
リップフロップ２において図３Ｂに示すクロックＣＬＫ
１でラッチされるため、Ｄフリップフロップ２の出力デ
ータＤＡｂは図３Ｃに示すように得られる。そして、こ
の出力データＤＡｂが、図３Ｄに示すカウンタ１１のカ
ウント出力に応じて形成された書き込みアドレス信号Ｗ
ＡＤに基づき、メモリ手段１０の第１〜第４のアドレ
ス、従って単位メモリ部１０１ａ〜１０１ｄに図３Ｅに
示すように順次繰り返し書き込まれる。
【００３３】また、図３Ｆに示すクロックＣＬＫ２がカ
ウントされた図３Ｇに示すカウンタ１２のカウント出力
に応じて形成された読み出しアドレス信号ＲＡＤに基づ
き、メモリ手段１０の第１、第２および第４のアドレ
ス、従って単位メモリ部１０１ａ、１０１ｂおよび１０
１ｄからは図３Ｈに示すようにデータが順次読み出され
て出力データＤＡｄとなる。そして、メモリ手段１０の
出力データＤＡｄがＤフリップフロップ３に供給され、
このＤフリップフロップ３では出力データＤＡｄの各ビ
ットデータの切り換え点のほぼ中心でラッチされるた
め、出力端子４には図３Ｉに示すようにクロックＣＬＫ
２に同期したディジタルビデオデータＤＡｅが得られ
る。
ウントされた図３Ｇに示すカウンタ１２のカウント出力
に応じて形成された読み出しアドレス信号ＲＡＤに基づ
き、メモリ手段１０の第１、第２および第４のアドレ
ス、従って単位メモリ部１０１ａ、１０１ｂおよび１０
１ｄからは図３Ｈに示すようにデータが順次読み出され
て出力データＤＡｄとなる。そして、メモリ手段１０の
出力データＤＡｄがＤフリップフロップ３に供給され、
このＤフリップフロップ３では出力データＤＡｄの各ビ
ットデータの切り換え点のほぼ中心でラッチされるた
め、出力端子４には図３Ｉに示すようにクロックＣＬＫ
２に同期したディジタルビデオデータＤＡｅが得られ
る。
【００３４】このように本例のクロック乗せ換え回路７
では、Ｄフリップフロップ２および３の間にメモリ手段
１０が介在され、このメモリ手段１０の出力データＤＡ
ｄがクロックＣＬＫ２に同期したものとなると共に、Ｄ
フリップフロップ３では出力データＤＡｄの各ビットデ
ータの切り換え点のほぼ中心でラッチされる。そのた
め、Ｄフリップフロップ３のセットアップタイムおよび
ホールドタイムに関係してデータを受け渡すためのタイ
ミングが厳しくなる部分はなくなり、従来例に比してク
ロックＣＬＫ１，ＣＬＫ２の位相管理を緩やかにするこ
とができる。
では、Ｄフリップフロップ２および３の間にメモリ手段
１０が介在され、このメモリ手段１０の出力データＤＡ
ｄがクロックＣＬＫ２に同期したものとなると共に、Ｄ
フリップフロップ３では出力データＤＡｄの各ビットデ
ータの切り換え点のほぼ中心でラッチされる。そのた
め、Ｄフリップフロップ３のセットアップタイムおよび
ホールドタイムに関係してデータを受け渡すためのタイ
ミングが厳しくなる部分はなくなり、従来例に比してク
ロックＣＬＫ１，ＣＬＫ２の位相管理を緩やかにするこ
とができる。
【００３５】また、本例のクロック乗せ換え回路７で
は、例えばパワーオン時にカウンタ１１，１２にリセッ
ト信号ＲＳが供給されて初期化され、メモリ手段１０で
書き込み／読み出しの動作が行われている間、メモリ手
段１０の書き込みアドレスと読み出しアドレスが充分に
離れるようにされるため、メモリ手段１０で読み出しが
書き込みを追い越す等の誤動作を確実に回避できる。
は、例えばパワーオン時にカウンタ１１，１２にリセッ
ト信号ＲＳが供給されて初期化され、メモリ手段１０で
書き込み／読み出しの動作が行われている間、メモリ手
段１０の書き込みアドレスと読み出しアドレスが充分に
離れるようにされるため、メモリ手段１０で読み出しが
書き込みを追い越す等の誤動作を確実に回避できる。
【００３６】なお、図２の例には、クロックＣＬＫ１お
よびＣＬＫ２の周波数比が４：３である場合のメモリ手
段１０の等価回路を示しているが、クロックＣＬＫ１お
よびＣＬＫ２の周波数比が５：３であるとき、メモリ手
段１０は、等価的に、図４に示すように５個の単位メモ
リ部１０４ａ〜１０４ｅと、単位メモリ部１０４ａ〜１
０４ｅのいずれに書き込むかを選択するスイッチ回路１
０５と、単位メモリ部１０４ａ〜１０４ｅのいずれより
読み出すかを選択するためのスイッチ回路１０６とから
構成される。この場合、Ｄフリップフロップ２の出力デ
ータＤＡｂはスイッチ回路１０５を介して単位メモリ部
１０４ａ〜１０４ｅに供給されて書き込まれると共に、
単位メモリ部１０４ａ〜１０４ｅより読み出されるデー
タはスイッチ回路１０６を介してメモリ手段１０の出力
データＤＡｄとされる。
よびＣＬＫ２の周波数比が４：３である場合のメモリ手
段１０の等価回路を示しているが、クロックＣＬＫ１お
よびＣＬＫ２の周波数比が５：３であるとき、メモリ手
段１０は、等価的に、図４に示すように５個の単位メモ
リ部１０４ａ〜１０４ｅと、単位メモリ部１０４ａ〜１
０４ｅのいずれに書き込むかを選択するスイッチ回路１
０５と、単位メモリ部１０４ａ〜１０４ｅのいずれより
読み出すかを選択するためのスイッチ回路１０６とから
構成される。この場合、Ｄフリップフロップ２の出力デ
ータＤＡｂはスイッチ回路１０５を介して単位メモリ部
１０４ａ〜１０４ｅに供給されて書き込まれると共に、
単位メモリ部１０４ａ〜１０４ｅより読み出されるデー
タはスイッチ回路１０６を介してメモリ手段１０の出力
データＤＡｄとされる。
【００３７】また、上述したようにクロックＣＬＫ１お
よびＣＬＫ２の周波数比が５：３であるとき、カウンタ
１１はカウント出力が「０」〜「４」の繰り返しとなる
５進カウンタで構成でき、カウンタ１２はカウント出力
が「０」〜「２」の繰り返しとなる３進カウンタで構成
できる。この場合、カウンタ１１，１２のカウント出力
は、それぞれリセット信号ＲＳで例えば「０」、「２」
に初期化される。
よびＣＬＫ２の周波数比が５：３であるとき、カウンタ
１１はカウント出力が「０」〜「４」の繰り返しとなる
５進カウンタで構成でき、カウンタ１２はカウント出力
が「０」〜「２」の繰り返しとなる３進カウンタで構成
できる。この場合、カウンタ１１，１２のカウント出力
は、それぞれリセット信号ＲＳで例えば「０」、「２」
に初期化される。
【００３８】また、上述したようにクロックＣＬＫ１お
よびＣＬＫ２の周波数比が５：３であるとき、Ｗ／Ｒ制
御部１３では、メモリ手段１０の第１〜第５のアドレ
ス、すなわち単位メモリ部１０４ａ〜１０４ｅにＤフリ
ップフロップ２の出力データＤＡｂが順次繰り返し書き
込まれると共に、このメモリ手段１０の第１、第２、第
４のアドレスよりデータが順次繰り返し読み出されて出
力データＤＡｄが得られるようにアドレス信号ＷＡＤ，
ＲＡＤが形成される。なおこの場合、第３および第５の
アドレスからはデータの読み出しが行われないため、そ
のアドレスへの書き込みを行わずにデータの間引き処理
が実行されるようにしてもよい。
よびＣＬＫ２の周波数比が５：３であるとき、Ｗ／Ｒ制
御部１３では、メモリ手段１０の第１〜第５のアドレ
ス、すなわち単位メモリ部１０４ａ〜１０４ｅにＤフリ
ップフロップ２の出力データＤＡｂが順次繰り返し書き
込まれると共に、このメモリ手段１０の第１、第２、第
４のアドレスよりデータが順次繰り返し読み出されて出
力データＤＡｄが得られるようにアドレス信号ＷＡＤ，
ＲＡＤが形成される。なおこの場合、第３および第５の
アドレスからはデータの読み出しが行われないため、そ
のアドレスへの書き込みを行わずにデータの間引き処理
が実行されるようにしてもよい。
【００３９】上述せずも、Ｗ／Ｒ制御部１３では、カウ
ンタ１１のカウント出力が「０」、「１」、「２」、
「３」および「４」であるときそれぞれ第１のアドレス
（単位メモリ部１０４ａ）、第２のアドレス（単位メモ
リ部１０４ｂ）、第３のアドレス（単位メモリ部１０４
ｃ）、第４のアドレス（単位メモリ部１０４ｄ）および
第５のアドレス（単位メモリ部１０４ｅ）が選択される
ように書き込みアドレス信号ＷＡＤが形成されると共
に、カウンタ１２のカウント出力が「０」、「１」およ
び「２」であるときそれぞれ第１のアドレス（単位メモ
リ部１０４ａ）、第２のアドレス（単位メモリ部１０４
ｂ）および第４のアドレス（単位メモリ部１０４ｄ）が
選択されるように読み出しアドレス信号ＲＡＤが形成さ
れる。
ンタ１１のカウント出力が「０」、「１」、「２」、
「３」および「４」であるときそれぞれ第１のアドレス
（単位メモリ部１０４ａ）、第２のアドレス（単位メモ
リ部１０４ｂ）、第３のアドレス（単位メモリ部１０４
ｃ）、第４のアドレス（単位メモリ部１０４ｄ）および
第５のアドレス（単位メモリ部１０４ｅ）が選択される
ように書き込みアドレス信号ＷＡＤが形成されると共
に、カウンタ１２のカウント出力が「０」、「１」およ
び「２」であるときそれぞれ第１のアドレス（単位メモ
リ部１０４ａ）、第２のアドレス（単位メモリ部１０４
ｂ）および第４のアドレス（単位メモリ部１０４ｄ）が
選択されるように読み出しアドレス信号ＲＡＤが形成さ
れる。
【００４０】ここで、クロックＣＬＫ１およびクロック
ＣＬＫ２の周波数比が５：３である場合、例えばクロッ
クＣＬＫ１が２２．５ＭＨｚ、クロックＣＬＫ２が１
３．５ＭＨｚである場合の動作例を簡単に説明する。こ
の場合、図５Ａに示すディジタルビデオデータＤＡａが
Ｄフリップフロップ２において図５Ｂに示すクロックＣ
ＬＫ１でラッチされるため、Ｄフリップフロップ２の出
力データＤＡｂは図５Ｃに示すように得られる。そし
て、この出力データＤＡｂが、図５Ｄに示すカウンタ１
１のカウント出力に応じて形成された書き込みアドレス
信号ＷＡＤに基づき、メモリ手段１０の第１〜第５のア
ドレス、従って単位メモリ部１０４ａ〜１０４ｅに図５
Ｅに示すように順次繰り返し書き込まれる。
ＣＬＫ２の周波数比が５：３である場合、例えばクロッ
クＣＬＫ１が２２．５ＭＨｚ、クロックＣＬＫ２が１
３．５ＭＨｚである場合の動作例を簡単に説明する。こ
の場合、図５Ａに示すディジタルビデオデータＤＡａが
Ｄフリップフロップ２において図５Ｂに示すクロックＣ
ＬＫ１でラッチされるため、Ｄフリップフロップ２の出
力データＤＡｂは図５Ｃに示すように得られる。そし
て、この出力データＤＡｂが、図５Ｄに示すカウンタ１
１のカウント出力に応じて形成された書き込みアドレス
信号ＷＡＤに基づき、メモリ手段１０の第１〜第５のア
ドレス、従って単位メモリ部１０４ａ〜１０４ｅに図５
Ｅに示すように順次繰り返し書き込まれる。
【００４１】また、図５Ｆに示すクロックＣＬＫ２がカ
ウントされた図５Ｇに示すカウンタ１２の出力に応じて
形成された読み出しアドレス信号ＲＡＤに基づき、メモ
リ手段１０の第１、第２および第４のアドレス、従って
単位メモリ部１０４ａ、１０４ｂおよび１０４ｄからは
図５Ｈに示すようにデータが順次読み出されて出力デー
タＤＡｄとなる。そして、メモリ手段１０の出力データ
ＤＡｄがＤフリップフロップ３に供給され、このＤフリ
ップフロップ３では出力データＤＡｄの各ビットデータ
の切り換え点のほぼ中心でラッチされるため、出力端子
４には図５Ｉに示すようにクロックＣＬＫ２に同期した
ディジタルビデオデータＤＡｅが得られる。
ウントされた図５Ｇに示すカウンタ１２の出力に応じて
形成された読み出しアドレス信号ＲＡＤに基づき、メモ
リ手段１０の第１、第２および第４のアドレス、従って
単位メモリ部１０４ａ、１０４ｂおよび１０４ｄからは
図５Ｈに示すようにデータが順次読み出されて出力デー
タＤＡｄとなる。そして、メモリ手段１０の出力データ
ＤＡｄがＤフリップフロップ３に供給され、このＤフリ
ップフロップ３では出力データＤＡｄの各ビットデータ
の切り換え点のほぼ中心でラッチされるため、出力端子
４には図５Ｉに示すようにクロックＣＬＫ２に同期した
ディジタルビデオデータＤＡｅが得られる。
【００４２】なお、上述実施例においては、ディジタル
ビデオデータのクロック乗せ換え処理を行うものを説明
したが、同様の構成でもってオーディオデータのクロッ
ク乗せ換え処理を行うことができることは勿論である。
ビデオデータのクロック乗せ換え処理を行うものを説明
したが、同様の構成でもってオーディオデータのクロッ
ク乗せ換え処理を行うことができることは勿論である。
【００４３】
【発明の効果】この発明によれば、異なる周波数のクロ
ックで動作する２つのラッチ手段の間に書き込みと読み
出しを互いに独立して行うことができるメモリ手段を介
在させるため、第２のラッチ手段ではメモリ手段の出力
データの各ビットデータの切り換え点のほぼ中心でラッ
チでき、データを受け渡すためのタイミングが厳しくな
る部分がなくなり、第１および第２のクロックの位相管
理を緩やかにできる。また、メモリ手段の書き込みアド
レスと読み出しアドレスとが離れるように第１および第
２のカウンタを初期化することで、メモリ手段で読み出
しが書き込みを追い越す等の誤動作を確実に回避でき
る。また、クロック乗せ換え回路の前段に折り返し歪の
発生を抑えるためのローパスフィルタを設けたビデオカ
メラ装置で、このローパスフィルタのカットオフ周波数
を第１および第２のクロックの周波数に基づいて変更制
御することで、過渡の帯域制限をすることなく、折り返
し歪の発生を良好に抑制できる。
ックで動作する２つのラッチ手段の間に書き込みと読み
出しを互いに独立して行うことができるメモリ手段を介
在させるため、第２のラッチ手段ではメモリ手段の出力
データの各ビットデータの切り換え点のほぼ中心でラッ
チでき、データを受け渡すためのタイミングが厳しくな
る部分がなくなり、第１および第２のクロックの位相管
理を緩やかにできる。また、メモリ手段の書き込みアド
レスと読み出しアドレスとが離れるように第１および第
２のカウンタを初期化することで、メモリ手段で読み出
しが書き込みを追い越す等の誤動作を確実に回避でき
る。また、クロック乗せ換え回路の前段に折り返し歪の
発生を抑えるためのローパスフィルタを設けたビデオカ
メラ装置で、このローパスフィルタのカットオフ周波数
を第１および第２のクロックの周波数に基づいて変更制
御することで、過渡の帯域制限をすることなく、折り返
し歪の発生を良好に抑制できる。
【図１】実施例のビデオカメラ装置の要部構成を示す系
統図である。
統図である。
【図２】実施例のクロック乗せ換え回路の構成を示す系
統図である。
統図である。
【図３】クロックＣＬＫ１，ＣＬＫ２の周波数比が４：
３である場合のクロック乗せ換え回路の動作を示すタイ
ミングチャートである。
３である場合のクロック乗せ換え回路の動作を示すタイ
ミングチャートである。
【図４】実施例のクロック乗せ換え回路の構成を示す系
統図である。
統図である。
【図５】クロックＣＬＫ１，ＣＬＫ２の周波数比が５：
３である場合のクロック乗せ換え回路の動作を示すタイ
ミングチャートである。
３である場合のクロック乗せ換え回路の動作を示すタイ
ミングチャートである。
【図６】従来のクロック乗せ換え回路の構成例を示す系
統図である。
統図である。
【図７】従来のクロック乗せ換え回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
１ 入力端子 ２，３ Ｄフリップフロップ ４，８ 出力端子 ６ ローパスフィルタ ７ クロック乗せ換え回路 ９ システム制御部 １０ メモリ手段 １１ 書き込みアドレス用のカウンタ １２ 読み出しアドレス用のカウンタ １３ 書き込み／読み出し制御部 １００ ビデオカメラ装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 7/00 Ｈ０４Ｎ 5/04 Ｚ Ｈ０４Ｎ 5/04 5/232 Ｚ 5/232 Ｇ０６Ｆ 1/04 ３４０Ａ
Claims (5)
- 【請求項１】 第１のクロックに同期した第１のディジ
タルデータを第２のクロックに同期した第２のディジタ
ルデータに変換するクロック乗せ換え回路において、 上記第１のディジタルデータを上記第１のクロックに同
期してラッチする第１のラッチ手段と、 上記第１のラッチ手段の出力データが書き込みデータと
して供給されると共に、書き込みと読み出しを互いに独
立して行うことができるメモリ手段と、 上記メモリ手段の出力データを上記第２のクロックに同
期してラッチすることで上記第２のディジタルデータを
得る第２のラッチ手段と、 上記第１のクロックをサイクリックにカウントする第１
のカウンタと、 上記第２のクロックをサイクリックにカウントする第２
のカウンタと、 上記第１のカウンタの出力値に応じた上記メモリ手段の
アドレスに上記第１のラッチ手段の出力データを順次書
き込むと共に、上記第２のカウンタの出力値に応じた上
記メモリ手段のアドレスよりデータを順次読み出すよう
に制御するメモリ制御手段とを備えることを特徴とする
クロック乗せ換え回路。 - 【請求項２】 上記メモリ手段の書き込みアドレスと読
み出しアドレスとが離れるように上記第１のカウンタお
よび第２のカウンタを初期化する手段を有することを特
徴とする請求項１に記載のクロック乗せ換え回路。 - 【請求項３】 上記第２のクロックの周波数は上記第１
のクロックの周波数よりも低く、上記メモリ手段に対す
る書き込みおよび読み出しの動作でデータ間引き処理が
行われることを特徴とする請求項１に記載のクロック乗
せ換え回路。 - 【請求項４】 第１のクロックに同期した第１のディジ
タルデータを第２のクロックに同期した第２のディジタ
ルデータに変換するクロック乗せ換え回路を有するビデ
オカメラ装置において、 上記クロック乗せ換え回路は、上記第１のディジタルデ
ータを上記第１のクロックに同期してラッチする第１の
ラッチ手段と、上記第１のラッチ手段の出力データが書
き込みデータとして供給されると共に、書き込みと読み
出しを互いに独立して行うことができるメモリ手段と、
上記メモリ手段の出力データを上記第２のクロックに同
期してラッチすることで上記第２のディジタルデータを
得る第２のラッチ手段と、上記第１のクロックをサイク
リックにカウントする第１のカウンタと、上記第２のク
ロックをサイクリックにカウントする第２のカウンタ
と、上記第１のカウンタの出力値に応じた上記メモリ手
段のアドレスに上記第１のラッチ手段の出力データを順
次書き込むと共に、上記第２のカウンタの出力値に応じ
た上記メモリ手段のアドレスよりデータを順次読み出す
ように制御するメモリ制御手段とを備えることを特徴と
するビデオカメラ装置。 - 【請求項５】 上記クロック乗せ換え回路の前段に折り
返し歪の発生を抑制するためのローパスフィルタを設
け、このローパスフィルタのカットオフ周波数は上記第
１および第２のクロックの周波数に基づいて変更制御さ
れることを特徴とする請求項４に記載のビデオカメラ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073807A JPH08274585A (ja) | 1995-03-30 | 1995-03-30 | クロック乗せ換え回路およびそれを有するビデオカメラ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7073807A JPH08274585A (ja) | 1995-03-30 | 1995-03-30 | クロック乗せ換え回路およびそれを有するビデオカメラ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274585A true JPH08274585A (ja) | 1996-10-18 |
Family
ID=13528816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7073807A Pending JPH08274585A (ja) | 1995-03-30 | 1995-03-30 | クロック乗せ換え回路およびそれを有するビデオカメラ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08274585A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013076796A1 (ja) * | 2011-11-21 | 2013-05-30 | 富士通株式会社 | 周波数乗り換え回路、データ通信システム、及び周波数乗り換え方法 |
-
1995
- 1995-03-30 JP JP7073807A patent/JPH08274585A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013076796A1 (ja) * | 2011-11-21 | 2013-05-30 | 富士通株式会社 | 周波数乗り換え回路、データ通信システム、及び周波数乗り換え方法 |
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