JPH0827676B2 - ローカルバス調停回路 - Google Patents
ローカルバス調停回路Info
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- JPH0827676B2 JPH0827676B2 JP1004416A JP441689A JPH0827676B2 JP H0827676 B2 JPH0827676 B2 JP H0827676B2 JP 1004416 A JP1004416 A JP 1004416A JP 441689 A JP441689 A JP 441689A JP H0827676 B2 JPH0827676 B2 JP H0827676B2
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- 238000001514 detection method Methods 0.000 claims description 17
- 230000000630 rising effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CPU,DRAMなどを備えた小型コンピュータな
どの電子機器に適用されるローカルバス調停回路に関す
る。
どの電子機器に適用されるローカルバス調停回路に関す
る。
［従来の技術］ 一般に、主制御装置としてのCPU（中央処理装置），
記憶素子としてのDRAM（ダイナミック・ランダム・アク
セス・メモリ），メモリ制御装置としてのDMAC（ダイレ
クト・メモリ・アクセス・コントローラ）などを備えた
小型コンピュータなどの電子機器においては、DRAMに対
して随時リフレッシュを行なうために、DMACがCPUに対
してローカルバスの使用要求信号（ホールド信号）を出
力し、CPUからそのバスの使用許可信号（ホールドアク
ノリッジ信号）が出力されるとDMACがそのバスの使用権
を獲得してDRAMに対するリフレッシュ動作を行なういわ
ゆるリフレッシュサイクル機能を備えている。
記憶素子としてのDRAM（ダイナミック・ランダム・アク
セス・メモリ），メモリ制御装置としてのDMAC（ダイレ
クト・メモリ・アクセス・コントローラ）などを備えた
小型コンピュータなどの電子機器においては、DRAMに対
して随時リフレッシュを行なうために、DMACがCPUに対
してローカルバスの使用要求信号（ホールド信号）を出
力し、CPUからそのバスの使用許可信号（ホールドアク
ノリッジ信号）が出力されるとDMACがそのバスの使用権
を獲得してDRAMに対するリフレッシュ動作を行なういわ
ゆるリフレッシュサイクル機能を備えている。
このようなものにおいて、DMACがローカルバス使用要
求信号を出力した後にCPUに対してリセットがかけられ
た場合、CPUからバス使用許可信号が出力されるか否か
は保障されず、DRAMが記憶内容の保持に必要となるリフ
レッシュ動作が正常に行なわれなくなって記憶内容が破
壊されてしまうおそれがあった。このため、従来はリフ
レッシュ監視回路を設け、CPUのリセットを行なう際に
は上記監視回路によってリフレッシュサイクルが終了し
たことを確認してからリセットをかけるようにしてい
た。
求信号を出力した後にCPUに対してリセットがかけられ
た場合、CPUからバス使用許可信号が出力されるか否か
は保障されず、DRAMが記憶内容の保持に必要となるリフ
レッシュ動作が正常に行なわれなくなって記憶内容が破
壊されてしまうおそれがあった。このため、従来はリフ
レッシュ監視回路を設け、CPUのリセットを行なう際に
は上記監視回路によってリフレッシュサイクルが終了し
たことを確認してからリセットをかけるようにしてい
た。
［発明が解決しようとする課題］ 上述したように、従来技術においてはCPUに対してロ
ーカルバスの使用要求が行なわれた状態で上記CPUにリ
セットがかけられるとそのバス使用許可信号の出力が保
障されなくなるため、上記CPUに対するリセットのタイ
ミングを考慮する必要があり、構成の複雑化，作業性の
低下等の不具合を招いていた。
ーカルバスの使用要求が行なわれた状態で上記CPUにリ
セットがかけられるとそのバス使用許可信号の出力が保
障されなくなるため、上記CPUに対するリセットのタイ
ミングを考慮する必要があり、構成の複雑化，作業性の
低下等の不具合を招いていた。
そこで本発明は、簡単な構成でCPUに対してローカル
バスの使用要求信号が出力されている状態では上記CPU
に対するリセット信号の出力を禁止でき、上記CPUに対
するリセットのタイミングを考慮する必要をなくして構
成の簡略化および作業性の向上をはかり得るローカルバ
ス調停回路を提供しようとするものである。
バスの使用要求信号が出力されている状態では上記CPU
に対するリセット信号の出力を禁止でき、上記CPUに対
するリセットのタイミングを考慮する必要をなくして構
成の簡略化および作業性の向上をはかり得るローカルバ
ス調停回路を提供しようとするものである。
［課題を解決するための手段］ 本発明は、CPUに対するローカルバス使用要求信号を
検出する使用要求信号検出回路と、CPUに対するリセッ
ト信号を検出するリセット信号検出回路と、このリセッ
ト信号検出回路がリセット信号を検出していない状態で
使用要求信号検出回路がローカルバス使用要求信号を検
出するとそのローカルバス使用要求信号の出力を許可す
る使用要求信号出力許可回路と、この出力許可回路がロ
ーカルバス使用要求信号の出力を許可している状態でリ
セット信号検出回路がリセット信号を検出してもそのリ
セット信号の出力を禁止するリセット信号出力禁止回路
とから構成されたローカルバス調停回路である。
検出する使用要求信号検出回路と、CPUに対するリセッ
ト信号を検出するリセット信号検出回路と、このリセッ
ト信号検出回路がリセット信号を検出していない状態で
使用要求信号検出回路がローカルバス使用要求信号を検
出するとそのローカルバス使用要求信号の出力を許可す
る使用要求信号出力許可回路と、この出力許可回路がロ
ーカルバス使用要求信号の出力を許可している状態でリ
セット信号検出回路がリセット信号を検出してもそのリ
セット信号の出力を禁止するリセット信号出力禁止回路
とから構成されたローカルバス調停回路である。
［作用］ このような構成のローカルバス調停回路であれば、リ
セット信号検出回路によりリセット信号が検出されてい
ない状態で使用要求信号検出回路によりローカルバス使
用要求信号が検出されるとそのローカルバス使用要求信
号がCPUに与えられる。このとき、リセット信号検出回
路によりリセット信号が検出されてもそのリセット信号
の出力はリセット信号出力禁止回路によって禁止され
る。したがって、ローカルバス使用要求信号を受けたCP
Uに対してはリセットがかけられないので、CPUからのロ
ーカルバス使用許可信号の出力は保障される。
セット信号検出回路によりリセット信号が検出されてい
ない状態で使用要求信号検出回路によりローカルバス使
用要求信号が検出されるとそのローカルバス使用要求信
号がCPUに与えられる。このとき、リセット信号検出回
路によりリセット信号が検出されてもそのリセット信号
の出力はリセット信号出力禁止回路によって禁止され
る。したがって、ローカルバス使用要求信号を受けたCP
Uに対してはリセットがかけられないので、CPUからのロ
ーカルバス使用許可信号の出力は保障される。
［実施例］ 以下、本発明の一実施例を図面を参照しながら説明す
る。
る。
第１図はこの実施例の回路構成図である。同図におい
て、１はリセット信号検出回路としての第１のＤ型フリ
ップフロップであって、Ｄ入力端子にCPUへの負論理の
リセット信号▲▼の入力端子２を接続し、CLK入力
端子にCPUへのクロック信号よりも遅いクロック信号CK
の入力端子３を接続し、Ｑ出力端子にCPUへの負論理の
リセット信号▲▼の出力端子４と、２入力アンド
ゲート５の一方の入力端子を接続している。また、Ｓ入
力端子にはインバータ６の出力端子を接続し、Ｒ入力端
子には＋５ボルト電源を接続している。
て、１はリセット信号検出回路としての第１のＤ型フリ
ップフロップであって、Ｄ入力端子にCPUへの負論理の
リセット信号▲▼の入力端子２を接続し、CLK入力
端子にCPUへのクロック信号よりも遅いクロック信号CK
の入力端子３を接続し、Ｑ出力端子にCPUへの負論理の
リセット信号▲▼の出力端子４と、２入力アンド
ゲート５の一方の入力端子を接続している。また、Ｓ入
力端子にはインバータ６の出力端子を接続し、Ｒ入力端
子には＋５ボルト電源を接続している。
７は使用要求信号検出回路としての第２のＤ型フリッ
プフロップであって、Ｄ入力端子にCPUへのローカルバ
ス使用要求信号HDの入力端子８を接続し、CLK入力端子
に前記クロック信号CKの入力端子３をインバータ９を介
して接続し、Ｑ出力端子に前記２入力アンドゲート５の
他方の入力端子を接続している。また、Ｓ入力端子およ
びＲ入力端子には＋５ボルト電源を接続している。
プフロップであって、Ｄ入力端子にCPUへのローカルバ
ス使用要求信号HDの入力端子８を接続し、CLK入力端子
に前記クロック信号CKの入力端子３をインバータ９を介
して接続し、Ｑ出力端子に前記２入力アンドゲート５の
他方の入力端子を接続している。また、Ｓ入力端子およ
びＲ入力端子には＋５ボルト電源を接続している。
前記２入力アンドゲート５は、前記第１のＤ型フリッ
プフロップ１のＱ出力がローレベル（Ｌ）の状態で前記
第２のＤ型フリップフロップ７のＱ出力の通過を阻止
し、ハイレベル（Ｈ）の状態で同Ｑ出力の通過を許可す
る使用要求信号出力許可回路として機能し、その出力端
子はCPUに対するローカルバスの使用要求信号出力端子1
0と、前記インバータ６の入力端子とに接続されてい
る。
プフロップ１のＱ出力がローレベル（Ｌ）の状態で前記
第２のＤ型フリップフロップ７のＱ出力の通過を阻止
し、ハイレベル（Ｈ）の状態で同Ｑ出力の通過を許可す
る使用要求信号出力許可回路として機能し、その出力端
子はCPUに対するローカルバスの使用要求信号出力端子1
0と、前記インバータ６の入力端子とに接続されてい
る。
前記インバータ６は、前記アンドゲート５の出力がハ
イレベルの状態で前記第１のＤ型フリップフロップ１の
Ｑ出力として出力されるリセット信号▲▼を禁止
するリセット信号出力禁止回路として機能する。
イレベルの状態で前記第１のＤ型フリップフロップ１の
Ｑ出力として出力されるリセット信号▲▼を禁止
するリセット信号出力禁止回路として機能する。
次に、上記のように構成された本実施例の動作を第２
図および第３図のタイミング図を用いて説明する。
図および第３図のタイミング図を用いて説明する。
第２図はCPUに対してローカルバス使用要求信号HDよ
りもリセット信号▲▼の方が先に出力された場合の
タイミング図であって、入力端子２を介して与えられる
リセット信号▲▼が時点t1にてローレベル（Ｌ）に
なると入力端子３を介して与えられるクロック信号CKの
次の立上り時点t2に同期して第１のＤ型フリップフロッ
プ１のＱ出力がローレベルとなる。これにより、出力端
子４を介してCPUにリセット信号▲▼が出力され
てCPUにリセットがかけられるとともに、アンドゲート
５が閉状態となる。したがって、入力端子８を介して与
えられるローカルバス使用要求信号HDが時点t3にてハイ
レベルとなり、インバータ９を介した前記クロック信号
▲▼の次の立上り時点に同期して第２のＤ型フリッ
プフロップ７のＱ出力がハイレベルとなってもこのＱ出
力はアンドンゲート５によって阻止され、出力端子10を
介してCPUへ与えられるローカルバス使用要求信号NHDは
ローレベルのままとなる。
りもリセット信号▲▼の方が先に出力された場合の
タイミング図であって、入力端子２を介して与えられる
リセット信号▲▼が時点t1にてローレベル（Ｌ）に
なると入力端子３を介して与えられるクロック信号CKの
次の立上り時点t2に同期して第１のＤ型フリップフロッ
プ１のＱ出力がローレベルとなる。これにより、出力端
子４を介してCPUにリセット信号▲▼が出力され
てCPUにリセットがかけられるとともに、アンドゲート
５が閉状態となる。したがって、入力端子８を介して与
えられるローカルバス使用要求信号HDが時点t3にてハイ
レベルとなり、インバータ９を介した前記クロック信号
▲▼の次の立上り時点に同期して第２のＤ型フリッ
プフロップ７のＱ出力がハイレベルとなってもこのＱ出
力はアンドンゲート５によって阻止され、出力端子10を
介してCPUへ与えられるローカルバス使用要求信号NHDは
ローレベルのままとなる。
次いで、入力端子２を介して与えられるリセット信号
▲▼が時点t4にてハイレベルになると前記クロック
信号CKの次の立上り時点t5に同期して第１のＤ型フリッ
プフロップ１のＱ出力がハイレベルとなる。これによ
り、CPUのリセットが解除されるとともに、アンドゲー
ト５が開状態となる。したがって、第２のＤ型フリップ
フロップ７のＱ出力（ハイレベル）の通過が許可されて
出力端子10に与えられ、ローカルバス使用要求信号NHD
がCPUへ出力される。
▲▼が時点t4にてハイレベルになると前記クロック
信号CKの次の立上り時点t5に同期して第１のＤ型フリッ
プフロップ１のＱ出力がハイレベルとなる。これによ
り、CPUのリセットが解除されるとともに、アンドゲー
ト５が開状態となる。したがって、第２のＤ型フリップ
フロップ７のＱ出力（ハイレベル）の通過が許可されて
出力端子10に与えられ、ローカルバス使用要求信号NHD
がCPUへ出力される。
このとき、CPUの準備がよければCPUからそのローカル
バスの使用許可信号HAが出力され、DMACからの負論理の
リフレッシュ信号▲▼が有効となり、DRAMのリフレ
ッシュ動作が行なわれる。
バスの使用許可信号HAが出力され、DMACからの負論理の
リフレッシュ信号▲▼が有効となり、DRAMのリフレ
ッシュ動作が行なわれる。
第３図はCPUに対してリセット信号▲▼よりもロ
ーカルバス使用要求信号HDの方が先に出力された場合の
タイミング図であって、入力端子８を介して与えられる
ローカルバス使用要求信号HDが時点t1にてハイレベルに
なると入力端子３およびインバータ９を介して与えられ
るクロック信号▲▼の次の立上り時点t2に同期して
第２のＤ型フリップフロップ７のＱ出力がハイレベルと
なる。このとき第１のＤ型フリップフロップ７のＱ出力
がハイレベルであるためアンドゲート５は開状態となっ
ており、これにより、出力端子10を介してCPUにローカ
ルバス使用要求信号NHDが出力される。
ーカルバス使用要求信号HDの方が先に出力された場合の
タイミング図であって、入力端子８を介して与えられる
ローカルバス使用要求信号HDが時点t1にてハイレベルに
なると入力端子３およびインバータ９を介して与えられ
るクロック信号▲▼の次の立上り時点t2に同期して
第２のＤ型フリップフロップ７のＱ出力がハイレベルと
なる。このとき第１のＤ型フリップフロップ７のＱ出力
がハイレベルであるためアンドゲート５は開状態となっ
ており、これにより、出力端子10を介してCPUにローカ
ルバス使用要求信号NHDが出力される。
このとき、CPUの準備がよければCPUからそのローカル
バスの使用許可信号HAが出力され、DMACからの負論理の
リフレッシュ信号▲▼が有効となり、DRAMのリフレ
ッシュ動作が行なわれる。
バスの使用許可信号HAが出力され、DMACからの負論理の
リフレッシュ信号▲▼が有効となり、DRAMのリフレ
ッシュ動作が行なわれる。
一方、アンドゲート５の出力はインバータ６にて反転
されて第１のＤ型フリップフロップ１のＳ入力端子にも
与えられ、これにより、第１のＤ型フリップフロップ１
のセット動作が禁止される。したがって、入力端子２を
介して与えられるリセット信号▲▼が時点t3にてロ
ーレベルとなっても上記第１のＤ型フリップフロップ１
のＱ出力はハイレベルのままとなる。
されて第１のＤ型フリップフロップ１のＳ入力端子にも
与えられ、これにより、第１のＤ型フリップフロップ１
のセット動作が禁止される。したがって、入力端子２を
介して与えられるリセット信号▲▼が時点t3にてロ
ーレベルとなっても上記第１のＤ型フリップフロップ１
のＱ出力はハイレベルのままとなる。
次いで、入力端子８を介して与えられるローカルバス
使用要求信号HDが時点t4にてローレベルになると前記イ
ンバータ９を介したクロック信号▲▼の次の立上り
時点t5に同期して第２のＤ型フリップフロップ７のＱ出
力がローレベルとなる。これにより、アンドゲート５の
出力がローレベルとなり、インバータ６の出力がハイレ
ベルとなって第１のＤ型フリップフロップ１のセット動
作禁止状態が解除される。したがって、前記クロック信
号CKの立上り時点t6に同期して第１のＤ型フリップフロ
ップ１のＱ出力がローレベルとなり、リセット信号NRS
がCPUへ出力される。
使用要求信号HDが時点t4にてローレベルになると前記イ
ンバータ９を介したクロック信号▲▼の次の立上り
時点t5に同期して第２のＤ型フリップフロップ７のＱ出
力がローレベルとなる。これにより、アンドゲート５の
出力がローレベルとなり、インバータ６の出力がハイレ
ベルとなって第１のＤ型フリップフロップ１のセット動
作禁止状態が解除される。したがって、前記クロック信
号CKの立上り時点t6に同期して第１のＤ型フリップフロ
ップ１のＱ出力がローレベルとなり、リセット信号NRS
がCPUへ出力される。
以上のように動作する本実施例であれば、CPUに対し
てリセットが行なわれていない状態で例えばDRAMのリフ
レッシュのためにDMACからローカルバス使用要求信号HD
が出力されると、そのローカルバス使用要求信号HDの出
力が許可されて通常のリフレッシュサイクルが実行され
る。そして、このローカルバスの使用要求時にCPUに対
するリセット信号▲▼が出力されても、CPUからロ
ーカルバス使用許可信号HAが出力されて使用要求信号HD
が無効となるまではそのリセット▲▼の出力は禁止
される。
てリセットが行なわれていない状態で例えばDRAMのリフ
レッシュのためにDMACからローカルバス使用要求信号HD
が出力されると、そのローカルバス使用要求信号HDの出
力が許可されて通常のリフレッシュサイクルが実行され
る。そして、このローカルバスの使用要求時にCPUに対
するリセット信号▲▼が出力されても、CPUからロ
ーカルバス使用許可信号HAが出力されて使用要求信号HD
が無効となるまではそのリセット▲▼の出力は禁止
される。
一方、CPUに対してローカルバスの使用要求が行なわ
れていない状態でCPUに対するリセット信号▲▼が
出力されると、CPUのリセットが行なわれる。そして、
このリセット動作中にローカルバス使用要求が出力され
ると、リセット動作終了後直ちに通常のリフレッシュサ
イクルが実行される。
れていない状態でCPUに対するリセット信号▲▼が
出力されると、CPUのリセットが行なわれる。そして、
このリセット動作中にローカルバス使用要求が出力され
ると、リセット動作終了後直ちに通常のリフレッシュサ
イクルが実行される。
また、CPUに対するローカルバス使用要求信号HDとリ
セット信号▲▼とが同時に出力されると、クロック
信号▲▼の次の立上りがインバータ９を介したクロ
ック信号CKの次の立上がりよりも時間的に早い場合に
は、第２のＤ型フリップフロップ７によってローカルバ
ス使用要求信号HDがトリガされて信号NHDとして出力さ
れるよりも先に、第１のＤ型フリップフロップ１によっ
てリセット信号▲▼がトリガされて信号▲▼
として出力されるので、リセット動作がリフレッシュ動
作よりも先に行なわれる。逆にクロック信号▲▼の
次の立上りがインバータ９を介したクロック信号CKの次
の立上がりよりも時間的に遅い場合には、リフレッシュ
動作がリセット動作よりも先に行なわれる。
セット信号▲▼とが同時に出力されると、クロック
信号▲▼の次の立上りがインバータ９を介したクロ
ック信号CKの次の立上がりよりも時間的に早い場合に
は、第２のＤ型フリップフロップ７によってローカルバ
ス使用要求信号HDがトリガされて信号NHDとして出力さ
れるよりも先に、第１のＤ型フリップフロップ１によっ
てリセット信号▲▼がトリガされて信号▲▼
として出力されるので、リセット動作がリフレッシュ動
作よりも先に行なわれる。逆にクロック信号▲▼の
次の立上りがインバータ９を介したクロック信号CKの次
の立上がりよりも時間的に遅い場合には、リフレッシュ
動作がリセット動作よりも先に行なわれる。
したがって、CPUに対するリセットの有無にかかわら
ずローカルバス使用要求に対するCPUからのバス使用許
可信号の出力が保障されるので、例えばDRAMのリフレッ
シュのためにローカルバスの使用要求がなされた場合に
はリフレッシュ動作が常時正常に実行され、DRAMの記憶
内容が破壊されることがなくなる。よって、DRAMのリフ
レッシュ中であるか否かを確認することなくCPUに対す
るリセットを行なえるので、作業性を向上できる。ま
た、２点のＤ型フリップフロップ1,7と２点のインバー
タ6,9と１点の２入力アンドゲート５とからなる簡単な
構成で実現でき、特別なリフレッシュ監視回路を不要に
できるので、構成の簡略化をはかり得る。
ずローカルバス使用要求に対するCPUからのバス使用許
可信号の出力が保障されるので、例えばDRAMのリフレッ
シュのためにローカルバスの使用要求がなされた場合に
はリフレッシュ動作が常時正常に実行され、DRAMの記憶
内容が破壊されることがなくなる。よって、DRAMのリフ
レッシュ中であるか否かを確認することなくCPUに対す
るリセットを行なえるので、作業性を向上できる。ま
た、２点のＤ型フリップフロップ1,7と２点のインバー
タ6,9と１点の２入力アンドゲート５とからなる簡単な
構成で実現でき、特別なリフレッシュ監視回路を不要に
できるので、構成の簡略化をはかり得る。
なお、前記実施例ではDRAMのリフレッシュのためにCP
Uに対してローカルバスの使用要求を行なう場合を示し
たが、それ以外の目的でCPUに対してローカルバスの使
用要求を出力する場合も本実施例を適用することにより
多大な効果を奏し得るのは勿論である。
Uに対してローカルバスの使用要求を行なう場合を示し
たが、それ以外の目的でCPUに対してローカルバスの使
用要求を出力する場合も本実施例を適用することにより
多大な効果を奏し得るのは勿論である。
［発明の効果］ 以上詳述したように、本発明によれば、簡単な構成で
CPUに対してローカルバスの使用要求信号が出力されて
いる状態では上記CPUに対するリセット信号の出力を禁
止でき、上記CPUに対するリセットのタイミングを考慮
する必要をなくして構成の簡略化および作業性の向上を
はかり得るローカルバス調停回路を提供できる。
CPUに対してローカルバスの使用要求信号が出力されて
いる状態では上記CPUに対するリセット信号の出力を禁
止でき、上記CPUに対するリセットのタイミングを考慮
する必要をなくして構成の簡略化および作業性の向上を
はかり得るローカルバス調停回路を提供できる。
第１図は本発明の一実施例の回路構成図、第２図および
第３図は同実施例における動作説明用のタイミング図で
ある。 １……第１のＤ型フリップフロップ（リセット信号検出
回路）、５……２入力アンドゲート（使用要求信号出力
許可回路）、６……インバータ（リセット信号出力禁止
回路）、７……第２のＤ型フリップフロップ（使用要求
信号検出回路）、９……インバータ。
第３図は同実施例における動作説明用のタイミング図で
ある。 １……第１のＤ型フリップフロップ（リセット信号検出
回路）、５……２入力アンドゲート（使用要求信号出力
許可回路）、６……インバータ（リセット信号出力禁止
回路）、７……第２のＤ型フリップフロップ（使用要求
信号検出回路）、９……インバータ。
Claims (1)
- 【請求項１】CPUに対するローカルバス使用要求信号を
検出する使用要求信号検出回路と、前記CPUに対するリ
セット信号を検出するリセット信号検出回路と、このリ
セット信号検出回路が前記リセット信号を検出していな
い状態で前記使用要求信号検出回路が前記ローカルバス
使用要求信号を検出するとそのローカルバス使用要求信
号の出力を許可する使用要求信号出力許可回路と、この
出力許可回路が前記ローカルバス使用要求信号の出力を
許可している状態で前記リセット信号検出回路が前記リ
セット信号を検出してもそのリセット信号の出力を禁止
するリセット信号出力禁止回路とからなることを特徴と
するローカルバス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004416A JPH0827676B2 (ja) | 1989-01-11 | 1989-01-11 | ローカルバス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004416A JPH0827676B2 (ja) | 1989-01-11 | 1989-01-11 | ローカルバス調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183822A JPH02183822A (ja) | 1990-07-18 |
| JPH0827676B2 true JPH0827676B2 (ja) | 1996-03-21 |
Family
ID=11583690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004416A Expired - Fee Related JPH0827676B2 (ja) | 1989-01-11 | 1989-01-11 | ローカルバス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827676B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831082B2 (ja) * | 1987-07-15 | 1996-03-27 | 日本電気株式会社 | システム制御装置 |
-
1989
- 1989-01-11 JP JP1004416A patent/JPH0827676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02183822A (ja) | 1990-07-18 |
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