JPH0827706B2 - ダブルバッファ回路 - Google Patents
ダブルバッファ回路Info
- Publication number
- JPH0827706B2 JPH0827706B2 JP63202485A JP20248588A JPH0827706B2 JP H0827706 B2 JPH0827706 B2 JP H0827706B2 JP 63202485 A JP63202485 A JP 63202485A JP 20248588 A JP20248588 A JP 20248588A JP H0827706 B2 JPH0827706 B2 JP H0827706B2
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- fifo
- selection circuit
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- data
- output
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Description
【発明の詳細な説明】 〔概要〕 データの読み出しを、データの書き込みより大なる速
度で可能とし、しかも簡単な回路構成で実現しうるダブ
ルバッフア回路に関し、フレーム同期信号が入力される
毎に制御信号としての２値中のいづれか１値を交互に出
力する切換回路， クロックRCKと、これより速度の遅いクロックWCKとが
入力され、切換回路からの制御信号が２値中の１値の場
合、一方がクロックRCKを、他方がクロックWCKを出力
し、２値中の他値の場合、一方がクロックWCKを、また
他方がクロックRCKを出力する如き第１選択回路と第２
選択回路とを有する入力選択回路、 フレームを構成するデータがそれぞれ直接入力され、
かつ第１選択回路からのクロックで制御されるｎ段構成
の第１のFIFO（１）と、第２選択回路からのクロックで
制御されるｎ段構成の第２のFIFO（２）、 及び第１のFIFO（１）と第２のFIFO（２）からの出力
が入力され、入力選択回路からのクロックRCKで読み出
し制御される第１又は第２のFIFOのいづれかの出力を、
切換回路からの制御信号によって選択して出力する出力
選択回路とを備えるようにする。
度で可能とし、しかも簡単な回路構成で実現しうるダブ
ルバッフア回路に関し、フレーム同期信号が入力される
毎に制御信号としての２値中のいづれか１値を交互に出
力する切換回路， クロックRCKと、これより速度の遅いクロックWCKとが
入力され、切換回路からの制御信号が２値中の１値の場
合、一方がクロックRCKを、他方がクロックWCKを出力
し、２値中の他値の場合、一方がクロックWCKを、また
他方がクロックRCKを出力する如き第１選択回路と第２
選択回路とを有する入力選択回路、 フレームを構成するデータがそれぞれ直接入力され、
かつ第１選択回路からのクロックで制御されるｎ段構成
の第１のFIFO（１）と、第２選択回路からのクロックで
制御されるｎ段構成の第２のFIFO（２）、 及び第１のFIFO（１）と第２のFIFO（２）からの出力
が入力され、入力選択回路からのクロックRCKで読み出
し制御される第１又は第２のFIFOのいづれかの出力を、
切換回路からの制御信号によって選択して出力する出力
選択回路とを備えるようにする。
本発明は、データの書き込みと読み出しを非同期で行
なうようなメモリを用いるダブルバッフア回路に関す
る。
なうようなメモリを用いるダブルバッフア回路に関す
る。
データ転送では、Ｎバイトで構成した１フレームの連
続するデータを圧縮し、一定期間内にデータを集中書き
込み・分散読み出し或いは分散書き込み・集中読み出し
をしうるように送信速度は、受信速度より大として、書
き込みと読み出しをすることがしばしば必要となる。
続するデータを圧縮し、一定期間内にデータを集中書き
込み・分散読み出し或いは分散書き込み・集中読み出し
をしうるように送信速度は、受信速度より大として、書
き込みと読み出しをすることがしばしば必要となる。
このため、非同期な書き込みと読み出しを行なう伸縮
自在なるメモリ、所謂エラステイックストアドメモリを
用いることもあるが、このエラステイックストアドメモ
リを用いた回路では書き込みと読み出しは同じアドレス
をアクセスすることは禁じられており、同じアドレスへ
の読み出しと書き込みが可能で、かつ簡単な回路構成が
要望されている。
自在なるメモリ、所謂エラステイックストアドメモリを
用いることもあるが、このエラステイックストアドメモ
リを用いた回路では書き込みと読み出しは同じアドレス
をアクセスすることは禁じられており、同じアドレスへ
の読み出しと書き込みが可能で、かつ簡単な回路構成が
要望されている。
第４図は従来の構成を示す図である。
図中、二つのスタテイックランダムアクセスメモリ
（以下SRAMと称す）をダブルバッフア構成としており、
11は第1SRAM、12は第2SRAM、13はFF、14は第１バッフ
ア、15は第２バッフア、16は第１選択回路、17は第２選
択回路、18は第３選択回路、19は第４選択回路、20は第
５選択回路であり、また21は書き込みアドレスカウン
タ、22は読み出しアドレスカウンタ、なお23はアウトプ
ットイネーブルタイミング生成部、24はライトイネーブ
ルタイミング生成部である。
（以下SRAMと称す）をダブルバッフア構成としており、
11は第1SRAM、12は第2SRAM、13はFF、14は第１バッフ
ア、15は第２バッフア、16は第１選択回路、17は第２選
択回路、18は第３選択回路、19は第４選択回路、20は第
５選択回路であり、また21は書き込みアドレスカウン
タ、22は読み出しアドレスカウンタ、なお23はアウトプ
ットイネーブルタイミング生成部、24はライトイネーブ
ルタイミング生成部である。
更に、SLはフレーム信号の先頭を示す同期信号であ
り、RxDは受信データであって１フレームをＮバイトで
構成される連続するデータを圧縮して異速度で転送する
構成をもつデータである。なおWCKは書き込みクロック
信号、RCKは読み出しクロック信号である。
り、RxDは受信データであって１フレームをＮバイトで
構成される連続するデータを圧縮して異速度で転送する
構成をもつデータである。なおWCKは書き込みクロック
信号、RCKは読み出しクロック信号である。
フレーム信号の先頭を示す同期信号SLが入力される
と、各フレーム毎にFF13からは“H"レベルまたは“L"レ
ベルの信号を切り替え出力し、FF13の出力状態によりフ
レーム信号が切り替わる毎にダブルバッフア構成の第1S
RAM11と第2SRAM12は、リードとライトの状態を交互に切
り替える。
と、各フレーム毎にFF13からは“H"レベルまたは“L"レ
ベルの信号を切り替え出力し、FF13の出力状態によりフ
レーム信号が切り替わる毎にダブルバッフア構成の第1S
RAM11と第2SRAM12は、リードとライトの状態を交互に切
り替える。
FF13のＱ出力が“H"レベルとなって出力が“L"レベ
ルのときは、その出力の“H"信号は第１バッフア14をイ
ネーブル状態にし、また出力の“L"信号は第２バッフ
ア15をデイセイブル状態とし、またFF13のＱ出力の“H"
信号は第１選択回路16と第２選択回路17に入力して、第
１選択回路16は読み出しアドレスを選択し、また第２選
択回路17には書き込みアドレスを選択させる。この結
果、第1SRAM11が記憶していたデータは第３選択回路18
からアクセスにより出力することが可能な状態になり、
また第2SRAM12は第２選択回路17からのアクセスにより
書き込み可能な状態になっている。
ルのときは、その出力の“H"信号は第１バッフア14をイ
ネーブル状態にし、また出力の“L"信号は第２バッフ
ア15をデイセイブル状態とし、またFF13のＱ出力の“H"
信号は第１選択回路16と第２選択回路17に入力して、第
１選択回路16は読み出しアドレスを選択し、また第２選
択回路17には書き込みアドレスを選択させる。この結
果、第1SRAM11が記憶していたデータは第３選択回路18
からアクセスにより出力することが可能な状態になり、
また第2SRAM12は第２選択回路17からのアクセスにより
書き込み可能な状態になっている。
このFF13の出力レベルが“H"の状態において、読み出
しクロックRCKが読み出しアドレスカウンタ22とアウト
プットイネーブルタイミング生成部23に入力したときに
は、読み出しアドレスカウンタ22からの“1"レベルの出
力は第１選択回路16を介して第1SRAM11のアドレス入力
に入力し、アウトプットイネーブルタイミング生成部23
からの“1"レベルの出力は第４選択回路19を介して第1S
RAM11のOEにそれぞれ入力し、第1SRAM11が記憶するデー
タは第３選択回路18で選択されて送信データTxDとして
送出される。また一方書き込みクロックWCKが書き込み
アドレスカウンタ21及びライトイネーブルタイミング生
成部24に入力したときは、書き込みアドレスカウンタ21
からの出力は第２選択回路17を介して第2SRAM12のアド
レス入力に入力し、またライトイネーブルタイミング生
成部24からの出力は第５選択回路20を介して第2SRAM12
のWEにそれぞれ入力して第2SRAM12を書き込み可能な状
態とし、受信データRxDを第１バッフア14を介して入力
して第SRAM12に書き込みを行なう。
しクロックRCKが読み出しアドレスカウンタ22とアウト
プットイネーブルタイミング生成部23に入力したときに
は、読み出しアドレスカウンタ22からの“1"レベルの出
力は第１選択回路16を介して第1SRAM11のアドレス入力
に入力し、アウトプットイネーブルタイミング生成部23
からの“1"レベルの出力は第４選択回路19を介して第1S
RAM11のOEにそれぞれ入力し、第1SRAM11が記憶するデー
タは第３選択回路18で選択されて送信データTxDとして
送出される。また一方書き込みクロックWCKが書き込み
アドレスカウンタ21及びライトイネーブルタイミング生
成部24に入力したときは、書き込みアドレスカウンタ21
からの出力は第２選択回路17を介して第2SRAM12のアド
レス入力に入力し、またライトイネーブルタイミング生
成部24からの出力は第５選択回路20を介して第2SRAM12
のWEにそれぞれ入力して第2SRAM12を書き込み可能な状
態とし、受信データRxDを第１バッフア14を介して入力
して第SRAM12に書き込みを行なう。
またFF13のＱ出力が逆転して“L"レベルとなったとき
は、上記とは第1SRAM11と第2SRAM12の状態は逆転する。
は、上記とは第1SRAM11と第2SRAM12の状態は逆転する。
即ちFF13のＱ出力が“L"レベルとなり、出力が“H"
レベルのときは、そのＱ出力の“L"信号は第１バッフア
14をデイセイブル状態にし、また出力の“H"信号は第
２バッフア15をイネーブル状態とし、更にFF13のＱ出力
の“L"信号は第１選択回路16と第２選択回路17に入力し
て、第１選択回路16には書き込みアドレスを選択させ、
また第２選択回路17は読み出しアドレスを選択させる。
このため第2SRAM12が記憶していたデータは、第３選択
回路18を介して選択出力することが可能な状態になり、
また第1SRAM11は書き込み可能な状態になる。このとき
読み出しクロックRCKを入力すると読み出しアドレスカ
ウンタ22からの“0"信号は第2SRAM12のアドレス入力に
入力し、アウトプットイネーブルタイミング生成部23か
らの“0"信号は第2SRAM12のOEにそれぞれ入力し、第2SR
AM12が記憶するデータは送信データTxDとして送出され
る。一方書き込みクロックWCKが入力したときは、書き
込みアドレスカウンタ21とライトイネーブルタイミング
生成部24からは“0"レベルを出力し、書き込みアドレス
カウンタ21からの出力は第1SRAM11のアドレス入力に入
力し、ライトイネーブルタイミング生成部24からの出力
は第1SRAM11のWEに入力し第1SRAM11を書き込み可能な状
態とする。このため受信データRxDを第２バッフア15を
介して入力し第1SRAM11に書き込みを行なう。
レベルのときは、そのＱ出力の“L"信号は第１バッフア
14をデイセイブル状態にし、また出力の“H"信号は第
２バッフア15をイネーブル状態とし、更にFF13のＱ出力
の“L"信号は第１選択回路16と第２選択回路17に入力し
て、第１選択回路16には書き込みアドレスを選択させ、
また第２選択回路17は読み出しアドレスを選択させる。
このため第2SRAM12が記憶していたデータは、第３選択
回路18を介して選択出力することが可能な状態になり、
また第1SRAM11は書き込み可能な状態になる。このとき
読み出しクロックRCKを入力すると読み出しアドレスカ
ウンタ22からの“0"信号は第2SRAM12のアドレス入力に
入力し、アウトプットイネーブルタイミング生成部23か
らの“0"信号は第2SRAM12のOEにそれぞれ入力し、第2SR
AM12が記憶するデータは送信データTxDとして送出され
る。一方書き込みクロックWCKが入力したときは、書き
込みアドレスカウンタ21とライトイネーブルタイミング
生成部24からは“0"レベルを出力し、書き込みアドレス
カウンタ21からの出力は第1SRAM11のアドレス入力に入
力し、ライトイネーブルタイミング生成部24からの出力
は第1SRAM11のWEに入力し第1SRAM11を書き込み可能な状
態とする。このため受信データRxDを第２バッフア15を
介して入力し第1SRAM11に書き込みを行なう。
上記において述べたような動作をフレーム単位で繰り
返すことにより、受信データを二つのメモリを持つダブ
ルバッフア回路へ同容量で交互に書き込みと読み出しを
行ないながら異速度データの転送の実現を図っている。
返すことにより、受信データを二つのメモリを持つダブ
ルバッフア回路へ同容量で交互に書き込みと読み出しを
行ないながら異速度データの転送の実現を図っている。
従って、上記した方法により異速度・同一容量のデー
タの書き込み或いは読み出しは可能であるが、その回路
は複雑となり、また二つのメモリを用いることにより衝
突防止の回路構成も考慮することが必要となる。
タの書き込み或いは読み出しは可能であるが、その回路
は複雑となり、また二つのメモリを用いることにより衝
突防止の回路構成も考慮することが必要となる。
本発明は、一定期間内に小容量で異速度・同一容量の
データの送受信を可能とする構成簡単なバッフア回路を
提供することを目的とする。
データの送受信を可能とする構成簡単なバッフア回路を
提供することを目的とする。
上記目的は本発明により第１図の原理図に示す如く、
フレーム同期信号が入力される毎に制御信号としての２
値中のいづれか１値を交互に出力する切換回路、 クロックRCKと、これより速度の遅いクロックWCKとが
入力され、切換回路からの制御信号が２値中の１値の場
合、一方がクロックRCKを、他方がクロックWCKを出力
し、２値中の他値の場合、一方がクロックWCKを、また
他方がクロックRCKを出力する如き第１選択回路と第２
選択回路とを有する入力選択回路、 フレームを構成するデータがそれぞれ直接入力され、
かつ第１選択回路からのクロックで制御されるｎ段構成
の第１のFIFO（１）と、第２の選択回路からのクロック
で制御されるｎ段構成の第２のFIFO（２）、 及び第１のFIFO（１）と第２のFIFO（２）からの出力
が入力され、入力選択回路からのクロックRCKで読み出
し制御される第１又は第２のFIFOのいづれかの出力を、
切換回路からの制御信号によって選択して出力する出力
選択回路とを備えることを特徴とするダブルバッフア回
路によって達成される。
フレーム同期信号が入力される毎に制御信号としての２
値中のいづれか１値を交互に出力する切換回路、 クロックRCKと、これより速度の遅いクロックWCKとが
入力され、切換回路からの制御信号が２値中の１値の場
合、一方がクロックRCKを、他方がクロックWCKを出力
し、２値中の他値の場合、一方がクロックWCKを、また
他方がクロックRCKを出力する如き第１選択回路と第２
選択回路とを有する入力選択回路、 フレームを構成するデータがそれぞれ直接入力され、
かつ第１選択回路からのクロックで制御されるｎ段構成
の第１のFIFO（１）と、第２の選択回路からのクロック
で制御されるｎ段構成の第２のFIFO（２）、 及び第１のFIFO（１）と第２のFIFO（２）からの出力
が入力され、入力選択回路からのクロックRCKで読み出
し制御される第１又は第２のFIFOのいづれかの出力を、
切換回路からの制御信号によって選択して出力する出力
選択回路とを備えることを特徴とするダブルバッフア回
路によって達成される。
本発明ではそれぞれ複数のフリップフロップから構成
される第1,第2FIFOを並列に配置し、受信データは第1,
第2FIFOに直接入力するようにする。
される第1,第2FIFOを並列に配置し、受信データは第1,
第2FIFOに直接入力するようにする。
一方異種のクロックWCKとRCKとにおいてRCKの速度はW
CKより大（例えば２倍）とし、フレーム同期信号が入力
される毎にＨとＬとに変化する制御信号によって、WCK
とRCKは交互に第1,第2FIFOに与えられるように入力選択
回路は構成される。
CKより大（例えば２倍）とし、フレーム同期信号が入力
される毎にＨとＬとに変化する制御信号によって、WCK
とRCKは交互に第1,第2FIFOに与えられるように入力選択
回路は構成される。
従って制御信号がＬにおいて例えば第2FIFOにそれま
でのデータが書き込まれていた状態で、制御信号がＨに
切換わると、クロックWCKの制御によって第1FIFOに新た
なデータが書き込まれる。
でのデータが書き込まれていた状態で、制御信号がＨに
切換わると、クロックWCKの制御によって第1FIFOに新た
なデータが書き込まれる。
一方第2FIFOからはそれまで書き込まれていたデータ
はクロックRCKで読み出されて出力選択回路から出力さ
れ受信側に送信される。
はクロックRCKで読み出されて出力選択回路から出力さ
れ受信側に送信される。
しかし第1,第2FIFOのそれぞれにはデータは直接入力
されるようになっているので、第2FIFOではクロックRCK
でそれまでのデータの読出と共にその時入力していた新
たなデータが同一クロックRCKで書き込まれる。
されるようになっているので、第2FIFOではクロックRCK
でそれまでのデータの読出と共にその時入力していた新
たなデータが同一クロックRCKで書き込まれる。
かかる読み出しと書き込みはRCKの速度がWCKの２倍で
あるとすると、制御信号Ｈの前半で終了する。そして制
御信号の後半では第2FIFOにおいてクロックRCKによって
前半で新たに書き込まれたデータが読み出された出力選
択回路を介して出力される。
あるとすると、制御信号Ｈの前半で終了する。そして制
御信号の後半では第2FIFOにおいてクロックRCKによって
前半で新たに書き込まれたデータが読み出された出力選
択回路を介して出力される。
しかしこのデータは受信側の制御信号を送信側の制御
信号の1/2としておけば受信側で取り込まれる様なこと
はなく、非取り込みデータである。そしてかかるデータ
の読み出しと共にさらに次のデータの書き込みが行なわ
れる。
信号の1/2としておけば受信側で取り込まれる様なこと
はなく、非取り込みデータである。そしてかかるデータ
の読み出しと共にさらに次のデータの書き込みが行なわ
れる。
かかる状態で制御信号が切換わり再びＨからＬに変化
すると、第2FIFOはクロックWCKで、また第1FIFOはクロ
ックRCKで制御されるようになる。
すると、第2FIFOはクロックWCKで、また第1FIFOはクロ
ックRCKで制御されるようになる。
即ち第2FIFOではそれまで第1FIFOに書き込まれたデー
タに続くデータの書き込みが、第1FIFOの場合と同様に
クロックWCKで行なわれる。
タに続くデータの書き込みが、第1FIFOの場合と同様に
クロックWCKで行なわれる。
一方第1FIFOでは、それまで第2FIFOで行なわれていた
と同様に、制御信号の前半で受信側で有効なデータ（有
効データ）の正規の読み出しと、続いてのデータ（非取
り込みデータ）の書き込み、及び制御信号の後半では書
き込まれていた非取り込みデータの読み出しが行なわれ
ると共に、次のデータの書き込みが行なわれる。なおこ
の書き込まれたデータは制御信号の次の切換えによって
クロックWCKで読み出されるが、その時出力選択回路は
阻止されているので出力されることはない。即ち本発明
によれば受信データは第1,第2FIFOに直接入力されるた
めデータを選択して第1,第2FIFOに入力するための選択
回路を必要とすることはなく、またクロックRCKとWCKは
読み出し用，書き込み用の如き機能の限定はなく異種速
度であるが、第1,第2FIFOに対し、受信して送出しなけ
ればならない有効データの書き込みはクロックWCKで、
またかかる有効データの送出のための読み出しはクロッ
クRCKで制御される場合を除いて、その間の第1,第2FIFO
での制御におけるクロックRCK,WCKはそれぞれ読み出
し，書き込みの両機能を有するため、従来の如く二つの
SRAMを用いた場合の如くSRAMのアドレスの選択，アウト
プットイネーブル，ライトネーブルの如き信号の発生の
ための回路のほか、FIFOを使用する場合、受信データを
２個のFIFOのいづれかに選択して入力させるための選択
回路の必要もなくなる。
と同様に、制御信号の前半で受信側で有効なデータ（有
効データ）の正規の読み出しと、続いてのデータ（非取
り込みデータ）の書き込み、及び制御信号の後半では書
き込まれていた非取り込みデータの読み出しが行なわれ
ると共に、次のデータの書き込みが行なわれる。なおこ
の書き込まれたデータは制御信号の次の切換えによって
クロックWCKで読み出されるが、その時出力選択回路は
阻止されているので出力されることはない。即ち本発明
によれば受信データは第1,第2FIFOに直接入力されるた
めデータを選択して第1,第2FIFOに入力するための選択
回路を必要とすることはなく、またクロックRCKとWCKは
読み出し用，書き込み用の如き機能の限定はなく異種速
度であるが、第1,第2FIFOに対し、受信して送出しなけ
ればならない有効データの書き込みはクロックWCKで、
またかかる有効データの送出のための読み出しはクロッ
クRCKで制御される場合を除いて、その間の第1,第2FIFO
での制御におけるクロックRCK,WCKはそれぞれ読み出
し，書き込みの両機能を有するため、従来の如く二つの
SRAMを用いた場合の如くSRAMのアドレスの選択，アウト
プットイネーブル，ライトネーブルの如き信号の発生の
ための回路のほか、FIFOを使用する場合、受信データを
２個のFIFOのいづれかに選択して入力させるための選択
回路の必要もなくなる。
第２図は、本発明の一実施例の構成を示す図であり、
一例として４段直列構成のものを図示する。
一例として４段直列構成のものを図示する。
また第３図は本発明のタイムチャートを示す図であ
る。
る。
図中、１はフリップフロップ（以下FFと称す）の回路
FF1a,FF1b,FF1c,FF1dて構成される第1FIFOであり、２は
１と同様にFF2a,FF2b,FF2c,FF2dで構成される第2FIFOで
あり、１の第1FIFOと２の第2FIFOの両FIFOは、並列に並
べて接続され、入力データRxDは第1,第2FIFOにそれぞれ
直接入力されている。また３は入力選択回路であって第
１選択回路3aと第２選択回路3bからなり、また４は出力
選択回路、５はFFである。
FF1a,FF1b,FF1c,FF1dて構成される第1FIFOであり、２は
１と同様にFF2a,FF2b,FF2c,FF2dで構成される第2FIFOで
あり、１の第1FIFOと２の第2FIFOの両FIFOは、並列に並
べて接続され、入力データRxDは第1,第2FIFOにそれぞれ
直接入力されている。また３は入力選択回路であって第
１選択回路3aと第２選択回路3bからなり、また４は出力
選択回路、５はFFである。
以下第３図を中心に第２図を参照しながら説明する。
第３図（ａ）に示すフレーム信号の先頭を示す信号SL
のＮ番目がF5に入力すると、FF5からはフレーム信号毎
に、“H"レベル、または“L"レベルに交互に切り換わる
第３図（ｂ）に示す制御信号を出力する。
のＮ番目がF5に入力すると、FF5からはフレーム信号毎
に、“H"レベル、または“L"レベルに交互に切り換わる
第３図（ｂ）に示す制御信号を出力する。
いまFF5の出力がＮ番目のSLにて制御信号が“H"とな
ったときは、第2FIFOには既に先に送られてきたＮ−4,N
−3,N−2,N−１が書き込まれているものとする。この状
態で第３図（ｂ）に示すFF5の“H"出力は第１選択回路3
aを制御し、その入力端子１への入力WCKを出力し、また
第２選択回路3bを制御し、その入力端子１への入力RCK
を出力する。即ち第３図（ｃ）に示すクロックWCKは第
１選択回路3aより出力され、１の第1FIFOへ受信データR
xDを順次に記憶する。
ったときは、第2FIFOには既に先に送られてきたＮ−4,N
−3,N−2,N−１が書き込まれているものとする。この状
態で第３図（ｂ）に示すFF5の“H"出力は第１選択回路3
aを制御し、その入力端子１への入力WCKを出力し、また
第２選択回路3bを制御し、その入力端子１への入力RCK
を出力する。即ち第３図（ｃ）に示すクロックWCKは第
１選択回路3aより出力され、１の第1FIFOへ受信データR
xDを順次に記憶する。
即ち、第３図（ｄ）に示す如く、１番目のWCKによっ
てFF1aにはデータＮが先ず書き込まれ、次に２番目のWC
KによってFF1aにはデータＮ＋１、FF1bにはデータＮが
書き込まれる。さらに３番目のWCKによってFF1aにはデ
ータＮ＋２が書き込まれ、FF1bにはデータＮ＋１が書き
込まれ、またFF1cにはデータＮが書き込まれる。
てFF1aにはデータＮが先ず書き込まれ、次に２番目のWC
KによってFF1aにはデータＮ＋１、FF1bにはデータＮが
書き込まれる。さらに３番目のWCKによってFF1aにはデ
ータＮ＋２が書き込まれ、FF1bにはデータＮ＋１が書き
込まれ、またFF1cにはデータＮが書き込まれる。
なお４番目のWCKによってFF1aにはデータＮ＋３が書
き込まれ、FF1bにはデータＮ＋２が書き込まれ、FF1cに
はデータＮ＋１が書き込まれ、FF1dにはデータＮが書き
込まれる。
き込まれ、FF1bにはデータＮ＋２が書き込まれ、FF1cに
はデータＮ＋１が書き込まれ、FF1dにはデータＮが書き
込まれる。
またこのときクロックRCKは第２選択回路3bから出力
され、第2FIFOは読み出し制御を行ない、その前のフレ
ーム信号の間において貯えていたデータＮ−4,N−3,N−
2,N−１を読み出して第２選択回路４を介してTxDとして
送出する。即ち第３図（ｅ）に示す１番目のRCKが入力
したとき、FF2dに書き込まれたデータ（Ｎ−４）を読み
出し、また２番目のRCKではデータ（Ｎ−３）を読み出
し、３番目のRCKではデータ（Ｎ−２）を読み出し、さ
らに４番目のRCKにおいてはデータ（Ｎ−１）の読み出
しを行なう。
され、第2FIFOは読み出し制御を行ない、その前のフレ
ーム信号の間において貯えていたデータＮ−4,N−3,N−
2,N−１を読み出して第２選択回路４を介してTxDとして
送出する。即ち第３図（ｅ）に示す１番目のRCKが入力
したとき、FF2dに書き込まれたデータ（Ｎ−４）を読み
出し、また２番目のRCKではデータ（Ｎ−３）を読み出
し、３番目のRCKではデータ（Ｎ−２）を読み出し、さ
らに４番目のRCKにおいてはデータ（Ｎ−１）の読み出
しを行なう。
そしてRCKはWCKの２倍の速さとなっているとすると制
御信号の半分の時間でＮ−4,N−3,N−2,N−１が出力さ
れ、またかかるＮ−4,N−3,・・・・の順次の読み出し
に対応して2a〜2dが順次空となり、また入力データRxD
はこの第2FIFOにも直接入力されているので、WCKの制御
によって第1FIFOへの書き込みが行なわれているN,N＋1,
N＋2,N＋３のうちRCKの制御により第2FIFOでは2dと2cに
はＮが、また2bと2aにはＮ＋１がそれぞれ書き込まれて
いる。
御信号の半分の時間でＮ−4,N−3,N−2,N−１が出力さ
れ、またかかるＮ−4,N−3,・・・・の順次の読み出し
に対応して2a〜2dが順次空となり、また入力データRxD
はこの第2FIFOにも直接入力されているので、WCKの制御
によって第1FIFOへの書き込みが行なわれているN,N＋1,
N＋2,N＋３のうちRCKの制御により第2FIFOでは2dと2cに
はＮが、また2bと2aにはＮ＋１がそれぞれ書き込まれて
いる。
第2FIFOでの上記のＮ−4,N−3,N−2,N−１の読み出し
と、その順次の読み出しに対応するN,N,N＋1,N＋１の書
き込みは制御信号の前半で行なわれているが、後半では
更にRCKの制御によって第2FIFOからはN,N,N＋1,N＋１が
読み出され出力選択回路４から出力される。しかしこの
N,N,N＋1,N＋１は受信側では取り込まれることはない。
それは受信側では受信の制御信号はクロックRCKに対応
して幅が決められ、送信側の制御信号の1/2の長さとな
っているからである。
と、その順次の読み出しに対応するN,N,N＋1,N＋１の書
き込みは制御信号の前半で行なわれているが、後半では
更にRCKの制御によって第2FIFOからはN,N,N＋1,N＋１が
読み出され出力選択回路４から出力される。しかしこの
N,N,N＋1,N＋１は受信側では取り込まれることはない。
それは受信側では受信の制御信号はクロックRCKに対応
して幅が決められ、送信側の制御信号の1/2の長さとな
っているからである。
そして第2FIFOから上記のN,N,N＋1,N＋１が読み出さ
れると共にさらに第2FIFOには、データのＮ＋2,N＋３
が、2d,2cにはＮ＋2,N＋2,2b,2aにはＮ＋3,N＋３の状態
で書き込まれる。
れると共にさらに第2FIFOには、データのＮ＋2,N＋３
が、2d,2cにはＮ＋2,N＋2,2b,2aにはＮ＋3,N＋３の状態
で書き込まれる。
即ち制御信号が１つの区間においてクロックWCKで制
御されて第1FIFOの1dにはＮ、1cにはＮ＋１、1bにはＮ
＋２、1aにはＮ＋３が書き込まれ、一方クロックRCKで
制御されて第2FIFOでは制御信号の前半でＮ−4,N−3,N
−2,N−１の読み出しが行なわれ出力選択回路４から出
力されると共に、同時にN,N,N＋1,N＋１が書き込まれ、
制御信号の後半ではN,N,N＋1,N＋１が読み出され出力選
択回路４から出力されるが、これは受信側では取り込ま
れることはなく、又同時にＮ＋2,N＋2,N＋3,N＋３が書
き込まれている。
御されて第1FIFOの1dにはＮ、1cにはＮ＋１、1bにはＮ
＋２、1aにはＮ＋３が書き込まれ、一方クロックRCKで
制御されて第2FIFOでは制御信号の前半でＮ−4,N−3,N
−2,N−１の読み出しが行なわれ出力選択回路４から出
力されると共に、同時にN,N,N＋1,N＋１が書き込まれ、
制御信号の後半ではN,N,N＋1,N＋１が読み出され出力選
択回路４から出力されるが、これは受信側では取り込ま
れることはなく、又同時にＮ＋2,N＋2,N＋3,N＋３が書
き込まれている。
次に（ａ）に示すＮ＋１番目のSLが入力して（ｂ）に
示すFF5の出力である制御信号が反転して“L"レベルと
なったときは、第1FIFO1と第1FIFO2の状態は上記に説明
した動作と逆転し、第1FIFO1は読み出し動作に切り換わ
り、制御信号が“H"の時の第2FIFOの時の動作と同様に
クロックRCKで制御されて制御信号の前半でN,N＋1,N＋
2,N＋３を順次に読み出され出力選択回路４から出力さ
れ、受信側で受信される。同時に第1FIFOにはＮ＋4,N＋
5,N＋6,N＋７が順次入力しているので、1d,1cにはそれ
ぞれＮ＋４、1b,1aにはそれぞれＮ＋５を書き込まれ
る。さらに制御信号の後半ではＮ＋4,N＋５は読み出さ
れ出力選択回路４から出力される受信側では取込みが行
なわれることはない。またこの読み出しと同時に第1FIF
Oには1d,1cにはそれぞれＮ＋６が、また1b,1aにはＮ＋
７が書き込まれている。
示すFF5の出力である制御信号が反転して“L"レベルと
なったときは、第1FIFO1と第1FIFO2の状態は上記に説明
した動作と逆転し、第1FIFO1は読み出し動作に切り換わ
り、制御信号が“H"の時の第2FIFOの時の動作と同様に
クロックRCKで制御されて制御信号の前半でN,N＋1,N＋
2,N＋３を順次に読み出され出力選択回路４から出力さ
れ、受信側で受信される。同時に第1FIFOにはＮ＋4,N＋
5,N＋6,N＋７が順次入力しているので、1d,1cにはそれ
ぞれＮ＋４、1b,1aにはそれぞれＮ＋５を書き込まれ
る。さらに制御信号の後半ではＮ＋4,N＋５は読み出さ
れ出力選択回路４から出力される受信側では取込みが行
なわれることはない。またこの読み出しと同時に第1FIF
Oには1d,1cにはそれぞれＮ＋６が、また1b,1aにはＮ＋
７が書き込まれている。
一方第2FIFOではクロックWCKの制御によってそれまで
書き込まれていたＮ＋2,N＋2,N＋3,N＋３が読み出され
るが、出力選択回路４は阻止されているので出力される
ことはなく、かかる読み出しと同時にＷ＋４が2dに、Ｗ
＋５が2cに、Ｗ＋６が2bに、またＷ＋７が2aに書き込ま
れることになり、これは制御信号が“H"の場合における
第1FIFOでの動作と同様となる。
書き込まれていたＮ＋2,N＋2,N＋3,N＋３が読み出され
るが、出力選択回路４は阻止されているので出力される
ことはなく、かかる読み出しと同時にＷ＋４が2dに、Ｗ
＋５が2cに、Ｗ＋６が2bに、またＷ＋７が2aに書き込ま
れることになり、これは制御信号が“H"の場合における
第1FIFOでの動作と同様となる。
以上の説明の如く１フレームが入力する毎に第1,第2F
IFOでのデータの読み出しと書き込みが交互に行なわ
れ、しかもデータが第1,第2FIFOにそれぞれ直接入力さ
れ、またクロックRCKはクロックWCKより速度が大である
ことによってクロックRCKによって読み出しが行なわれ
る時にそのFIFOにおいて、他FIFOで書き込みが行なわれ
ているデータが同時に書き込まれ、それが制御信号の後
半で読み出され出力されることがあってもこれは受信側
で取り込まれない様にすることが可能となり、受信デー
タをそれより大なる速度で送信することが簡単な回路構
成で実現される。
IFOでのデータの読み出しと書き込みが交互に行なわ
れ、しかもデータが第1,第2FIFOにそれぞれ直接入力さ
れ、またクロックRCKはクロックWCKより速度が大である
ことによってクロックRCKによって読み出しが行なわれ
る時にそのFIFOにおいて、他FIFOで書き込みが行なわれ
ているデータが同時に書き込まれ、それが制御信号の後
半で読み出され出力されることがあってもこれは受信側
で取り込まれない様にすることが可能となり、受信デー
タをそれより大なる速度で送信することが簡単な回路構
成で実現される。
以上の説明から明らかなように本発明によれば、二つ
のSRAMを用いた場合に比較し、SRAMのアドレスの選択、
アウトプットイネーブル、ライトイネーブル等の各々の
信号を生成する必要のない回路を構成することが可能と
なり、回路の小型化と簡素化に貢献する。
のSRAMを用いた場合に比較し、SRAMのアドレスの選択、
アウトプットイネーブル、ライトイネーブル等の各々の
信号を生成する必要のない回路を構成することが可能と
なり、回路の小型化と簡素化に貢献する。
第１図は本発明の原理構成を示す図、 第２図は本発明の一実施例の構成を示す図、 第３図は本発明のタイムチャートを示す図、 第４図は従来例の構成を示す図、 である。 図において、 １は第1FIFO、1a,1b……1nは各々のFF、２は第2FIFO、2
a,2b……2nは各々のFF、３は入力選択回路、４は出力選
択回路、５は切換回路、 を示す。
a,2b……2nは各々のFF、３は入力選択回路、４は出力選
択回路、５は切換回路、 を示す。
Claims (1)
- 【請求項１】フレーム同期信号が入力される毎に制御信
号としての２値中のいづれか１値を交互に出力する切換
回路， クロックRCKと、これより速度の遅いクロックWCKとが入
力され、切換回路からの制御信号が２値中の１値の場
合、一方がクロックRCKを、他方がクロックWCKを出力
し、２値中の他値の場合、一方がクロックWCKを、また
他方がクロックRCKを出力する如き第１選択回路と第２
選択回路とを有する入力選択回路、 フレームを構成するデータがそれぞれ直接入力され、か
つ第１選択回路からのクロックで制御されるｎ段構成の
第１のFIFO（１）と、第２選択回路からのクロックで制
御されるｎ段構成の第２のFIFO（２）、 及び第１のFIFO（１）と第２のFIFO（２）からの出力が
入力され、入力選択回路からのクロックRCKで読み出し
制御される第１又は第２のFIFOのいづれかの出力を、切
換回路からの制御信号によって選択して出力する出力選
択回路とを備えることを特徴とするダブルバッフア回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202485A JPH0827706B2 (ja) | 1988-08-12 | 1988-08-12 | ダブルバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202485A JPH0827706B2 (ja) | 1988-08-12 | 1988-08-12 | ダブルバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250721A JPH0250721A (ja) | 1990-02-20 |
| JPH0827706B2 true JPH0827706B2 (ja) | 1996-03-21 |
Family
ID=16458286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202485A Expired - Lifetime JPH0827706B2 (ja) | 1988-08-12 | 1988-08-12 | ダブルバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827706B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006101177A (ja) | 2004-09-29 | 2006-04-13 | Fujitsu Ltd | データ転送装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63726A (ja) * | 1986-06-20 | 1988-01-05 | Nec Corp | デ−タ転送速度変換回路 |
| JPS63178639A (ja) * | 1987-01-20 | 1988-07-22 | Mitsubishi Electric Corp | シリアルデ−タ処理回路 |
-
1988
- 1988-08-12 JP JP63202485A patent/JPH0827706B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250721A (ja) | 1990-02-20 |
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