JPH0831048B2

JPH0831048B2 - 多重化装置の異常検出方式

Info

Publication number: JPH0831048B2
Application number: JP63201302A
Authority: JP
Inventors: 勝一廣渡; 邦弘大畑; 博松下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPH0250736A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第７図〜第12図）発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図〜第６図）発明の効果〔概要〕多重化装置の異常検出方式に関し、多重化された装置が故障した場合、下位装置の何れか
１つから正常応答を受信した時点での応答のない下位装
置を強制的にエラーと見做して故障した装置をはやく検
出することを目的とし、多重化された下位装置を備え、これら下位装置は上位
装置から送出されるクロックにより同期動作を行い、か
つ下位装置は上位装置から発せられたコマンドに対する
動作終了報告を終了ステータスとともに各々個別に報告
するようにした多重化装置において、上位装置に下位装
置の異常を検出する異常検出手段を具備し、下位装置か
ら正常応答に比べて速い異常報告があった場合はこれを
無視して何の応答もなかったものとみなし、下位装置の
何れか１つの正常応答を受取った時点で応答のない装置
は強制的に異常とみなして制御するように構成したも
の。

〔産業上の利用分野〕

本発明は多重化装置に於ける異常検出方式に係り、特
に、コンピュータ等において、多重化された装置が故障
した場合、その故障装置を速やかに切り離すため、故障
装置を少しでも速く検出できるようにした多重化装置に
於ける異常検出方式に関する。

〔従来の技術〕

最近の著しい情報化社会の発展に伴いシステムの高速
性及び高信頼性の要望が益々重要となってきている。

従来、この要求に対し、システムを多重化し、一方が
ダウンすれば他方のシステムにより業務を遂行する方法
が一般的に採用されてきた。

最近では、ノンストップコンピュータとして設計段階
より各ユニットをコンポーネント化し、これらを多重化
する構成がとられ、一部が故障した場合、故障部分を縮
退し業務を遂行するようにハードウェアに組み込まれる
ように成ってきた。

しかしながら、何れの場合も故障システム、或いは故
障部分を切り離したり、切り換えたりする場合、これを
短時間で行うことが重要となる。

そして、一般的には、上位装置により下位装置の故障
を検出する場合、下位装置からの何らかのエラーまたは
正常報告信号により行い、下位装置がその応答を返せな
い場合、或る一定時間待っても応答が返ってこなければ
（タイムアウト）下位装置の故障とみなす方法が多く使
用されている。

以下、従来の具体例を図面に基づいて説明する。

第７図は従来における多重化装置を示した図である。

図において、CMAはコモン・メモリ・アダプタであ
り、この内部には、タイマＴ、フリップフロップFF、イ
ンバータINV等が設けられている。

このCMAは、上位装置であるCPU（Ａ）及びCPU（Ｂ）
からの要求により、該CPUからのクロックに同期して下
位に接続された多重化CM（コモンメモリ）にデータを書
き込んだり（多重化された共通メモリCMは全てそのデー
タの同一性を保証）、或いは、CMのデータを読み出し、
上位装置に送出する為の制御等を行う装置である。

多重化CMとしては、マスタメモリであるCM（１）とス
レーブメモリであるCM（２）を設ける。

BUSは、CMAとCM（１）及びCM（２）間の双方向デー
タバスであり、CMAがコマンドを送出する場合は、デー
タ長及びCM内のメモリアドレスがCMAより送出される。

また、CMAがデータを送出する場合には、DATV信号
（データ有効信号）と共にライト（write）データが送
出される。

CMAがCM（コモンメモリ）上りデータを読み出す場合
には、マスタCMから送出されるDSEND信号（データ有効
信号）と共に、リード（Read）データがのせられる。

次に、第８図乃至第12図に基づいて、上記第７図の動
作を説明する。

（１）CMへの書き込みシーケンスにおいて、CM（１）及
びCM（２）が共に正常な場合（第８図参照） CMAの上位装置（この例ではCPU（Ａ）、CPU（Ｂ）が
該当）は、バスを通しCMAに同期信号に同期して、デ
ータを送出する。

そのデータを受取ったCMA内の制御回路は、CMに対す
る種々の要求（リフレッシュリクエスト、パトロール、
その他CPUの要求）のプライオリティをとる。

そして、条件が取れれば、CMに対しメモリアドレス
（ADD）、データレングス（LNG）をバス（BUS）に、C
MD（コマンド）信号をライト（write）にし、CMDV
（コマンド有効）信号をオンにする。

その後、CMDV信号をオフにし、書き込みデータをバス
（BUS）にのせ、DATV（データ有効）信号をオンに
し最初のデータを送出する。

データの送出はLNG（レングス）で示した数だけ（８
バイト）繰返し（この例では、１バイトデータを８回繰
返し、システムクロックに同期して、送出する）、送出
が終わればDATV（データバリッド）信号をオフにする。

その後、CM（１）及びCM（２）からエンド信号（END
＃０及びEND＃１）とステータス信号（STAT＃０及びSTA
T＃１）がCMAに送られてくる。

この例はCM（１）及びCM（２）が共に正常なので、所
定のCMAビジー時間内にEND信号があり、そのまま次のサ
イクルへ移る。

（２）CMからの読み出しシーケンスにおいて、CM（１）
及びCM（２）が共に正常な場合（第９図参照） CMの読み出しの場合は、書き込みと同様な動作を行う
が、データの送出及びDSEND（データ送出）信号の送出
は、フリップフロップFFから出されるMASTER信号を受
け取ったCMのみが送出する。

この例ではCM（１）がマスタでCM（２）がスレーブと
なっているが、フリップフロップの状態を反転させれば
CM（２）がマスタでCM（１）がスレーブとなる。

CMAがCPUより読み出し要求を受け取ると、上記と同様
な手順（プライオリティ）を取り、CMに対し、メモリア
ドレス（ADD）、データレングス（LNG）をバス（BUS）
に、CMD信号をリード（Read）にし、CMDV（コマン
ドバリッド）信号をオンにする。

その後、CMDV信号をオフにすると共に、BUSを受けの
状態にし、DSEND信号を待つ。

DSEND信号を受け取ると、その時のBUS上のデータを受
け取る。

このように、同期信号（システムクロック）に同期し
て、順次DSEND信号と共に送られてくるデータを受け取
り、END信号とステータス信号を待つ。

この例では、８回データがCMAに送出し終わるとEND＃
０、STAT＃０、END＃１、STAT＃１が出されるので、全
て正常である。

したがって、CMAビジー時間が終了すると次のサイク
ルへ移る。

（３）CMからの読み出しシーケンスにおいて、CM（１）
が正常でCM（２）が異常の場合（第10図参照）この例も上記と同様にして、８バイトデータを８回に
分けてリードする。この時、CM（１）は正常であるから
８回目のデータ送出と同時にEND＃０信号とSTAT信号と
を出す。

しかし、スレーブメモリCM（２）が、３回目のデータ
送出時に異常となり、END＃１とSTAT信号を出す。

この場合、STAT信号は２ビットで構成されており、
例えば“00"ならば何の異常もなく正常、“01"ならば１
ビットエラー、“10"ならば２ビットエラー、“11"なら
ば異常とする。

すなわち、１ビットエラーと、２ビットエラーは異常
として取り扱わないようにし、制御回路の（例えばカウ
ンタ等のパリティエラー）エラーである“11"の場合だ
け異常としてカットするものである。

したがって、この例ではCM（２）が“11"で異常であ
るが、CM（１）は正常であるから、CM（２）を切り離
し、CM（１）のみで次のサイクルを実行する。即ち、SC
UT（スレーブカット）信号をオンしてCM（２）を切り離
す。

（４）CMからの読み出しシーケンスにおいて、CM（１）
が異常でCM（２）が正常の場合（第11図参照）この例では、スレーブメモリCM（２）が正常でマスタ
メモリCM（１）が異常であるから、フリップフロップFF
の状態を反転させることにより、CM（１）をスレーブと
し、CM（２）をマスタに切り換えた後、SCUT信号をオン
にしてこのスレーブとなったスレーブメモリCM（１）を
切り離す。

（５）CMからの読み出しシーケンスにおいて、 CM（１）正常、CM（２）無応答（異常）の場合（第12図
参照）この例では、マスタメモリCM（１）は８回目のデータ
送出と共にエンド信号を送出するので正常であるが、ス
レーブメモリCM（２）は全く無応答（異常）のままであ
る。

この場合には、CMA内のタイマＴが作動し、該タイマ
Ｔがタイムアップした後、スレーブメモリCM（２）を異
常として切り離す。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点が
あった。

即ち、下位装置が多重化されている場合、一方からは
正常応答、他方からは無応答となる場合がある（例えば
上記第12図の例を参照）。

このような場合、上位装置は、両方の終了ステータス
を知るため、ある一定時間（タイマがタイムアウトする
までの時間）待つことになり、上位装置の性能を落とす
欠点があった。

本発明は、このような従来の欠点を解決するためにな
されたものであり、一方の下位装置が正常にシーケンス
を完了したと判断される（２ビット以下のエラーは正常
とみなす）応答が返って来たタイミングで、他方の応答
がないか、またはないと見なされた場合、その装置は故
障とみなすようにして、多重化装置の性能を落とさない
ようにすることを目的としたものである。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明は次のようにした
ものである。

第１図は本発明に係る多重化装置に於ける異常検出方
式の原理図であり、以下この図に基づいて本発明の原理
を説明する。

多重化された下位装置として２つのメモリ、すなわ
ち、マスタメモリとしてのコモンメモリCM（１）と、ス
レーブメモリとしてのコモンメモリCM（２）とを設け
る。

そして、バスに接続された上位装置、例えば、中央
処理装置CPU等から送出されるクロックに同期して、種
々のコマンドに対する実行をするようになっている。

また、CMA（コモン・メモリ・アダプタ）内には、異
常検出回路ADを設けて下位装置であるCM（１）とCM
（２）の異常を検出する。

CM（１）及びCM（２）からは、CMAに対して、それぞ
れ終了信号であるEND＃０とEND＃１（それぞれ１ビット
で、例えば未終了の時“0"で終了すると“1"となる）
と、ステータス信号であるSTAT＃０とSTAT＃１（２ビッ
トから成り、正常の時Ｂ“00"で、１ビットエラー時は
Ｂ“01"、２ビットエラー時はＢ“10"で、制御回路の異
常時はＢ“11"）を送出して報告する。

CMA内の異常検出回路ADでは、この報告に基づき、異
常を検出する。

この場合、正常応答よりも速くエラー報告があるとこ
れを無視して報告がなかったものとし、下位装置の何れ
か１つの正常応答を受け取った時点で、応答のない装置
（上記のように無視されたものを含む）は強制的にエラ
ーと見なすようにして異常を検出する。

〔作用〕

多重化された下位装置であるCM（１）とCM（２）にお
いて異常（エラー）が発生した場合、そのエラーをCMA
に報告できる場合と、できない場合とがある。

正常終了時において、異常が報告できない場合は当然
に応答なしとして検出されるが、正常終了時以前にエラ
ーの報告があった場合には、これを無視することによ
り、上記のような無応答の場合と同じに取り扱うもので
ある。

これにより、異常検出が簡単に、かつ容易にできる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。第
２図は本発明の１実施例である多重化装置に於ける異常
検出方式を示した図である。

CPU1及びCPU2は、それぞれCMA（コモン・メモリ・ア
ダプタ）の上位装置であり、CMAに対してバスで接続
されている。

また、CMAの下位装置としては、多重化コモンメモリ
が設けられており、その１つであるCM（１）を例えばマ
スタメモリとし、他の１つであるCM（２）を例えばスレ
ーブメモリとして多重化されている。

そして、コモン・メモリ・アダプタCMA内には、コモ
ンメモリであるCM（１）及びCM（２）の異常を検出する
異常検出回路AD、マスタメモリとスレーブメモリを切り
換えるためのフリップフロップFF、フリップフロップFF
の出力信号を反転するためのインバータINV、及び制御
回路等を設ける。

CMAとコモンメモリとの間の接続は、上記従来例と同
じであり、各種の信号も同様である。

即ち、BUSは双方向性バス、CMDV（コモンバリッ
ド）信号は、CMAからコモンメモリCMに送出されるコマ
ンド有効信号、DATV（データバリッド）信号は、CMA
からコモンメモリCMに送出されるデータ有効信号、DS
END信号（データ送出信号）は、CMからCMAにデータを送
出する場合のデータ有効信号（マスタメモリのみが送出
可）、CMDはCMAからCMに送出されるコマンド信号であ
る。

また、clock（クロック）は、CMAから送出されるコ
モンメモリのクロック線であり、このクロック線から送
出されるクロックにより、CMAとCM（１）及びCM（２）
は同期して動作するものである。

STAT＃０及びSTAT＃１は、それぞれ２ビットから成
るステータス信号、END＃０及びEND＃１はそれぞれエ
ンド信号（終了信号）である。

SCUT（スレーブカット）信号はCM（１）またはCM
（２）のうち、スレーブCMとなった方を異常時に切り離
すために用いるものである。

MASTERとSLAVEはCM（１）とCM（２）の内、どちら
か一方をマスタとし、他方をスレーブとするための信号
であり、フリップフロップFFから出される信号である。

第３図は、第２図の異常検出回路の詳細図である。

図において、INV（１）〜INV（４）はそれぞれインバ
ータ、NAND（１）〜NAND（５）はそれぞれナンド回路、
AND（１）〜AND（４）はそれぞれアンド回路、JK−１〜
JK−４はJKフリップフロップ、ＤはＤフリップフロッ
プ、MDはマスタ側のデコーダ、SDはスレーブ側のデコー
ダである。

また、入力信号としては、STAT＃０の２ビットがST
AT0＃０とSTAT1＃０であり、STAT＃１の２ビットがST
AT0＃１とSTAT1＃１、END＃０とEND＃１がそれぞれ
END＃０とEND＃１となる。

次に第４図乃至第６図に示した具体例について説明す
る。

（１）CMからの読み出し（シーケンスにおいて、マスタ
メモリCM（１）が正常で、スレーブメモリCM（２）が無
応答（異常）の場合（第４図参照）。

この場合は、上記従来例と同様にしてデータの読み出
しを行う。

即ち、データの送出及びDSEND信号の送出はマスタ信
号でオンを受け取った方のCM（この図ではMASTERでCM
（１）がマスタ）のみが送出を行う。

CPU1またはCPU2よりCMAが読み出し要求（Read要求）
を受取ると、所定の手順を取り、CMに対し、メモリアド
レス（ADD）、データレングス（LNG）をBUSに、CMD信
号をリード（Read）にし、CMDV信号をオンにする。

その後、CMDV信号をオフとし、DSEND信号を待つ。

DSEND信号を受取ると、その時のBUS上のデータを受取
る。このようにして、システムクロック毎に１バイトず
つのデータを８回受け取ると、マスタメモリであるCM
（１）からはEND信号（END＃０）とステータス信号（ST
AT）が送られてくる。

しかし、この時、スレーブメモリであるCM（２）から
は何の応答もない（END＃１信号とSTAT＃１信号な
し）。

したがって、この時異常検出回路がこれを検知するか
ら、これに基づいて、SCUT（スレーブカット）をオンに
してスレーブメモリであるCM（２）を切り離す。

結局、無応答の場合には、従来のように、タイマのタ
イムアウトを待つことなく、異常状態とみなして異常メ
モリを切り離す。

そして、残った方のメモリだけで次のサイクルの実行
をする。

（２）CMからの読み出しシーケンスにおいて、マスタCM
（１）正常、スレーブCM（２）異常の場合（応答あり）この場合は、CM（１）が正常でCM（２）が異常である
（報告あり）。この例のように、データ送出の途中で異
常となり、異常信号（END＃１のＢ“11"信号）を異常検
出回路が検出した時は、これを無視し、CM（１）の正常
応答（END＃０とSTAT信号）があった時のみ、その時点
でCM（１）からのEND信号がなかったものとして取り扱
うものである。

したがって、この例では、END＃１の異常信号を無視
するからEND＃０が出された後のサイクルでSCUT ONとな
りスレーブメモリCM（２）を切り離す。

（３）CMからの読み出しシーケンスにおいて、スレーブ
メモリCM（２）が正常で、マスタメモリCM（１）が異常
の場合この例では、データ転送の途中でマスタメモリCM
（１）から異常信号（STATB“11"）が出されたが、スレ
ーブメモリCM（２）からは正常終了信号が出された場合
である。

この時CM（１）から出された異常信号は無視する。

そして、マスタメモリの異常であるからフリップフロ
ップFFの状態を反転して、マスタとスレーブとを反転
し、新スレーブメモリを切り離す。

すなわ、CM（２）をマスタとし、CM（１）をスレーブ
とした状態でスレーブメモリCM（１）を切り離す。

第３図に示した異常検出回路の動作は次のとおりであ
る。

END信号は未終了で“0"、正常終了で“1"、STATは２
ビットから成り、“00"は正常、“01"は１ビットエラ
ー、“10"は２ビットエラー、“11"は異常（２ビットエ
ラーまでは正常とみなす）である。

（１）マスタ、スレーブ共に正常な場合（第８図、第９
図参照）入力信号は、END＃0B“1"（END＃０のビットが“1"の
意味）、STAT0＃０（STAT＃０の１ビット目）Ｂ“0"、S
TAT1＃０（STAT＃０の２ビット目）Ｂ“0"、END＃1B
“1"、STAT0＃1B“0"、STAT1＃1B“0"である。

この信号によりNAND（１）〜NAND（４）の出力は全部
“0"となり、NAND（５）の出力は“1"となるから、AND
（１）〜AND（４）の出力は全て“0"となる。

このため、マスタ側とスレーブ側のデコーダ出力はＢ
“00"となり正常である旨の信号が出される。

（２）マスタ及びスレーブ共に正常であるが、マスタメ
モリが１ビットエラーでスレーブメモリが２ビットエラ
ーの場合（第８図、第９図参照）入力信号は、END＃0B“1"、STAT0＃0B“1"、STAT1＃0
B“0"、END＃1B“1"、STAT0＃1B“0"、STAT1＃1B“1"で
ある。

この信号により、NAND（１）とNAND（４）の出力は
“1"で、NAND（２）とNAND（３）の出力は“1"となる。

したがって、AND（１）とAND（４）の出力は“1"でAN
D（２）とAND（３）の出力は“0"となるから、マスタ側
デコーダMDの出力はＢ“01"となり、スレーブ側デコー
ダSDの出力はＢ“10"となる。

しかし、この場合、１ビットエラーと、２ビットエラ
ーであるから、この例では正常として扱われることにな
る。

（３）マスタメモリが正常でスレーブメモリが異常の場
合（第５図参照）入力信号は、END＃0B“1"、STAT0＃0B“0"、STAT1＃0
B“0"、END＃1B“1"、STAT0＃1B“1"、STAT1＃1B“1"で
ある。

この信号により、NAND（１）とNAND（２）の出力は
“0"でNAND（３）とNAND（４）の出力は“1"となり、NA
ND（５）の出力は“1"となる。

このため、AND（１）とAND（２）の出力は“0"でAND
（３）とAND（４）の出力は“1"となるから、マスタ側
デコーダMDの出力はＢ“00"で正常、スレーブ側デコー
ダSDの出力はＢ“11"で異常信号となる。

なお、上記実施例においては、コモンメモリが、一方
は正常で他方が無応答（異常）の場合について説明した
が、両方の下位装置が同時に無応答となることも考えら
れる。

しかし、このような異常は非常に稀であると考えられ
るから、その場合には従来と同様にタイマによるタイム
アップで検出することになる。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果
がある。

多重化した装置（例えばメモリ）の一方が無応答とな
るような故障をした場合でも、性能を落とすことなく切
り離し動作を行うことが可能となる。

また、それぞれの多重化した装置の終了報告が別々の
タイミングで来たとしても、そのエラーステータス等を
記憶しておく必要が無く、回路の簡素化が図れる等の効
果がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例構成図、第３図は本発明における異常検出回路の一例、第４図〜第６図は本発明の動作説明図、第７図は従来例構成図、第８図〜第12図は従来例の動作説明図である。 CMA……コモン・メモリ・アダプタ AD……異常検出回路 FF……フリップフロップ INV……インバータ CM（１）……コモンメモリ（マスタメモリ） CM（２）……コモンメモリ（スレーブメモリ） NAND……ナンド回路 AND……アンド回路 MD……マスタ側デコーダ SD……スレーブ側デコーダ JK−１〜JK−４……JKフリップフロップＤ……Ｄフリップフロップ

フロントページの続き (56)参考文献特開昭54−529（ＪＰ，Ａ) 特開昭57−125446（ＪＰ，Ａ) 実開昭62−166539（ＪＰ，Ｕ)

Claims

【特許請求の範囲】

【請求項１】多重化された下位装置を備え、これら下位
装置は上位装置から送出されるクロックにより同期動作
を行い、かつ下位装置は上位装置から発せられたコマン
ドに対する実行結果が正常に終了した場合は正常応答の
動作報告を行い、異常検出の場合は異常報告の動作終了
報告を終了ステータスとともに各々個別に報告するよう
にした多重化装置において、上位装置に下位装置の異常を検出する異常検出手段（A
D）を具備し、下位装置から正常応答に比べて速い異常報告があった場
合はこれを無視して何の応答もなかったものとみなし、下位装置の何れか１つからコマンド実行に対する正常応
答を受取った時点でこのコマンドの実行結果にもとづき
制御するように構成したことを特徴とする多重化装置の
異常検出方式。