JPH0831053B2 - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH0831053B2 JPH0831053B2 JP63071426A JP7142688A JPH0831053B2 JP H0831053 B2 JPH0831053 B2 JP H0831053B2 JP 63071426 A JP63071426 A JP 63071426A JP 7142688 A JP7142688 A JP 7142688A JP H0831053 B2 JPH0831053 B2 JP H0831053B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 DMA転送などに用いられるマイクロプログラムを制御
するマイクロプログラム制御装置に関し、 マイクロプログラムのデバッグを容易にすることを目
的とし、制御信号入出力切換信号（TM0,TM1）により内
部のプログラム起動信号と、外部より入力されるプログ
ラム起動信号の一方を切換出力する切換手段（１）と、
該切換手段（１）から選択出力されたプログラム起動信
号に基づきメモリ（３）内に格納されたマイクロプログ
ラムに対応するマイクロアドレスを出力するマイクロア
ドレス生成手段（２）と、アドレスバス用途切換信号
（M2〜M0）に応答して、前記マイクロアドレス生成手段
（２）より出力されるマイクロアドレス、または、外部
より入力される外部入力マイクロアドレスの何れかを選
択的に前記メモリ（３）に供給する制御および、前記マ
イクロアドレス生成手段（２）より出力されるマイクロ
アドレスを外部に出力する制御を行う選択手段（４）と
より構成し、また前記マイクロプログラム制御装置は、
前記メモリ（３）から出力される前記マイクロプログラ
ムによって制御されて外部とアクセスするためのアドレ
スを出力するアドレスバスを備えており、前記外部入力
マイクロアドレスの入力、または、マイクロアドレス生
成手段（２）より出力されるマイクロアドレスの外部へ
の出力は、そのアドレスバスを使用して行われるよう構
成する。
するマイクロプログラム制御装置に関し、 マイクロプログラムのデバッグを容易にすることを目
的とし、制御信号入出力切換信号（TM0,TM1）により内
部のプログラム起動信号と、外部より入力されるプログ
ラム起動信号の一方を切換出力する切換手段（１）と、
該切換手段（１）から選択出力されたプログラム起動信
号に基づきメモリ（３）内に格納されたマイクロプログ
ラムに対応するマイクロアドレスを出力するマイクロア
ドレス生成手段（２）と、アドレスバス用途切換信号
（M2〜M0）に応答して、前記マイクロアドレス生成手段
（２）より出力されるマイクロアドレス、または、外部
より入力される外部入力マイクロアドレスの何れかを選
択的に前記メモリ（３）に供給する制御および、前記マ
イクロアドレス生成手段（２）より出力されるマイクロ
アドレスを外部に出力する制御を行う選択手段（４）と
より構成し、また前記マイクロプログラム制御装置は、
前記メモリ（３）から出力される前記マイクロプログラ
ムによって制御されて外部とアクセスするためのアドレ
スを出力するアドレスバスを備えており、前記外部入力
マイクロアドレスの入力、または、マイクロアドレス生
成手段（２）より出力されるマイクロアドレスの外部へ
の出力は、そのアドレスバスを使用して行われるよう構
成する。
本発明はマイクロプログラム制御装置に係り、特にDM
A（ダイレクト・メモリ・アクセス）転送などに用いら
れるマイクロプログラムを制御するマイクロプログラム
制御装置に関する。
A（ダイレクト・メモリ・アクセス）転送などに用いら
れるマイクロプログラムを制御するマイクロプログラム
制御装置に関する。
DMAコントローラは中央処理装置（CPU）がバスをアク
セスしていない期間やCPUの停止期間に、入出力装置と
メモリ間、メモリーメモリ間などでCPUを介さずにハー
ドウェアによってデータの転送を行なうDMA転送を制御
する装置で、バスの制御権をCPUと調停しながら、通常
のメモリや入出力装置の入出力サイクルと同様のタイミ
ングでDMA転送の制御を実現する。
セスしていない期間やCPUの停止期間に、入出力装置と
メモリ間、メモリーメモリ間などでCPUを介さずにハー
ドウェアによってデータの転送を行なうDMA転送を制御
する装置で、バスの制御権をCPUと調停しながら、通常
のメモリや入出力装置の入出力サイクルと同様のタイミ
ングでDMA転送の制御を実現する。
このDMAコントローラはその内部にマイクロプログラ
ムを格納しており、通常は大規模集積回路（LSI）化さ
れている。かかるDMAコントローラ（DMAC）などのよう
に、内部にマイクロプログラムが格納されているLSIは
近年、益々高密度、高集積化が図られ、それに伴い多機
能化が実現されるようになってきた。
ムを格納しており、通常は大規模集積回路（LSI）化さ
れている。かかるDMAコントローラ（DMAC）などのよう
に、内部にマイクロプログラムが格納されているLSIは
近年、益々高密度、高集積化が図られ、それに伴い多機
能化が実現されるようになってきた。
しかるに、以上の多機能化に従ってマイクロプログラ
ムが複雑化し、プログラミング量が飛躍的に増大するに
至った。しかし、従来はマイクロプログラムが複雑でな
かったので、LSIそのものを試験することで足りていた
が、上記の如く、プロミラミング量が莫大なマイクロプ
ログラムを有するLSIに対しては従来方法ではマイクロ
プログラムのデバッグが困難であった。
ムが複雑化し、プログラミング量が飛躍的に増大するに
至った。しかし、従来はマイクロプログラムが複雑でな
かったので、LSIそのものを試験することで足りていた
が、上記の如く、プロミラミング量が莫大なマイクロプ
ログラムを有するLSIに対しては従来方法ではマイクロ
プログラムのデバッグが困難であった。
本発明は上記の点に鑑みてなされたもので、マイクロ
プログラムのデバッグを容易にすることができるマイク
ロプログラム制御装置を提供することを目的とする。
プログラムのデバッグを容易にすることができるマイク
ロプログラム制御装置を提供することを目的とする。
上記目的達成のために、本発明は第1A図及び第1B図に
示す如き構成としたものである。第1A図は第1B図の途中
説明図であり、第1A図に示す如く、切換手段1,マイクロ
アドレス生成手段２よりなり、マイクロアドレス生成手
段２のマイクロアドレスはメモリ３に供給される。
示す如き構成としたものである。第1A図は第1B図の途中
説明図であり、第1A図に示す如く、切換手段1,マイクロ
アドレス生成手段２よりなり、マイクロアドレス生成手
段２のマイクロアドレスはメモリ３に供給される。
切換手段１は制御信号入出力切換信号TM0,1により内
部のプログラム起動信号と外部入力プログラム起動信号
の一方を切換出力する。マイクロアドレス生成手段２は
切換手段１の出力プログラム起動信号に基づき、マイク
ロプログラムが格納されたメモリ３のマイクロアドレス
を生成する。
部のプログラム起動信号と外部入力プログラム起動信号
の一方を切換出力する。マイクロアドレス生成手段２は
切換手段１の出力プログラム起動信号に基づき、マイク
ロプログラムが格納されたメモリ３のマイクロアドレス
を生成する。
そして、第1B図に示す如く、マイクロアドレス生成手
段２とメモリ３との間に選択手段４を設けたものであ
る。選択手段４はアドレスバス用途切換信号（M2〜M0）
により、マイクロアドレス生成手段３からのマイクロア
ドレスと外部入力マイクロアドレスの一方を選択出力す
るか、メモリ３へ供給されるマイクロアドレスを外部へ
出力する。
段２とメモリ３との間に選択手段４を設けたものであ
る。選択手段４はアドレスバス用途切換信号（M2〜M0）
により、マイクロアドレス生成手段３からのマイクロア
ドレスと外部入力マイクロアドレスの一方を選択出力す
るか、メモリ３へ供給されるマイクロアドレスを外部へ
出力する。
第1A図において、切換手段１より取り出されたプログ
ラム起動信号に基づいてマイクロアドレス生成手段２で
生成されたマイクロアドレスがメモリ３に供給されるの
で、このメモリ３からはマイクロプログラムの実行によ
るデータが読み出される。
ラム起動信号に基づいてマイクロアドレス生成手段２で
生成されたマイクロアドレスがメモリ３に供給されるの
で、このメモリ３からはマイクロプログラムの実行によ
るデータが読み出される。
従って、制御信号入出力切換信号TM0,1により外部入
力プログラム起動信号を切換手段１から出力させ、か
つ、その外部入力プログラム起動信号を所定レベルの期
間中マイクロプログラムを起動する起動信号としたとき
は、マイクロプログラムのシングルステップ動作が可能
になる。
力プログラム起動信号を切換手段１から出力させ、か
つ、その外部入力プログラム起動信号を所定レベルの期
間中マイクロプログラムを起動する起動信号としたとき
は、マイクロプログラムのシングルステップ動作が可能
になる。
そして、第1B図において、選択手段４はアドレスバス
用途切換信号M2〜M0によりメモリ３へのマイクロアドレ
スの入出力を制御することができるため、メモリ３へ外
部入力マイクロアドレスを選択出力する場合は、マイク
ロプログラムを任意のアドレスから起動可能になる。ま
た、選択手段４がメモリ３へ供給されるマイクロアドレ
スを外部へ選択出力する場合は、外部でマイクロプログ
ラムの流れをモニタできることになる。
用途切換信号M2〜M0によりメモリ３へのマイクロアドレ
スの入出力を制御することができるため、メモリ３へ外
部入力マイクロアドレスを選択出力する場合は、マイク
ロプログラムを任意のアドレスから起動可能になる。ま
た、選択手段４がメモリ３へ供給されるマイクロアドレ
スを外部へ選択出力する場合は、外部でマイクロプログ
ラムの流れをモニタできることになる。
第２図は本発明装置の一実施例のブロック図を示す。
同図中、６はリクエストハンドラ（Ｒユニット）、７は
マイクロユニット（Ｍユニット）、８はデータハンドラ
（Ｄユニット）である。前記切換手段１はＲユニット６
の内部回路で実現され、残りのマイクロアドレス生成手
段2,メモリ３及び選択手段４は夫々Ｍユニット７の内部
回路で実現される。
同図中、６はリクエストハンドラ（Ｒユニット）、７は
マイクロユニット（Ｍユニット）、８はデータハンドラ
（Ｄユニット）である。前記切換手段１はＲユニット６
の内部回路で実現され、残りのマイクロアドレス生成手
段2,メモリ３及び選択手段４は夫々Ｍユニット７の内部
回路で実現される。
Ｒユニット６は通常、外部からの転送要求信号REQ0〜
３に応じて内部要求信号（TFLGX）やチャネル信号（RCH
0〜３）を発生し、転送要求の優先順位の決定や転送要
求の各部への通知などを行なう。
３に応じて内部要求信号（TFLGX）やチャネル信号（RCH
0〜３）を発生し、転送要求の優先順位の決定や転送要
求の各部への通知などを行なう。
Ｍユニット７はその内部のメモリにマイクロプログラ
ムを格納しており、各種マイクロ命令（制御情報）を発
生し、Ｒユニット６及びＤユニット８へ出力する。本発
明は主としてこのＭユニット７の内部構成に特徴を有す
る。
ムを格納しており、各種マイクロ命令（制御情報）を発
生し、Ｒユニット６及びＤユニット８へ出力する。本発
明は主としてこのＭユニット７の内部構成に特徴を有す
る。
Ｄユニット８は通常、外部バス（アドレスバス，デー
タバス）とのやりとりをつかさどり、またCPU（図示せ
ず）のホールド要求なども発生する。上記のＲユニット
６、Ｍユニット７及びＤユニット８はアドレスバス9,デ
ータバス10,クロック（CLK）信号線などで互いに接続さ
れており、これらは第３図に示す如き、DMAコントロー
ラ（DMAC）11を構成している。
タバス）とのやりとりをつかさどり、またCPU（図示せ
ず）のホールド要求なども発生する。上記のＲユニット
６、Ｍユニット７及びＤユニット８はアドレスバス9,デ
ータバス10,クロック（CLK）信号線などで互いに接続さ
れており、これらは第３図に示す如き、DMAコントロー
ラ（DMAC）11を構成している。
DMAC11はLSI化されており、その各ピンにはアドレス
信号、データ、リード／ライト信号RWXなどが従来と同
様に入出力され、また内部レジスタをアクセスするため
のチップセレクト信号CSX,外部からの転送要求信号REQ0
〜3,ACK信号ACK0〜3,クロックCLKなどが入力又は出力さ
れることは従来と同様であるが、更にこのDMAC11には以
下説明する特殊な信号ピンが設けられている。
信号、データ、リード／ライト信号RWXなどが従来と同
様に入出力され、また内部レジスタをアクセスするため
のチップセレクト信号CSX,外部からの転送要求信号REQ0
〜3,ACK信号ACK0〜3,クロックCLKなどが入力又は出力さ
れることは従来と同様であるが、更にこのDMAC11には以
下説明する特殊な信号ピンが設けられている。
第３図において、ETM0,1は制御信号（TFLGX,OREQX,RC
H）の入出力をコントロールするための、制御信号入出
力切換信号TMO0,1が入力される入力ピンである。
H）の入出力をコントロールするための、制御信号入出
力切換信号TMO0,1が入力される入力ピンである。
EM2EM0はアドレスバス９をマイクロアドレスの入出力
のために使用するのか、あるいは正規のDMA転送のアド
レス入出力のために使用するのかをコントロールするた
めの、アドレスバス用途切換信号M2〜M0が入力される入
力ピンである。
のために使用するのか、あるいは正規のDMA転送のアド
レス入出力のために使用するのかをコントロールするた
めの、アドレスバス用途切換信号M2〜M0が入力される入
力ピンである。
また、ETFLGX及びEOREQXは夫々マイクロプログラム起
動信号TFLGX及びOREQXが入力される入力ビンである。こ
こで、TFLGX及びOREQXはいずれもマイクロプログラム起
動信号であるが、TFLGXはこの信号が“L"レベルの期間
中マイクロプログラムが動作し続け、この信号が“H"レ
ベルとなることによりマイクロプログラムをウエイト状
態とする。従って、この信号TFLGXによりマイクロプロ
グラムのシングルステップ動作が可能になる。
動信号TFLGX及びOREQXが入力される入力ビンである。こ
こで、TFLGX及びOREQXはいずれもマイクロプログラム起
動信号であるが、TFLGXはこの信号が“L"レベルの期間
中マイクロプログラムが動作し続け、この信号が“H"レ
ベルとなることによりマイクロプログラムをウエイト状
態とする。従って、この信号TFLGXによりマイクロプロ
グラムのシングルステップ動作が可能になる。
これに対して、OREQXは１クロックサイクルの幅をも
つ負極性のシングルパルスで、この信号が一旦入力され
るとマイクロプログラムが起動され、その動作を途中で
止めることはできず、マイクロプログラムの最後にある
コード“マイクロエンド”を検出して得たマイクロ命令
が入力されるまでマイクロプログラムが走り続け、任意
の所でストップさせることはできない。これらマイクロ
プログラム起動信号TFLGX及びOREQXはいずれか一方のみ
が使用されるようになっている。
つ負極性のシングルパルスで、この信号が一旦入力され
るとマイクロプログラムが起動され、その動作を途中で
止めることはできず、マイクロプログラムの最後にある
コード“マイクロエンド”を検出して得たマイクロ命令
が入力されるまでマイクロプログラムが走り続け、任意
の所でストップさせることはできない。これらマイクロ
プログラム起動信号TFLGX及びOREQXはいずれか一方のみ
が使用されるようになっている。
更にERCHは動作チャネルを任意に設定するための、チ
ャネル信号RCHが入力されるピンである。
ャネル信号RCHが入力されるピンである。
このDMAC11は上記の制御信号入出力切換信号TM0,TM1
の値に応じて、次表に示す如きモードとなるよう構成さ
れている。
の値に応じて、次表に示す如きモードとなるよう構成さ
れている。
ここで、ノーマルモードとは、DMAC11が正規のDMA転
送を行なうときの動作モードである（以下同じ）。
送を行なうときの動作モードである（以下同じ）。
また、DMAC11は前記アドレスバス用途切換信号M2〜M0
の値に応じて、次表に示す如きモードとなるよう構成さ
れている。
の値に応じて、次表に示す如きモードとなるよう構成さ
れている。
ただし、上記表中Ｘ印は“1"でも“0"でもどちらでも
よいことを示している。このアドレスバス用途切換信号
M2〜M0は第２図に示すようにＤユニット８を通してＭユ
ニット７に供給される。
よいことを示している。このアドレスバス用途切換信号
M2〜M0は第２図に示すようにＤユニット８を通してＭユ
ニット７に供給される。
次にＲユニット６の要部の一実施例について第４図と
共に説明する。同図中、13はＲユニット６内部のOREQX
発生器で、その出力端はDMAC11の外部ピンEOREQX及び後
述のAND回路19に接続されている。また、φ１及びφ２
は外部入力クロックに基づいて生成された２相の内部ク
ロックを示す。15はＤフリップフロップ、16及び17は夫
々のクロックドインバータを示す。
共に説明する。同図中、13はＲユニット６内部のOREQX
発生器で、その出力端はDMAC11の外部ピンEOREQX及び後
述のAND回路19に接続されている。また、φ１及びφ２
は外部入力クロックに基づいて生成された２相の内部ク
ロックを示す。15はＤフリップフロップ、16及び17は夫
々のクロックドインバータを示す。
ピンEOREQXに入来した前記マイクロプログラム起動信
号OREQXは、ノイズフィルタ14により波形整形された後
Ｄフリツププロツプ15のデータ入力端子に印加され、こ
こで内部クロックφ２に同期してラッチされた後、クロ
ックドインバータ16及び17を夫々通してAND回路18の一
方の入力端子に供給される。
号OREQXは、ノイズフィルタ14により波形整形された後
Ｄフリツププロツプ15のデータ入力端子に印加され、こ
こで内部クロックφ２に同期してラッチされた後、クロ
ックドインバータ16及び17を夫々通してAND回路18の一
方の入力端子に供給される。
他方、制御信号入出力切換信号TM1がAND回路18の他方
の入力端子に供給されると共に、インバータ20を通して
AND回路19の他方の入力端子に供給される。従って、AND
回路18及び19のうち常に一方がゲート「開」状態とさ
れ、他方がゲート「閉」状態となり、前記表１からわか
るように、ノーマルモード時にはAND回路19がゲート
「開」状態となるからAND回路19よりOREQX発生器13より
の内部マイクロプログラム起動信号OREQXが取り出さ
れ、他方、制御信号出力モード及び制御信号入力モード
時にはAND回路18より外部入力マイクロプログラム起動
信号OREQXが取り出される。
の入力端子に供給されると共に、インバータ20を通して
AND回路19の他方の入力端子に供給される。従って、AND
回路18及び19のうち常に一方がゲート「開」状態とさ
れ、他方がゲート「閉」状態となり、前記表１からわか
るように、ノーマルモード時にはAND回路19がゲート
「開」状態となるからAND回路19よりOREQX発生器13より
の内部マイクロプログラム起動信号OREQXが取り出さ
れ、他方、制御信号出力モード及び制御信号入力モード
時にはAND回路18より外部入力マイクロプログラム起動
信号OREQXが取り出される。
AND回路18又は19より取り出されたマイクロプログラ
ム起動信号OREQXは２入力NOR回路21により位相反転され
た後インバータ22により再度位相反転されて取り出され
る。
ム起動信号OREQXは２入力NOR回路21により位相反転され
た後インバータ22により再度位相反転されて取り出され
る。
なお、もう一つのマイクロプログラム起動信号TFLGX
についても第４図と同様構成の回路により、制御信号入
出力切換信号TM1に応じて外部入力と内部で発生したマ
イクロプログラム起動信号TFLGXが夫々切換えられる。
このようにして切換出力されたマイクロプログラム起動
信号OREQX、TFLGXはＲユニット６からＭユニット７へ供
給される。
についても第４図と同様構成の回路により、制御信号入
出力切換信号TM1に応じて外部入力と内部で発生したマ
イクロプログラム起動信号TFLGXが夫々切換えられる。
このようにして切換出力されたマイクロプログラム起動
信号OREQX、TFLGXはＲユニット６からＭユニット７へ供
給される。
次にこのＭユニット７の要部の構成の一実施例及び動
作について説明する。第５図はＭユニット７の要部の一
実施例の回路系統図を示す。図中、24はコントロール回
路で、上記マイクロプログラム起動信号OREQX及びTFLGX
が供給され、またチャネル信号RCH0〜３が供給され、更
にマイクロエンド検出信号μENDが供給され、所定のタ
イミングでアドレスイネーブル信号AENとデータイネー
ブル信号DENとを出力する。コントロール回路24は例え
ば信号OREQXによりセットされ、マイクロエンド検出信
号μENDによりリセットされるフリップフロップと、そ
のフリップフロップの出力信号と前記信号TFLGXとの論
理和をとるOR回路などからなる。
作について説明する。第５図はＭユニット７の要部の一
実施例の回路系統図を示す。図中、24はコントロール回
路で、上記マイクロプログラム起動信号OREQX及びTFLGX
が供給され、またチャネル信号RCH0〜３が供給され、更
にマイクロエンド検出信号μENDが供給され、所定のタ
イミングでアドレスイネーブル信号AENとデータイネー
ブル信号DENとを出力する。コントロール回路24は例え
ば信号OREQXによりセットされ、マイクロエンド検出信
号μENDによりリセットされるフリップフロップと、そ
のフリップフロップの出力信号と前記信号TFLGXとの論
理和をとるOR回路などからなる。
25はマイクロアドレスレジスタで、アドレスイネーブ
ル信号AEN入力期間中、インクリメンタ28の出力信号
を、クロックφ１のタイミングラッチする。26はマッピ
ングPLA（プログラマブル・ロジック・アレイ）で、ノ
ーマルモード時に使用され、マイクロプログラムの起動
アドレスを指示する。
ル信号AEN入力期間中、インクリメンタ28の出力信号
を、クロックφ１のタイミングラッチする。26はマッピ
ングPLA（プログラマブル・ロジック・アレイ）で、ノ
ーマルモード時に使用され、マイクロプログラムの起動
アドレスを指示する。
27はセレクタで、セレクティングPLA31の出力信号に
基づきマイクロアドレスレジスタ25,マッピングPLA26,
アドレスバス35からの各入力のうちのいずれかを選択出
力する。
基づきマイクロアドレスレジスタ25,マッピングPLA26,
アドレスバス35からの各入力のうちのいずれかを選択出
力する。
28はインクリメンタで、セレクタ27からのアドレスの
値に“1"だけ加算し、これを出力する。29及び30は夫々
２入力AND回路で、Ｄユニット８からのアドレスバス用
途切換信号M2〜M0のうち、AND回路29にはM2及びM1が、
またAND回路30にはM2及びM0が夫々供給される。
値に“1"だけ加算し、これを出力する。29及び30は夫々
２入力AND回路で、Ｄユニット８からのアドレスバス用
途切換信号M2〜M0のうち、AND回路29にはM2及びM1が、
またAND回路30にはM2及びM0が夫々供給される。
31はセレクタ21を制御するセレクティングPLA、32はA
ND回路30の出力信号により動作が制御されるインバー
タ、33はマイクロROM（リード・オンリ・メモリ）、34
はマイクロデータラッチである。
ND回路30の出力信号により動作が制御されるインバー
タ、33はマイクロROM（リード・オンリ・メモリ）、34
はマイクロデータラッチである。
マイクロROM33の入力側の回路部のうち、セレクタ27,
AND回路29,30,セレクティングPLA31,インバータ32は前
記選択手段４を構成しており、また残りの回路部は前記
マイクロアドレス生成手段２を構成している。
AND回路29,30,セレクティングPLA31,インバータ32は前
記選択手段４を構成しており、また残りの回路部は前記
マイクロアドレス生成手段２を構成している。
マイクロPOM33は前記メモリ３に相当し、マイクロプ
ログラムが格納されており、また内部クロックφにより
プリチャージ、１によりディスチャージされる構成と
されている。
ログラムが格納されており、また内部クロックφにより
プリチャージ、１によりディスチャージされる構成と
されている。
次に上記の構成の動作について説明する。
ノーマルモード時 このときは前記信号M2は表２からわかるように“0"で
あるため、AND回路29及び30の各出力信号はいずれも
“L"レベルとなる。これにより、セレクティングPLA31
はセレクタ27をしてマイクロアドレスレジスタ25の出力
信号を選択出力させ、またインバータ32の出力信号は一
定レベルに固定される。
あるため、AND回路29及び30の各出力信号はいずれも
“L"レベルとなる。これにより、セレクティングPLA31
はセレクタ27をしてマイクロアドレスレジスタ25の出力
信号を選択出力させ、またインバータ32の出力信号は一
定レベルに固定される。
セレクタ27より取り出されたマイクロアドレス（起動
時はマッピングPLA26の出力アドレス）はマイクロROM33
に供給され、その対応するアドレスからマイクロプログ
ラムを構成するマイクロ命令（マイクロデータ）を読み
出し出力させる。マイクロROM33の出力マイクロデータ
はマイクロデータラッチ34により内部クロックφ２のタ
イミングでラッチされた後、DMAC11の制御情報として正
規のDMA転送を可能とするべく出力される一方、コント
ロール回路24に供給される。
時はマッピングPLA26の出力アドレス）はマイクロROM33
に供給され、その対応するアドレスからマイクロプログ
ラムを構成するマイクロ命令（マイクロデータ）を読み
出し出力させる。マイクロROM33の出力マイクロデータ
はマイクロデータラッチ34により内部クロックφ２のタ
イミングでラッチされた後、DMAC11の制御情報として正
規のDMA転送を可能とするべく出力される一方、コント
ロール回路24に供給される。
また、セレクタ27の出力マイクロアドレスはインクリメ
ンタ28に供給される。ここで上記マイクロアドレスを第
６図にａで示し、その値がＡであるものとすると、マイ
クロデータラッチ34からは第６図にｂで示す如く内部ク
ロックφ２の立上りでラッチされて出力され、またイン
クリメンタ28からは同図にｃで示す如く内部クロックφ
２の立上りでその値に“1"を加算された値（Ａ＋１）と
されて取り出される。
ンタ28に供給される。ここで上記マイクロアドレスを第
６図にａで示し、その値がＡであるものとすると、マイ
クロデータラッチ34からは第６図にｂで示す如く内部ク
ロックφ２の立上りでラッチされて出力され、またイン
クリメンタ28からは同図にｃで示す如く内部クロックφ
２の立上りでその値に“1"を加算された値（Ａ＋１）と
されて取り出される。
このインクリメンタ28の出力アドレスｃはマイクロア
ドレスレジスタ25に供給され、ここで内部クロックφ１
の立上りでラッチされて第６図にｄで示す如きタイミン
グで出力されてセレクタ27に供給される。
ドレスレジスタ25に供給され、ここで内部クロックφ１
の立上りでラッチされて第６図にｄで示す如きタイミン
グで出力されてセレクタ27に供給される。
以下、上記と同様の動作が繰り返され、セレクタ27か
らは１サイクルタイム毎に１ずつインクリメントされた
マイクロアドレスａが取り出される。
らは１サイクルタイム毎に１ずつインクリメントされた
マイクロアドレスａが取り出される。
マイクロアドレス出力モード時 このモード時は表２からわかるように前記信号M2及び
M0が夫々“1"であるため、AND回路30の出力信号が“H"
レベルとなり、インバータ32が動作状態となる。また、
セレクティングPLA31は例えばノマールモードと同じセ
レクト信号を出力する。
M0が夫々“1"であるため、AND回路30の出力信号が“H"
レベルとなり、インバータ32が動作状態となる。また、
セレクティングPLA31は例えばノマールモードと同じセ
レクト信号を出力する。
一方、コントロール回路24に入力されるマイクロプロ
グラム起動信号がTFLGXであるものとすると、コントロ
ール回路24はこのTFLGXが“L"レベルの期間マイクロア
ドレスレジスタ25ヘアドレスイネーブル信号AENを出力
し続け、またAENより半クロック周期分遅らせてデータ
イネーブル信号DENを出力する。マイクロアドレスの発
生タイミングとマイクロROM33の出力データのタイミン
グはずれているからである。
グラム起動信号がTFLGXであるものとすると、コントロ
ール回路24はこのTFLGXが“L"レベルの期間マイクロア
ドレスレジスタ25ヘアドレスイネーブル信号AENを出力
し続け、またAENより半クロック周期分遅らせてデータ
イネーブル信号DENを出力する。マイクロアドレスの発
生タイミングとマイクロROM33の出力データのタイミン
グはずれているからである。
これにより、セレクタ27からはノーマルモード時と同
様に１サイクル周期毎に１ずつ値がインクリメントする
マイクロアドレスが取り出され、かつ、そのマイクロア
ドレスは信号TFLGXの“L"レベル期間のみ取り出され
る。このマイクロアドレスはマイクロROM33に供給され
る一方、インバータ32,アドレスバス35（９）,Dユニッ
ト８を夫々通してDMAC11の外部へ出力される。従って、
このマイクロアドレス出力モード時には、マイクロプロ
グラム起動信号TFLGXの“L"レベル期間を選ぶことによ
ってマイクロプログラムのシングルステップ動作その他
が可能になる。
様に１サイクル周期毎に１ずつ値がインクリメントする
マイクロアドレスが取り出され、かつ、そのマイクロア
ドレスは信号TFLGXの“L"レベル期間のみ取り出され
る。このマイクロアドレスはマイクロROM33に供給され
る一方、インバータ32,アドレスバス35（９）,Dユニッ
ト８を夫々通してDMAC11の外部へ出力される。従って、
このマイクロアドレス出力モード時には、マイクロプロ
グラム起動信号TFLGXの“L"レベル期間を選ぶことによ
ってマイクロプログラムのシングルステップ動作その他
が可能になる。
また、外部より入力されるマイクロプログラム起動信
号がシングルパルスであるOREQXであるものとすると、
コントロール回路24はマイクロデータラッチ34よりマイ
クロ命令終了信号μENDが入力されるまでずっとイネー
ブル信号AEN及びDENを出力し続ける。
号がシングルパルスであるOREQXであるものとすると、
コントロール回路24はマイクロデータラッチ34よりマイ
クロ命令終了信号μENDが入力されるまでずっとイネー
ブル信号AEN及びDENを出力し続ける。
これにより、マイクロプログラムはそのマイクロエン
ドまで走り続け、またそのときのマイクロアドレスはノ
ーマルモード時と同様に変化し、またTFLGX入力時と同
時にDMAC11の外部へ出力される。
ドまで走り続け、またそのときのマイクロアドレスはノ
ーマルモード時と同様に変化し、またTFLGX入力時と同
時にDMAC11の外部へ出力される。
従って、このマイクロアドレス出力モード時には、DM
AC11の外部へ出力されるマイクロアドレスを、例えばロ
ジックアナライザに供給してトレースすることにより、
マイクロプログラムの流れをチップ外部でモニタでき、
デバッグすることが可能となる。
AC11の外部へ出力されるマイクロアドレスを、例えばロ
ジックアナライザに供給してトレースすることにより、
マイクロプログラムの流れをチップ外部でモニタでき、
デバッグすることが可能となる。
マイクロアドレス入力モード時 このモード時は表２からわかるように前記信号M2及び
M1が夫々“1"であるため、AND回路29の出力信号が“H"
レベルとなり、セレクティングPLA31はセレクタ27がア
ドレスバス35の外部入力アドレスを選択出力させるよう
な信号を出力する。また、このときAND回路30の出力信
号は“L"レベルであり、インバータ32の出力信号は一定
レベルに固定される。
M1が夫々“1"であるため、AND回路29の出力信号が“H"
レベルとなり、セレクティングPLA31はセレクタ27がア
ドレスバス35の外部入力アドレスを選択出力させるよう
な信号を出力する。また、このときAND回路30の出力信
号は“L"レベルであり、インバータ32の出力信号は一定
レベルに固定される。
従って、この入力モード時には任意のマイクロアドレ
スをDMAC11の外部より入力すると、Ｄユニット8,アドレ
スバス35（９），及びセレクタ27を夫々通してマイクロ
ROM33及びインクリメンタ28に供給される。このため、
マイクロプログラムは任意の外部入力マイクロアドレス
から起動される。
スをDMAC11の外部より入力すると、Ｄユニット8,アドレ
スバス35（９），及びセレクタ27を夫々通してマイクロ
ROM33及びインクリメンタ28に供給される。このため、
マイクロプログラムは任意の外部入力マイクロアドレス
から起動される。
この外部入力マイクロアドレスはインクリメンタ28で１
つインクリメントされた後、マイクロアドレスレジスタ
25を通してセレクタ27に供給されるが、この一巡の期間
内で前記信号M2及びM1は“0"に変化するため、セレクタ
27はこのマイクロアドレスレジスタ25の出力アドレスを
選択出力してマイクロROM33及びインクリメンタ28に夫
々供給する。
つインクリメントされた後、マイクロアドレスレジスタ
25を通してセレクタ27に供給されるが、この一巡の期間
内で前記信号M2及びM1は“0"に変化するため、セレクタ
27はこのマイクロアドレスレジスタ25の出力アドレスを
選択出力してマイクロROM33及びインクリメンタ28に夫
々供給する。
従って、任意の外部入力マイクロアドレスからのマイ
クロプログラム起動後は、マイクロアドレスは前記ノー
マルモード時と同様に変化する。マイクロプログラムは
いくつかの独立したプログラムの集合であり、各プログ
ラムをデバッグするには、このように任意のマイクロア
ドレスから起動できる本実施例は有効である。
クロプログラム起動後は、マイクロアドレスは前記ノー
マルモード時と同様に変化する。マイクロプログラムは
いくつかの独立したプログラムの集合であり、各プログ
ラムをデバッグするには、このように任意のマイクロア
ドレスから起動できる本実施例は有効である。
なお、本発明は上記の実施例に限定されるものではな
く、DMAC11以外のマイクロプログラムの起動及び起動ア
ドレスを制御する装置のすべてに適用することができる
ものである。
く、DMAC11以外のマイクロプログラムの起動及び起動ア
ドレスを制御する装置のすべてに適用することができる
ものである。
上述の如く、本発明によれば、制御信号入出力切換信
号によりマイクロプログラム起動信号を有効にしている
ので、マイクロプログラム起動信号としてそのレベルに
より起動をかける信号とした場合は、そのレベルの期間
を選ぶことによってマイクロプログラムのシングルステ
ップ動作ができ、またアドレスバス用途切換信号により
マイクロアドレスの入出力を制御しているので、マイク
ロアドレス入力モード時にはマイクロプログラムを任意
のアドレスから起動することができ、他方、マイクロア
ドレス出力モード時には現在実行中のマイクロアドレス
の流れを外部でモニタすることができ、このマイクロア
ドレスをトレースすることでマイクロプログラムのデバ
ッグができ、以上よりマイクロプログラムのデバッグを
容易に行なうことができる等の特長を有するものであ
る。
号によりマイクロプログラム起動信号を有効にしている
ので、マイクロプログラム起動信号としてそのレベルに
より起動をかける信号とした場合は、そのレベルの期間
を選ぶことによってマイクロプログラムのシングルステ
ップ動作ができ、またアドレスバス用途切換信号により
マイクロアドレスの入出力を制御しているので、マイク
ロアドレス入力モード時にはマイクロプログラムを任意
のアドレスから起動することができ、他方、マイクロア
ドレス出力モード時には現在実行中のマイクロアドレス
の流れを外部でモニタすることができ、このマイクロア
ドレスをトレースすることでマイクロプログラムのデバ
ッグができ、以上よりマイクロプログラムのデバッグを
容易に行なうことができる等の特長を有するものであ
る。
第1A図及び第1B図は夫々本発明の原理ブロック図、 第２図は本発明装置の一実施例のブロック図、 第３図は本発明装置を有するDMACの入出力信号説明図、 第４図は本発明装置の要部の一実施例の回路系統図、 第５図は本発明装置の他の要部の一実施例の回路系統
図、 第６図は第５図の動作説明用タイムチャートである。 図において １は切換手段、２はマイクロアドレス生成手段、３はメ
モリ、４は選択手段、６はリクエストハンドラ（Ｒユニ
ット）、７はマイクロユニット（Ｍユニット）、８はデ
ータハンドラ（Ｄユニット）、TM0,1は制御信号入出力
切換信号、TM2〜M0はアドレスバス用途切換信号、TFLG
X、OREQXはマイクロプログラム起動信号 を示す。
図、 第６図は第５図の動作説明用タイムチャートである。 図において １は切換手段、２はマイクロアドレス生成手段、３はメ
モリ、４は選択手段、６はリクエストハンドラ（Ｒユニ
ット）、７はマイクロユニット（Ｍユニット）、８はデ
ータハンドラ（Ｄユニット）、TM0,1は制御信号入出力
切換信号、TM2〜M0はアドレスバス用途切換信号、TFLG
X、OREQXはマイクロプログラム起動信号 を示す。
Claims (4)
- 【請求項１】制御信号入出力切換信号（TM0,TM1）によ
り内部のプログラム起動信号と、外部より入力されるプ
ログラム起動信号の一方を切換出力する切換手段（１）
と、 該切換手段（１）から選択出力されたプログラム起動信
号に基づきメモリ（３）内に格納されたマイクロプログ
ラムに対応するマイクロアドレスを出力するマイクロア
ドレス生成手段（２）と、 アドレスバス用途切換信号（M2〜M0）に応答して、前記
マイクロアドレス生成手段（２）より出力されるマイク
ロアドレス、または、外部より入力される外部入力マイ
クロアドレスの何れかを選択的に前記メモリ（３）に供
給する制御および、前記マイクロアドレス生成手段
（２）より出力されるマイクロアドレスを外部に出力す
る制御を行う選択手段（４）とを有することを特徴とす
るマイクロプログラム制御装置。 - 【請求項２】前記外部入力プログラム起動信号は所定レ
ベルの期間中マイクロプログラムを起動する起動信号
（TFLGX）であることを特徴とする請求項１記載のマイ
クロプログラム制御装置。 - 【請求項３】前記外部入力プログラム起動信号は１クロ
ックサイクルの幅の、マイクロプログラムの起動を開始
させるパルス（OREQX）であることを特徴とする請求項
１記載のマイクロプログラム制御装置。 - 【請求項４】前記マイクロプログラム制御装置は、前記
メモリ（３）から出力される前記マイクロプログラムに
よって制御されて外部とアクセスするためのアドレスを
出力するアドレスバスを備えており、前記外部入力マイ
クロアドレスの入力、または、マイクロアドレス生成手
段（２）より出力されるマイクロアドレスの外部への出
力は、そのアドレスバスを使用して行われることを特徴
とする請求項１記載のマイクロプログラム制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071426A JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
| EP89104851A EP0334240B1 (en) | 1988-03-25 | 1989-03-17 | Semiconductor integrated circuit device having a microprogramm |
| KR1019890003794A KR930011426B1 (ko) | 1988-03-25 | 1989-03-25 | 마이크로프로그램을 갖는 반도체 집적 회로장치 |
| US07/888,326 US5517653A (en) | 1988-03-25 | 1992-05-26 | Semiconductor integrated circuit device which controls the activation of a microprogram and the start address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071426A JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01244548A JPH01244548A (ja) | 1989-09-28 |
| JPH0831053B2 true JPH0831053B2 (ja) | 1996-03-27 |
Family
ID=13460173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071426A Expired - Lifetime JPH0831053B2 (ja) | 1988-03-25 | 1988-03-25 | マイクロプログラム制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5517653A (ja) |
| EP (1) | EP0334240B1 (ja) |
| JP (1) | JPH0831053B2 (ja) |
| KR (1) | KR930011426B1 (ja) |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4227245A (en) * | 1972-06-01 | 1980-10-07 | Westinghouse Electric Corp. | Digital computer monitored system or process which is configured with the aid of an improved automatic programming system |
| JPS54127247A (en) * | 1978-03-27 | 1979-10-03 | Toshiba Corp | Microprogram controller |
| US4521858A (en) * | 1980-05-20 | 1985-06-04 | Technology Marketing, Inc. | Flexible addressing and sequencing system for operand memory and control store using dedicated micro-address registers loaded solely from alu |
| US4679138A (en) * | 1981-04-23 | 1987-07-07 | Data General Corporation | Microsequencer in a data processing system using stack storage for controlling the sequencing of microroutines |
| US4751727A (en) * | 1982-09-30 | 1988-06-14 | American Telephone And Telegraph Company, At&T Bell Laboratories | Multiprocessor computing system featuring shared global control |
| JPS608938A (ja) * | 1983-06-29 | 1985-01-17 | Mitsubishi Electric Corp | マイクロ・プログラムのデバツグ・システム |
| JPS61175834A (ja) * | 1985-01-31 | 1986-08-07 | Toshiba Corp | マイクロプログラムデバツグ機能付きデ−タ処理装置 |
| JPS61201346A (ja) * | 1985-03-05 | 1986-09-06 | Mitsubishi Electric Corp | マイクロプログラム制御方法 |
| JPS625446A (ja) * | 1985-07-01 | 1987-01-12 | Hitachi Ltd | マイクロプロセツサの制御方法および装置 |
| US4677586A (en) * | 1985-06-04 | 1987-06-30 | Texas Instruments Incorporated | Microcomputer device having test mode substituting external RAM for internal RAM |
| US4875161A (en) * | 1985-07-31 | 1989-10-17 | Unisys Corporation | Scientific processor vector file organization |
| US4835738A (en) * | 1986-03-31 | 1989-05-30 | Texas Instruments Incorporated | Register stack for a bit slice processor microsequencer |
| US4891754A (en) * | 1987-07-02 | 1990-01-02 | General Datacomm Inc. | Microinstruction sequencer for instructing arithmetic, logical and data move operations in a conditional manner |
| US4875160A (en) * | 1988-07-20 | 1989-10-17 | Digital Equipment Corporation | Method for implementing synchronous pipeline exception recovery |
-
1988
- 1988-03-25 JP JP63071426A patent/JPH0831053B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-17 EP EP89104851A patent/EP0334240B1/en not_active Expired - Lifetime
- 1989-03-25 KR KR1019890003794A patent/KR930011426B1/ko not_active Expired - Fee Related
-
1992
- 1992-05-26 US US07/888,326 patent/US5517653A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0334240A2 (en) | 1989-09-27 |
| KR890015410A (ko) | 1989-10-30 |
| EP0334240B1 (en) | 1996-01-17 |
| JPH01244548A (ja) | 1989-09-28 |
| EP0334240A3 (en) | 1991-04-17 |
| KR930011426B1 (ko) | 1993-12-06 |
| US5517653A (en) | 1996-05-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |