JPH0831926A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0831926A JPH0831926A JP18642294A JP18642294A JPH0831926A JP H0831926 A JPH0831926 A JP H0831926A JP 18642294 A JP18642294 A JP 18642294A JP 18642294 A JP18642294 A JP 18642294A JP H0831926 A JPH0831926 A JP H0831926A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims abstract description 4
- 238000005468 ion implantation Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000000206 photolithography Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000001771 impaired effect Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 素子分離をトレンチにより行う半導体装置に
おいて、トレンチの平坦性と浅い接合のトランジスタを
制御性良く製造することを可能にする。 【構成】 半導体基板１に設けた素子分離用トレンチ内
に溶融性絶縁膜１３，１４を堆積してそ表面を平坦化
し、かつトレンチ上に窒化膜１５を選択的に形成し、こ
の窒化膜１５をマスクにして素子形成領域の表面に新た
に高精度に管理された膜厚の酸化膜２１を形成し、この
酸化膜２１を通してイオン注入を行って接合２２，２３
ａ，２３ｂを形成する。新たな酸化膜２１を形成する際
に行われる既製酸化膜のエッチング時に溶融性絶縁膜１
４がエッチングされてトレンチ上部の平坦性が損なわれ
ることがなく、その一方で膜厚精度の高い酸化膜２１を
通してイオン注入を行うことで高精度に管理された深さ
のイオン注入層を形成する。
おいて、トレンチの平坦性と浅い接合のトランジスタを
制御性良く製造することを可能にする。 【構成】 半導体基板１に設けた素子分離用トレンチ内
に溶融性絶縁膜１３，１４を堆積してそ表面を平坦化
し、かつトレンチ上に窒化膜１５を選択的に形成し、こ
の窒化膜１５をマスクにして素子形成領域の表面に新た
に高精度に管理された膜厚の酸化膜２１を形成し、この
酸化膜２１を通してイオン注入を行って接合２２，２３
ａ，２３ｂを形成する。新たな酸化膜２１を形成する際
に行われる既製酸化膜のエッチング時に溶融性絶縁膜１
４がエッチングされてトレンチ上部の平坦性が損なわれ
ることがなく、その一方で膜厚精度の高い酸化膜２１を
通してイオン注入を行うことで高精度に管理された深さ
のイオン注入層を形成する。
Description
【０００１】
【産業上の利用分野】本発明はトレンチ（溝）による素
子分離構造を有する半導体装置の製造方法に関する。
子分離構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高速化を実現す
るには、素子分離領域の幅寸法を低減することが一つの
方法である。このような素子分離領域の幅寸法を低減す
るための構造として、半導体基板上に細幅のトレンチを
形成し、このトレンチ内に絶縁体を埋設して素子分離領
域を形成する構造が提案されている。例えば、特開昭６
４−１７４４３号公報に記載されているように、トレン
チを溶融性絶縁膜で埋め込んでいる。
るには、素子分離領域の幅寸法を低減することが一つの
方法である。このような素子分離領域の幅寸法を低減す
るための構造として、半導体基板上に細幅のトレンチを
形成し、このトレンチ内に絶縁体を埋設して素子分離領
域を形成する構造が提案されている。例えば、特開昭６
４−１７４４３号公報に記載されているように、トレン
チを溶融性絶縁膜で埋め込んでいる。
【０００３】図５はその製造工程を示す断面図であり、
同図（ａ）のように、シリコン基板１０１上に熱酸化膜
１０２と多結晶シリコン膜１０３を順次形成した後、こ
れらを選択的にエッチングしてトレンチを形成する。そ
の後、全面に熱酸化膜１０４を形成した後、溶融性絶縁
膜、例えばボロンリンガラス（ＢＰＳＧ）膜１０５を全
面に堆積する。その上で、トレンチ上にのみレジスト１
０６を形成する。
同図（ａ）のように、シリコン基板１０１上に熱酸化膜
１０２と多結晶シリコン膜１０３を順次形成した後、こ
れらを選択的にエッチングしてトレンチを形成する。そ
の後、全面に熱酸化膜１０４を形成した後、溶融性絶縁
膜、例えばボロンリンガラス（ＢＰＳＧ）膜１０５を全
面に堆積する。その上で、トレンチ上にのみレジスト１
０６を形成する。
【０００４】次に、図５（ｂ）のように、レジスト１０
６をマスクにしてＢＰＳＧ膜１０５をエッチングした
後、Ｎ2 雰囲気中で熱処理してリフローする。次いで、
図５（ｃ）のように、ＢＰＳＧ膜１０５をエッチバック
してトレンチの表面高さ程度まで厚さを低減する。その
後、図５（ｄ）のように、多結晶シリコン膜１０３及び
熱酸化膜１０２，１０４をウェットエッチングすること
で、トレンチ内にＢＰＳＧ膜１０５が残存されたトレン
チ分離構造を得ている。
６をマスクにしてＢＰＳＧ膜１０５をエッチングした
後、Ｎ2 雰囲気中で熱処理してリフローする。次いで、
図５（ｃ）のように、ＢＰＳＧ膜１０５をエッチバック
してトレンチの表面高さ程度まで厚さを低減する。その
後、図５（ｄ）のように、多結晶シリコン膜１０３及び
熱酸化膜１０２，１０４をウェットエッチングすること
で、トレンチ内にＢＰＳＧ膜１０５が残存されたトレン
チ分離構造を得ている。
【０００５】しかしながら、この構造では、ＢＰＳＧ膜
１０５をトレンチの表面高さにまで厚さを低減させるた
めのエッチバックを好適に制御することが困難であり、
この制御の精度が低いと最終的に形成されるトレンチの
表面が凸状或いは凹状になり易く、トレンチの表面の平
坦性が不安定なものとなる。また、ＢＰＳＧ膜１０５と
熱酸化膜１０２，１０４とではウェットエッチングの速
さが大きく異なるため、ウェットエッチングを行った後
にトレンチのＢＰＳＧ膜１０５と熱酸化膜１０４との間
に段差が生じることになり、この部分の平坦性も損なわ
れる。このように平坦性が損なわれると、上層に形成す
る配線層において段切れ等による断線が生じ易く、半導
体装置の信頼性の低下を生じることになる。
１０５をトレンチの表面高さにまで厚さを低減させるた
めのエッチバックを好適に制御することが困難であり、
この制御の精度が低いと最終的に形成されるトレンチの
表面が凸状或いは凹状になり易く、トレンチの表面の平
坦性が不安定なものとなる。また、ＢＰＳＧ膜１０５と
熱酸化膜１０２，１０４とではウェットエッチングの速
さが大きく異なるため、ウェットエッチングを行った後
にトレンチのＢＰＳＧ膜１０５と熱酸化膜１０４との間
に段差が生じることになり、この部分の平坦性も損なわ
れる。このように平坦性が損なわれると、上層に形成す
る配線層において段切れ等による断線が生じ易く、半導
体装置の信頼性の低下を生じることになる。
【０００６】このような問題に対し、トレンチ部の平坦
化を進めたものが特開平１−２３５３４９号公報に記載
されている。これは、図６（ａ）に示すように、Ｐ型シ
リコン基板２０１に高濃度のＮ+ 型エピタキシャル層２
０２を形成し、その上にそれより低濃度のＮ型エピタキ
シャル層２０３を形成した後、その表面に熱酸化膜２０
４、窒化膜及びＣＶＤ酸化膜を所要のパターンに形成
し、これをマスクにしてエピタキシャル層２０２，２０
３及びシリコン基板２０１をエッチングしてトレンチを
形成する。次いで、トレンチ内壁に熱酸化膜２０５を形
成した後、トレンチ底部にのみＰ+ 型チャンネルストッ
パ領域２０６を形成する。次いで、トレンチ内及び基板
上に全面に多結晶シリコン膜２０７を形成した後、エッ
チバックしてトレンチ下部にのみ多結晶シリコン膜２０
７が残るようにする。
化を進めたものが特開平１−２３５３４９号公報に記載
されている。これは、図６（ａ）に示すように、Ｐ型シ
リコン基板２０１に高濃度のＮ+ 型エピタキシャル層２
０２を形成し、その上にそれより低濃度のＮ型エピタキ
シャル層２０３を形成した後、その表面に熱酸化膜２０
４、窒化膜及びＣＶＤ酸化膜を所要のパターンに形成
し、これをマスクにしてエピタキシャル層２０２，２０
３及びシリコン基板２０１をエッチングしてトレンチを
形成する。次いで、トレンチ内壁に熱酸化膜２０５を形
成した後、トレンチ底部にのみＰ+ 型チャンネルストッ
パ領域２０６を形成する。次いで、トレンチ内及び基板
上に全面に多結晶シリコン膜２０７を形成した後、エッ
チバックしてトレンチ下部にのみ多結晶シリコン膜２０
７が残るようにする。
【０００７】次いで、多結晶シリコン膜２０７の表面に
熱酸化膜２０８を形成した後、トレンチ内を含んで基板
上に表面が平坦化する厚さにＣＶＤ酸化膜２０９を形成
した後、エッチバックしてトレンチ上部にのみＣＶＤ酸
化膜２０９が残るようにし、その後窒化膜２１０を全面
に被着する。
熱酸化膜２０８を形成した後、トレンチ内を含んで基板
上に表面が平坦化する厚さにＣＶＤ酸化膜２０９を形成
した後、エッチバックしてトレンチ上部にのみＣＶＤ酸
化膜２０９が残るようにし、その後窒化膜２１０を全面
に被着する。
【０００８】次いで、図６（ｂ）のように、素子形成部
及びトレンチ上にのみ窒化膜２１０を残すようにエッチ
ングした後、ＬＯＣＯＳ法によってフィールド部に厚い
熱酸化膜２１１を形成する。次に、図６（ｃ）のよう
に、コレクタ電極取り出しのためのＮ+ 型拡散領域２１
２、ベースとなるＰ型拡散領域２１３、更にエミッタと
なるＮ+ 型拡散領域２１４をイオン注入又は拡散によっ
て形成した後、アルミニウムによって各領域に電極２１
５ａ〜２１５ｃを形成する。これにより、トレンチによ
って素子分離されたＮＰＮトランジスタを得ることがで
きる。
及びトレンチ上にのみ窒化膜２１０を残すようにエッチ
ングした後、ＬＯＣＯＳ法によってフィールド部に厚い
熱酸化膜２１１を形成する。次に、図６（ｃ）のよう
に、コレクタ電極取り出しのためのＮ+ 型拡散領域２１
２、ベースとなるＰ型拡散領域２１３、更にエミッタと
なるＮ+ 型拡散領域２１４をイオン注入又は拡散によっ
て形成した後、アルミニウムによって各領域に電極２１
５ａ〜２１５ｃを形成する。これにより、トレンチによ
って素子分離されたＮＰＮトランジスタを得ることがで
きる。
【０００９】
【発明が解決しようとする課題】この製造方法では、ト
レンチの下部に多結晶シリコン膜２０７を残しておき、
その上にＣＶＤ酸化膜２０９を形成することでトレンチ
の表面が形成されるため、ＣＶＤ酸化膜２０９の膜厚を
制御することで比較的容易にトレンチを平坦化できる。
しかしながら、ＮＰＮトランジスタの高速化を図るため
にイオン注入によって浅いベース、エミッタ領域を形成
する場合には次のような問題が生じている。即ち、熱酸
化膜２０４は窒化膜２１０をエッチングする際にある程
度エッチングされてしまうため、その膜厚にばらつきが
生じる。したがって、この熱酸化膜２０４をイオン注入
の際のチャネリング防止用酸化膜として使用するとイオ
ン注入層の深さにばらつきが生じ、トランジスタの特性
にばらつきが生じるようになる。
レンチの下部に多結晶シリコン膜２０７を残しておき、
その上にＣＶＤ酸化膜２０９を形成することでトレンチ
の表面が形成されるため、ＣＶＤ酸化膜２０９の膜厚を
制御することで比較的容易にトレンチを平坦化できる。
しかしながら、ＮＰＮトランジスタの高速化を図るため
にイオン注入によって浅いベース、エミッタ領域を形成
する場合には次のような問題が生じている。即ち、熱酸
化膜２０４は窒化膜２１０をエッチングする際にある程
度エッチングされてしまうため、その膜厚にばらつきが
生じる。したがって、この熱酸化膜２０４をイオン注入
の際のチャネリング防止用酸化膜として使用するとイオ
ン注入層の深さにばらつきが生じ、トランジスタの特性
にばらつきが生じるようになる。
【００１０】このため、熱酸化膜２０４は完全にエッチ
ングした後に再度、膜厚精度良く熱酸化膜を形成し直す
等してイオン注入用の酸化膜とする必要がある。このと
き、熱酸化膜２０４を完全にエッチングするとき、トレ
ンチ上部に折角残していたＣＶＤ酸化膜２０９がエッチ
ングされてしまい、トレンチ上に段差が生じてしまうこ
とになる。したがって、トレンチの平坦性と浅接合トラ
ンジスタを制御性良く製造することを同時に満足するこ
とが難しくなる。
ングした後に再度、膜厚精度良く熱酸化膜を形成し直す
等してイオン注入用の酸化膜とする必要がある。このと
き、熱酸化膜２０４を完全にエッチングするとき、トレ
ンチ上部に折角残していたＣＶＤ酸化膜２０９がエッチ
ングされてしまい、トレンチ上に段差が生じてしまうこ
とになる。したがって、トレンチの平坦性と浅接合トラ
ンジスタを制御性良く製造することを同時に満足するこ
とが難しくなる。
【００１１】
【発明の目的】本発明の目的は、トレンチの平坦性と浅
い接合のトランジスタを制御性良く製造することを可能
にした半導体装置の製造方法を提供することにある。
い接合のトランジスタを制御性良く製造することを可能
にした半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の製造方法は、半
導体基板の一部をエッチングして素子分離用トレンチを
形成する工程と、このトレンチ内に溶融性の絶縁膜を堆
積してトレンチの表面を平坦化する工程と、このトレン
チの表面に窒化膜を選択的に形成する工程と、この窒化
膜をマスクにして前記半導体基板の素子形成領域の表面
の酸化膜をエッチング除去する工程と、前記半導体基板
の素子形成領域の表面に高精度に管理された膜厚の酸化
膜を形成する工程と、この酸化膜を通して素子形成領域
にイオン注入を行って前記半導体基板に素子を構成する
接合を形成する工程とを含むことを特徴とする。
導体基板の一部をエッチングして素子分離用トレンチを
形成する工程と、このトレンチ内に溶融性の絶縁膜を堆
積してトレンチの表面を平坦化する工程と、このトレン
チの表面に窒化膜を選択的に形成する工程と、この窒化
膜をマスクにして前記半導体基板の素子形成領域の表面
の酸化膜をエッチング除去する工程と、前記半導体基板
の素子形成領域の表面に高精度に管理された膜厚の酸化
膜を形成する工程と、この酸化膜を通して素子形成領域
にイオン注入を行って前記半導体基板に素子を構成する
接合を形成する工程とを含むことを特徴とする。
【００１３】ここで、トレンチ内における溶融性の絶縁
膜の形成に際しては、トレンチ内に第１の溶融性絶縁膜
を堆積し、これをエッチバックしてトレンチの下部に第
１の溶融性絶縁膜を残す工程と、この第１の溶融性絶縁
膜の上に第２の溶融性絶縁膜を堆積し、これをエッチバ
ックしてトレンチの上部に第２の溶融性絶縁膜を残して
トレンチの表面を平坦化する工程とを含んでいる。
膜の形成に際しては、トレンチ内に第１の溶融性絶縁膜
を堆積し、これをエッチバックしてトレンチの下部に第
１の溶融性絶縁膜を残す工程と、この第１の溶融性絶縁
膜の上に第２の溶融性絶縁膜を堆積し、これをエッチバ
ックしてトレンチの上部に第２の溶融性絶縁膜を残して
トレンチの表面を平坦化する工程とを含んでいる。
【００１４】また、絶縁膜の形成及びその除去に際して
は、トレンチを形成した後、半導体基板の表面及びトレ
ンチ内面に熱酸化により第１の酸化膜を形成する工程
と、この第１の酸化膜上に第１の窒化膜を形成する工程
と、トレンチ内に溶融性絶縁膜を堆積してトレンチ表面
を平坦化した後、全面に第２の窒化膜を形成する工程
と、フォトリソグラフィ技術によりトレンチ以外の領域
の第１及び第２の窒化膜と第１の酸化膜を除去する工程
と、全面に熱酸化により第２の酸化膜を形成する工程
と、この第２の酸化膜を通して素子形成領域にイオン注
入を行って前記半導体基板に素子を構成する接合を形成
する工程とを含んでいる。
は、トレンチを形成した後、半導体基板の表面及びトレ
ンチ内面に熱酸化により第１の酸化膜を形成する工程
と、この第１の酸化膜上に第１の窒化膜を形成する工程
と、トレンチ内に溶融性絶縁膜を堆積してトレンチ表面
を平坦化した後、全面に第２の窒化膜を形成する工程
と、フォトリソグラフィ技術によりトレンチ以外の領域
の第１及び第２の窒化膜と第１の酸化膜を除去する工程
と、全面に熱酸化により第２の酸化膜を形成する工程
と、この第２の酸化膜を通して素子形成領域にイオン注
入を行って前記半導体基板に素子を構成する接合を形成
する工程とを含んでいる。
【００１５】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１〜図３は本発明の第１実施例を工程順に示す
断面図である。先ず、図１（ａ）のように、比抵抗１０
〜５０ΩｃｍのＰ型シリコン基板１上に層抵抗２０〜４
０Ω／□のＮ+ 型埋込領域２を例えばひ素のイオン注入
及び押込みにより形成する。その上で、比抵抗が約１Ω
ｃｍのＮ型エピタキシャル層３を約２μｍの厚さに成長
する。更に、フィールド領域には絶縁分離のため層抵抗
２０〜４０Ω／□のＰ+ 型拡散領域４を形成した後、Ｌ
ＯＣＯＳ法によって厚さ１／３μｍの厚い熱酸化膜５を
形成する。更に、全面に厚さ２００〜５００Åの熱酸化
膜６を形成した後、ＬＰＣＶＤ法により厚さ１０００〜
１５００Åの窒化膜７を被着する。
する。図１〜図３は本発明の第１実施例を工程順に示す
断面図である。先ず、図１（ａ）のように、比抵抗１０
〜５０ΩｃｍのＰ型シリコン基板１上に層抵抗２０〜４
０Ω／□のＮ+ 型埋込領域２を例えばひ素のイオン注入
及び押込みにより形成する。その上で、比抵抗が約１Ω
ｃｍのＮ型エピタキシャル層３を約２μｍの厚さに成長
する。更に、フィールド領域には絶縁分離のため層抵抗
２０〜４０Ω／□のＰ+ 型拡散領域４を形成した後、Ｌ
ＯＣＯＳ法によって厚さ１／３μｍの厚い熱酸化膜５を
形成する。更に、全面に厚さ２００〜５００Åの熱酸化
膜６を形成した後、ＬＰＣＶＤ法により厚さ１０００〜
１５００Åの窒化膜７を被着する。
【００１６】次いで、図１（ｂ）のように、フォトリソ
グラフィ技術によりレジスト８に開口部９を設け、レジ
スト８をマスクにして窒化膜７および酸化膜６を選択的
にエッチングしたのち、ＲＩＥによりエピタキシャル層
３およびシリコン基板１をエッチングして幅１〜２μ
ｍ、深さ４〜６μｍのトレンチを形成する。その後、例
えばボロンのイオン注入を加速エネルギ５０〜１００Ｋ
ｅＶ、ドーズ量１〜３×１０13ｃｍ-2で行い、Ｐ+ 型拡
散領域１０をトレンチ底部にのみ形成する。
グラフィ技術によりレジスト８に開口部９を設け、レジ
スト８をマスクにして窒化膜７および酸化膜６を選択的
にエッチングしたのち、ＲＩＥによりエピタキシャル層
３およびシリコン基板１をエッチングして幅１〜２μ
ｍ、深さ４〜６μｍのトレンチを形成する。その後、例
えばボロンのイオン注入を加速エネルギ５０〜１００Ｋ
ｅＶ、ドーズ量１〜３×１０13ｃｍ-2で行い、Ｐ+ 型拡
散領域１０をトレンチ底部にのみ形成する。
【００１７】次に、図１（ｃ）のように、レジスト８を
剥離してトレンチ側壁のみを熱酸化した後、窒化膜７及
び酸化膜６をエッチングする。その後、熱酸化して厚さ
５００〜１０００Åの酸化膜（第１酸化膜）１１を形成
し、全面にＬＰＣＶＤ法により厚さ５００〜１０００Å
の窒化膜（第１窒化膜）１２を被着させた後、トレンチ
内を含んで基板上に厚さ１〜１．５μｍのＢＰＳＧ膜
（第１溶融性絶縁膜）１３を形成し、リフローして表面
が略平坦になるようにする。
剥離してトレンチ側壁のみを熱酸化した後、窒化膜７及
び酸化膜６をエッチングする。その後、熱酸化して厚さ
５００〜１０００Åの酸化膜（第１酸化膜）１１を形成
し、全面にＬＰＣＶＤ法により厚さ５００〜１０００Å
の窒化膜（第１窒化膜）１２を被着させた後、トレンチ
内を含んで基板上に厚さ１〜１．５μｍのＢＰＳＧ膜
（第１溶融性絶縁膜）１３を形成し、リフローして表面
が略平坦になるようにする。
【００１８】次いで、図２（ａ）のように、ＢＰＳＧ膜
１３をウェットエッチングによりエッチバックして平坦
部の膜残りがないよう少しオーバエッチングした後、ト
レンチ部の凹みを埋めるように厚さ２０００〜３０００
ÅのＰＳＧ膜（第２溶融性絶縁膜）１４を形成する。
１３をウェットエッチングによりエッチバックして平坦
部の膜残りがないよう少しオーバエッチングした後、ト
レンチ部の凹みを埋めるように厚さ２０００〜３０００
ÅのＰＳＧ膜（第２溶融性絶縁膜）１４を形成する。
【００１９】次に、図２（ｂ）のように、ＰＳＧ膜１４
をウェットエッチングによりエッチバックし、ＰＳＧ膜
１４の一部をトレンチ内のＢＰＳＧ膜１３上に残してト
レンチ部の凹みをより小さくした後、全面にＬＰＣＶＤ
法により厚さ２００〜５００Åの窒化膜（第２窒化膜）
１５を被着させる。その後、フォトリソグラフィ技術に
よりレジスト１６に開口部１７を設け、窒化膜１５，１
２および酸化膜１１を選択的にエッチングする。
をウェットエッチングによりエッチバックし、ＰＳＧ膜
１４の一部をトレンチ内のＢＰＳＧ膜１３上に残してト
レンチ部の凹みをより小さくした後、全面にＬＰＣＶＤ
法により厚さ２００〜５００Åの窒化膜（第２窒化膜）
１５を被着させる。その後、フォトリソグラフィ技術に
よりレジスト１６に開口部１７を設け、窒化膜１５，１
２および酸化膜１１を選択的にエッチングする。
【００２０】次いで、図２（ｃ）のように、レジスト１
６を剥離した後、ＮＰＮトランジスタのコレクタ電極を
取り出すため、例えばＰＣｌ3 の拡散により開口部１７
の下に層抵抗１０〜３０Ω／□のＮ+ 型拡散領域１８を
形成する。その後、Ｎ２雰囲気中１０００℃で３０〜６
０分間の熱処理によりＮ+ 型拡散領域１８をＮ+ 型埋込
領域２に到達させるようにするが、このとき同時に熱酸
化も行っておく。
６を剥離した後、ＮＰＮトランジスタのコレクタ電極を
取り出すため、例えばＰＣｌ3 の拡散により開口部１７
の下に層抵抗１０〜３０Ω／□のＮ+ 型拡散領域１８を
形成する。その後、Ｎ２雰囲気中１０００℃で３０〜６
０分間の熱処理によりＮ+ 型拡散領域１８をＮ+ 型埋込
領域２に到達させるようにするが、このとき同時に熱酸
化も行っておく。
【００２１】次に、図３（ａ）のように、フォトリソグ
ラフィ技術によりレジスト２０をトレンチ上にのみ残る
ようにし、窒化膜１５，１２および酸化膜１１，１９を
選択的にエッチングし、レジスト２０下の窒化膜１５が
トレンチ上部を覆う状態で残されるように形成する。
ラフィ技術によりレジスト２０をトレンチ上にのみ残る
ようにし、窒化膜１５，１２および酸化膜１１，１９を
選択的にエッチングし、レジスト２０下の窒化膜１５が
トレンチ上部を覆う状態で残されるように形成する。
【００２２】次いで、図３（ｂ）のように、全面に厚さ
５００〜１０００Åの熱酸化膜（第２酸化膜）２１を膜
厚精度良く形成した後、この酸化膜２１を介して例えば
ボロンのイオン注入を加速エネルギ２０〜５０ＫｅＶ、
ドーズ量２〜５×１０13ｃｍ-2で行い、深さ０．４〜
０．６μｍのベースとなるＰ型拡散領域２２を形成し、
その後例えばひ素のイオン注入を加速エネルギ６０〜８
０ＫｅＶ、ドーズ量０．５〜１×１０16ｃｍ-2で行った
後、Ｎ2 雰囲気中９５０℃で３０〜６０分間の熱処理を
行って深さ０．２〜０．４μｍのエミッタとなるＮ+ 型
拡散領域２３ａ、およびコレクタ電極取り出しとなるＮ
+ 型拡散領域２３ｂを形成する。
５００〜１０００Åの熱酸化膜（第２酸化膜）２１を膜
厚精度良く形成した後、この酸化膜２１を介して例えば
ボロンのイオン注入を加速エネルギ２０〜５０ＫｅＶ、
ドーズ量２〜５×１０13ｃｍ-2で行い、深さ０．４〜
０．６μｍのベースとなるＰ型拡散領域２２を形成し、
その後例えばひ素のイオン注入を加速エネルギ６０〜８
０ＫｅＶ、ドーズ量０．５〜１×１０16ｃｍ-2で行った
後、Ｎ2 雰囲気中９５０℃で３０〜６０分間の熱処理を
行って深さ０．２〜０．４μｍのエミッタとなるＮ+ 型
拡散領域２３ａ、およびコレクタ電極取り出しとなるＮ
+ 型拡散領域２３ｂを形成する。
【００２３】最後に、図３（ｃ）に示すように、全面に
ＬＰＣＶＤ法により厚さ１０００〜２０００Åの窒化膜
２４を被着した後、窒化膜２４および酸化膜２１を選択
的にエッチングして、例えばアルミニウムのスパッタに
よりエミッタ、ベース、およびコレクタの電極２５ａ，
２５ｂ，２５ｃを形成する。
ＬＰＣＶＤ法により厚さ１０００〜２０００Åの窒化膜
２４を被着した後、窒化膜２４および酸化膜２１を選択
的にエッチングして、例えばアルミニウムのスパッタに
よりエミッタ、ベース、およびコレクタの電極２５ａ，
２５ｂ，２５ｃを形成する。
【００２４】したがって、この製造方法では、トレンチ
の表面を平坦化した後に、トレンチの表面に窒化膜１５
を残しておき、これをマスクとして酸化膜１９，１１を
エッチングしても、トレンチ内に形成されているＧＳＧ
膜１４やＢＰＳＧ膜１３がエッチングされてその表面の
平坦性が損なわれることはない。これにより上層の配線
層における断切れ等の断線を未然に防止することが可能
となる。また、その一方で、酸化膜をエッチングした後
に、新たに酸化膜２１を形成し、この酸化膜２１をイオ
ン注入の際のチャネリング防止用酸化膜として用いるこ
とでイオン注入層の深さを高精度に管理することがで
き、浅い接合のトランジスタを特性ばらつきが生じるこ
となく製造することが可能となる。
の表面を平坦化した後に、トレンチの表面に窒化膜１５
を残しておき、これをマスクとして酸化膜１９，１１を
エッチングしても、トレンチ内に形成されているＧＳＧ
膜１４やＢＰＳＧ膜１３がエッチングされてその表面の
平坦性が損なわれることはない。これにより上層の配線
層における断切れ等の断線を未然に防止することが可能
となる。また、その一方で、酸化膜をエッチングした後
に、新たに酸化膜２１を形成し、この酸化膜２１をイオ
ン注入の際のチャネリング防止用酸化膜として用いるこ
とでイオン注入層の深さを高精度に管理することがで
き、浅い接合のトランジスタを特性ばらつきが生じるこ
となく製造することが可能となる。
【００２５】図４は本発明の第２実施例を工程順に説明
する断面図である。この第２実施例は、コレクタの形成
を第１実施例のような拡散ではなく、イオン注入で行う
場合である。図４（ａ）に至るまでは、第１実施例の図
２（ｂ）までの工程と全く同じであり、その説明は省略
する。図４（ａ）において、窒化膜１５を形成した後、
フォトリソグラフィ技術によりレジスト２０をトレンチ
上にのみ残るようにし、窒化膜１５，１２および酸化膜
１１を選択的にエッチングし、レジスト２０下に残され
た窒化膜１５がトレンチ上部を覆うように形成する。
する断面図である。この第２実施例は、コレクタの形成
を第１実施例のような拡散ではなく、イオン注入で行う
場合である。図４（ａ）に至るまでは、第１実施例の図
２（ｂ）までの工程と全く同じであり、その説明は省略
する。図４（ａ）において、窒化膜１５を形成した後、
フォトリソグラフィ技術によりレジスト２０をトレンチ
上にのみ残るようにし、窒化膜１５，１２および酸化膜
１１を選択的にエッチングし、レジスト２０下に残され
た窒化膜１５がトレンチ上部を覆うように形成する。
【００２６】次に、４（ｂ）のように、全面に厚さ５０
０〜１０００Åの熱酸化膜２１を膜厚精度良く形成した
後、フォトリソグラフィ技術によりレジスト１６に開口
部１７を設け、例えばリンのイオン注入を加速エネルギ
５０〜１００ＫｅＶ、ドーズ量０．５〜１×１０16ｃｍ
-2で行い、コレクタ電極の取り出しのためのＮ+ 型拡散
領域３０を形成する。
０〜１０００Åの熱酸化膜２１を膜厚精度良く形成した
後、フォトリソグラフィ技術によりレジスト１６に開口
部１７を設け、例えばリンのイオン注入を加速エネルギ
５０〜１００ＫｅＶ、ドーズ量０．５〜１×１０16ｃｍ
-2で行い、コレクタ電極の取り出しのためのＮ+ 型拡散
領域３０を形成する。
【００２７】次いで、（ｃ）のように、レジスト１６を
剥離した後、Ｎ2 雰囲気中１０００Åで３０〜６０分間
の熱処理によりＮ+ 型拡散領域３０をＮ+ 型埋込領域２
に到達するようなＮ+ 拡散領域１８に変える。その後の
ベース形成以降の工程については第１実施例と同じであ
る。
剥離した後、Ｎ2 雰囲気中１０００Åで３０〜６０分間
の熱処理によりＮ+ 型拡散領域３０をＮ+ 型埋込領域２
に到達するようなＮ+ 拡散領域１８に変える。その後の
ベース形成以降の工程については第１実施例と同じであ
る。
【００２８】この実施例においても、トレンチを窒化膜
１５で覆っているので、酸化膜１１をエッチングした際
にトレンチの表面がエッチングされてその平坦性が損な
われることはない。また、高精度に形成した酸化膜２１
を利用してイオン注入を行うので、イオン注入層の深さ
を高精度に管理でき、浅い接合のトランジスタを特性ば
らつきが生じることなく製造することができる。また、
この実施例では、コレクタ電極の取り出しのためのＮ+
型拡散領域３０も酸化膜２１を利用したイオン注入で行
っているため、その深さを高精度に管理することができ
る。
１５で覆っているので、酸化膜１１をエッチングした際
にトレンチの表面がエッチングされてその平坦性が損な
われることはない。また、高精度に形成した酸化膜２１
を利用してイオン注入を行うので、イオン注入層の深さ
を高精度に管理でき、浅い接合のトランジスタを特性ば
らつきが生じることなく製造することができる。また、
この実施例では、コレクタ電極の取り出しのためのＮ+
型拡散領域３０も酸化膜２１を利用したイオン注入で行
っているため、その深さを高精度に管理することができ
る。
【００２９】
【発明の効果】以上説明したように本発明は、半導体基
板に形成した素子分離用トレンチ内に溶融性の絶縁膜を
堆積してトレンチの表面を平坦化した後に、このトレン
チの表面に窒化膜を選択的に形成し、この窒化膜をマス
クにして半導体基板の素子形成領域の表面に新たに高精
度に管理された膜厚の酸化膜を形成し、この酸化膜を通
して素子形成領域にイオン注入を行って接合を形成して
いるので、新たな酸化膜を形成する際に行われる前工程
の酸化膜エッチング時に溶融性絶縁膜がエッチングされ
てトレンチ上部の平坦性が損なわれることがなく、その
一方で新たな酸化膜を通してイオン注入を行うことで高
精度に管理された深さのイオン注入層を形成することが
できる効果がある。
板に形成した素子分離用トレンチ内に溶融性の絶縁膜を
堆積してトレンチの表面を平坦化した後に、このトレン
チの表面に窒化膜を選択的に形成し、この窒化膜をマス
クにして半導体基板の素子形成領域の表面に新たに高精
度に管理された膜厚の酸化膜を形成し、この酸化膜を通
して素子形成領域にイオン注入を行って接合を形成して
いるので、新たな酸化膜を形成する際に行われる前工程
の酸化膜エッチング時に溶融性絶縁膜がエッチングされ
てトレンチ上部の平坦性が損なわれることがなく、その
一方で新たな酸化膜を通してイオン注入を行うことで高
精度に管理された深さのイオン注入層を形成することが
できる効果がある。
【００３０】また、本発明では、トレンチ内における溶
融性絶縁膜の形成に際しては、トレンチ内に第１の溶融
性絶縁膜を堆積し、これをエッチバックしてトレンチの
下部に第１の溶融性絶縁膜を残し、その上に第２の溶融
性絶縁膜を堆積し、これをエッチバックしてトレンチの
上部に第２の溶融性絶縁膜を残す工程を含んでいるの
で、トレンチの表面を高精度に平坦化することが可能と
なる。
融性絶縁膜の形成に際しては、トレンチ内に第１の溶融
性絶縁膜を堆積し、これをエッチバックしてトレンチの
下部に第１の溶融性絶縁膜を残し、その上に第２の溶融
性絶縁膜を堆積し、これをエッチバックしてトレンチの
上部に第２の溶融性絶縁膜を残す工程を含んでいるの
で、トレンチの表面を高精度に平坦化することが可能と
なる。
【００３１】更に、本発明では、トレンチを形成した
後、半導体基板の表面及びトレンチ内面に熱酸化により
第１の酸化膜を形成し、この第１の酸化膜上に第１の窒
化膜を形成し、トレンチ内に溶融性絶縁膜を堆積してト
レンチ表面を平坦化した後、全面に第２の窒化膜を形成
し、フォトリソグラフィ技術によりトレンチ以外の領域
の第１及び第２の窒化膜と第１の酸化膜を除去し、その
上で全面に熱酸化により第２の酸化膜を形成し、この第
２の酸化膜を通して素子形成領域にイオン注入を行って
素子の接合を形成しているので、第１，第２の窒化膜と
第１の酸化膜のエッチング時に溶融性絶縁膜がエッチン
グされることがなく、トレンチ表面の平坦性が確保でき
るとともに、第２の酸化膜を新たに形成することでイオ
ン注入により形成する接合の深さを高精度に管理するこ
とが可能となる。
後、半導体基板の表面及びトレンチ内面に熱酸化により
第１の酸化膜を形成し、この第１の酸化膜上に第１の窒
化膜を形成し、トレンチ内に溶融性絶縁膜を堆積してト
レンチ表面を平坦化した後、全面に第２の窒化膜を形成
し、フォトリソグラフィ技術によりトレンチ以外の領域
の第１及び第２の窒化膜と第１の酸化膜を除去し、その
上で全面に熱酸化により第２の酸化膜を形成し、この第
２の酸化膜を通して素子形成領域にイオン注入を行って
素子の接合を形成しているので、第１，第２の窒化膜と
第１の酸化膜のエッチング時に溶融性絶縁膜がエッチン
グされることがなく、トレンチ表面の平坦性が確保でき
るとともに、第２の酸化膜を新たに形成することでイオ
ン注入により形成する接合の深さを高精度に管理するこ
とが可能となる。
【図１】本発明の第１実施例の製造方法を工程順に示す
断面図のその１である。
断面図のその１である。
【図２】本発明の第１実施例の製造方法を工程順に示す
断面図のその２である。
断面図のその２である。
【図３】本発明の第１実施例の製造方法を工程順に示す
断面図のその３である。
断面図のその３である。
【図４】本発明の第２実施例の製造方法の要部を工程順
に示す断面図である。
に示す断面図である。
【図５】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図６】従来の製造方法の他の例を工程順に示す断面図
である。
である。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込領域 ３ Ｎ型エピタキシャル層 ４ Ｐ+ 型拡散領域 １１ 第１の酸化膜 １２ 第１の窒化膜 １３ ＢＰＳＧ膜（第１の溶融性絶縁膜） １４ ＰＳＧ膜（第２の溶融性絶縁膜） １５ 第２の窒化膜 ２１ 第２の酸化膜 ２２，２３ａ，２３ｂ 接合
Claims (4)
- 【請求項１】 半導体基板の一部をエッチングして素子
分離用トレンチを形成する工程と、このトレンチ内に溶
融性の絶縁膜を堆積してトレンチの表面を平坦化する工
程と、このトレンチの表面に窒化膜を選択的に形成する
工程と、この窒化膜をマスクにして前記半導体基板の素
子形成領域の表面の酸化膜をエッチング除去する工程
と、前記半導体基板の素子形成領域の表面に高精度に管
理された膜厚の酸化膜を形成する工程と、この酸化膜を
通して素子形成領域にイオン注入を行って前記半導体基
板に素子を構成する接合を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の一部をエッチングして素子
分離用トレンチを形成する工程と、このトレンチ内に第
１の溶融性絶縁膜を堆積し、これをエッチバックしてト
レンチの下部に第１の溶融性絶縁膜を残す工程と、前記
第１の溶融性絶縁膜の上に第２の溶融性絶縁膜を堆積
し、これをエッチバックしてトレンチの上部に第２の溶
融性絶縁膜を残してトレンチの表面を平坦化する工程
と、このトレンチの表面に窒化膜を選択的に形成する工
程と、この窒化膜をマスクにして前記半導体基板の素子
形成領域の表面の酸化膜をエッチング除去する工程と、
前記半導体基板の素子形成領域の表面に高精度に管理さ
れた膜厚の酸化膜を形成する工程と、この酸化膜を通し
て素子形成領域にイオン注入を行って前記半導体基板に
素子を構成する接合を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項３】 半導体基板の一部をフォトリソグラフィ
技術によりエッチングして素子分離用トレンチを形成す
る工程と、この半導体基板の表面及び前記トレンチ内面
に熱酸化により第１の酸化膜を形成する工程と、この第
１の酸化膜上に第１の窒化膜を形成する工程と、前記ト
レンチ内を完全に埋め込むように全面に溶融性絶縁膜を
堆積し、これをエッチバックして前記トレンチ内にのみ
前記溶融性絶縁膜を残してトレンチ表面を平坦化する工
程と、全面に第２の窒化膜を形成する工程と、フォトリ
ソグラフィ技術により前記トレンチ以外の領域の前記第
１及び第２の窒化膜と前記第１の酸化膜を除去する工程
と、全面に熱酸化により第２の酸化膜を形成する工程
と、この第２の酸化膜を通して素子形成領域にイオン注
入を行って前記半導体基板に素子を構成する接合を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 第２の酸化膜を通してイオン注入してト
ランジスタのコレクタ、ベース、エミッタの各接合を形
成する請求項３の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18642294A JPH0831926A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18642294A JPH0831926A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831926A true JPH0831926A (ja) | 1996-02-02 |
Family
ID=16188155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18642294A Pending JPH0831926A (ja) | 1994-07-15 | 1994-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831926A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238647A (ja) * | 1989-03-10 | 1990-09-20 | Nec Corp | 絶縁分離溝の製造方法 |
| JPH0574927A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
-
1994
- 1994-07-15 JP JP18642294A patent/JPH0831926A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238647A (ja) * | 1989-03-10 | 1990-09-20 | Nec Corp | 絶縁分離溝の製造方法 |
| JPH0574927A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
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