JPH0832030A - 抵抗素子及びこれが集積された半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 レイアウト面積の縮小が容易な抵抗素子及
び、抵抗値のばらつきを小さく抑えたまま抵抗素子のレ
イアウト面積の縮小を容易にすることにより、半導体装
置の特性変動に及ぼす影響を最低限に抑えて、集積度の
向上を図る半導体装置を提供する。 【構成】 半導体基板からなる基板１の垂直溝２内に、
絶縁膜３を介在して基板１の垂直方向Ｖに抵抗幅Ｗを有
すると共に基板１の水平方向Ｈに抵抗長Ｌを有し、不純
物がドープされて所望の抵抗値を有する多結晶半導体か
らなる抵抗体４を埋設して、抵抗素子７を構成する。抵
抗幅Ｗを垂直方向Ｖに大きくとることにより水平方向Ｈ
の抵抗長Ｌは小さくして所望の抵抗値が得られるため、
抵抗素子７のレイアウト面積の縮小が容易になる。ま
た、不純物のドープ量により所望の対抗値が得られるた
め、抵抗値のばらつきを小さく抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、抵抗素子に関し、特
に、半導体装置の一構成素子として能動素子と同一半導
体基板に集積される抵抗素子に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】ＩＣ、ＬＳＩ等の半導体装置は、能動素
子として動作するトランジスタ以外に受動素子として動
作する抵抗素子が同一半導体基板に集積される。この抵
抗素子は半導体基板にトランジスタを製造する場合の製
造工程の一部の工程を利用して、同時に同一半導体基板
に製造される。例えばトランジスタの製造工程である拡
散工程の一部を利用して、抵抗素子はトランジスタと同
一半導体基板に製造される。

【０００３】このような抵抗素子の製造については、オ
ーム社発行「半導体集積回路入門」、昭和４２年５月２
５日第１版発行、Ｐ１０２〜Ｐ１０３に記載されてい
る。この文献には、拡散によって製造する抵抗は、トラ
ンジスタのエミッタ層の拡散と同時か、あるいはベース
層の拡散と同時に行なわれることが開示されている。こ
のようにして製造される抵抗素子の抵抗値は、半導体基
板の表面と水平方向に共に設定される抵抗長Ｌ及び抵抗
幅Ｗの値に依存して決定される。すなわち、半導体基板
の水平方向に抵抗長Ｌ及び抵抗幅Ｗを設定することによ
り、各値に依存した必要な抵抗値を得るようになってい
る。

【０００４】

【発明が解決しようとする課題】前記抵抗素子を半導体
基板に製造する場合、所望の抵抗値を得るにはこの抵抗
値に応じて半導体基板の水平方向に抵抗長Ｌ及び抵抗幅
Ｗを設定しなければならないので、抵抗値によっては抵
抗長Ｌ及び抵抗幅Ｗの水平方向の値が大きくなるのは避
けられない。従って、半導体基板に占めるレイアウト面
積が大きくなるという問題が生ずる。

【０００５】また、この抵抗素子をトランジスタのよう
な能動素子と同一半導体基板に集積して半導体装置を製
造する場合、半導体装置の集積度の向上を図るにはトラ
ンジスタのレイアウト面積だけでなく抵抗素子のレイア
ウト面積も縮小することが不可欠となる。ここで、トラ
ンジスタのレイアウト面積は最近のプロセス加工技術の
向上により縮小が比較的容易であるが、抵抗素子に関し
ては前記のような理由によって、レイアウト面積の縮小
は困難となる。また、無理に抵抗素子のレイアウト面積
を縮小しようとすると、抵抗素子はもともと製造におい
て抵抗値が大きくばらつき易いので、縮小に伴って半導
体装置の特性変動に影響を及ぼすようになる。

【０００６】本発明の目的は、レイアウト面積の縮小が
容易な抵抗素子を提供することにある。

【０００７】本発明の他の目的は、抵抗値のばらつきを
小さく抑えたままレイアウト面積の縮小が容易な抵抗素
子を提供することにある。

【０００８】本発明のその他の目的は、抵抗値のばらつ
きを小さく抑えたまま抵抗素子のレイアウト面積の縮小
を容易にすることにより、半導体装置の特性変動に及ぼ
す影響を最低限に抑えて、集積度の向上を図る半導体装
置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。

【００１１】（１）本発明の抵抗素子は、基板に選択的
に垂直溝が形成され、この基板の垂直溝の内壁面には絶
縁膜が形成されている。基板の垂直溝内には絶縁膜を介
在して基板の垂直方向に抵抗幅を有すると共に、基板の
水平方向に抵抗長を有する抵抗体が埋設されている。

【００１２】（２）本発明の他の抵抗素子は、半導体基
板に選択的に垂直溝が形成され、この半導体基板の垂直
溝の内壁面には絶縁膜が形成されている。半導体基板の
垂直溝内には絶縁膜を介在して、半導体基板の垂直方向
に抵抗幅を有すると共に半導体基板の水平方向に抵抗長
を有し、不純物がドープされて所望の抵抗値を有するよ
うに形成された多結晶半導体からなる抵抗体が埋設され
ている。

【００１３】（３）本発明の半導体装置は、半導体基板
の所望の位置には能動素子が集積されている。また、半
導体基板の他の位置には、この半導体基板に選択的に形
成された垂直溝と、この垂直溝の内壁面に形成された絶
縁膜と、前記垂直溝内に絶縁膜を介在して埋設され、前
記半導体基板の垂直方向に抵抗幅を有すると共に前記半
導体基板の水平方向に抵抗長を有し、不純物がドープさ
れて所望の抵抗値を有するように形成された多結晶半導
体からなる抵抗体とから構成された抵抗素子が集積され
ている。

【００１４】

【作用】上述した（１）の手段によれば、本発明の抵抗
素子は、基板の垂直溝内に絶縁膜を介在して基板の垂直
方向に抵抗幅を有すると共に、基板の水平方向に抵抗長
を有する抵抗体が埋設されて構成されるので、抵抗素子
のレイアウト面積の縮小が容易になる。

【００１５】上述した（２）の手段によれば、本発明の
抵抗素子は、半導体基板の垂直溝内に絶縁膜を介在して
半導体基板の垂直方向に抵抗幅を有すると共に半導体基
板の水平方向に抵抗長を有し、不純物がドープされて所
望の抵抗値を有する多結晶半導体からなる抵抗体が埋設
されて構成されるので、抵抗値のばらつきを小さく抑え
たまま抵抗素子のレイアウト面積の縮小が容易になる。

【００１６】上述した（３）の手段によれば、本発明の
半導体装置は、同一半導体基板の所望の位置に能動素子
が集積され、他の位置には、前記半導体基板の垂直溝内
に絶縁膜を介在して半導体基板の垂直方向に抵抗幅を有
すると共に半導体基板の水平方向に抵抗長を有し、不純
物がドープされて所望の抵抗値を有する多結晶半導体か
らなる抵抗体が埋設されて構成された抵抗素子が集積さ
れるので、抵抗値のばらつきを小さく抑えたまま抵抗素
子のレイアウト面積の縮小が容易になり、半導体装置の
特性変動に及ぼす影響を最低限に抑えて、集積度の向上
を図ることができる。

【００１７】

【実施例】以下図面を参照して本発明の実施例を説明す
る。

【００１８】（実施例１）図１は本発明の実施例１によ
る抵抗素子を示す斜視図で、図２は図１のＡ−Ａ断面図
である。１は例えばＰ導電型のシリコン単結晶基板から
なる基板で、この基板１には選択的に垂直溝２が形成さ
れている。この垂直溝２は、いわゆるトレンチ構造を有
しており、基板１の水平方向ｈの寸法ｄ（後述の厚さｄ
に相当）よりも大きい垂直方向Ｖの寸法Ｗ（後述の抵抗
幅Ｗに相当）を有すると共に、その水平方向ｈと直交す
る他の水平方向Ｈの寸法Ｌ（後述の抵抗長Ｌに相当）を
有している。なお、水平方向ｈ及びこれと直交する他の
水平方向Ｈは相対的な関係を示しており、基板１の表面
に水平方向であればいずれもどのような向きにも選ぶこ
とができる。このような垂直溝２は異方性エッチング処
理等の加工技術を用いて形成される。例えば、この垂直
溝２は、後述するように、リアクティブ・イオン・エッ
チング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）
による異方性エッチングによって形成される。

【００１９】３は例えば二酸化シリコン（ＳｉＯ2 ）か
らなる絶縁膜で、ＣＶＤ法等の気相成長技術を用いて、
垂直溝２の内壁面に形成される。４は例えば多結晶シリ
コンからなる抵抗体で、ＣＶＤ法等の気相成長技術を用
いて形成されて、垂直溝２内に絶縁膜３を介在して埋設
される。この多結晶シリコンからなる抵抗体４には不純
物例えばボロン、燐、砒素、アンチモン等がイオン打ち
込み法等を用いてドープされて、所望の抵抗値を有する
ように形成されている。ここで、この多結晶シリコンか
らなる抵抗体４は基板１の垂直方向Ｖに抵抗幅Ｗを有す
るとともに、基板１の水平方向Ｈに抵抗長Ｌを有するよ
うに形成され、さらに水平方向ｈに厚さｄを有するよう
に形成されている。

【００２０】これにより、この抵抗体４は、（抵抗幅Ｗ
×抵抗長Ｌ×厚さｄ）で決定される所望の抵抗値を有す
ることになる。ここで、（抵抗幅Ｗ×厚さｄ）＝Ａの値
は抵抗体４の断面積を示しており、抵抗値は（断面積Ａ
×抵抗長Ｌ）で示されるので、一定の抵抗値を得る場合
には、抵抗幅Ｗを大きく設定することにより、抵抗長Ｌ
は小さくできることになる。このことは、基板１に占め
る抵抗体４のレイアウト面積が小さくできることを意味
している。

【００２１】図２に示すように、所望の抵抗値を有する
ように形成された多結晶シリコンからなる抵抗体４に
は、基板１の絶縁膜３上に例えばアルミニウムからなる
一対の電極５が引き出されることによって、抵抗素子７
として構成される。抵抗体４の表面は二酸化シリコン等
の絶縁膜６によって保護される。基板１の抵抗素子７が
形成された位置以外の表面は絶縁膜３あるいは他の絶縁
膜によって保護される。

【００２２】次に、図３乃至図７を参照して実施例１の
抵抗素子の製造方法を工程順に説明する。図３に示すよ
うに、まず、Ｐ導電型のシリコン単結晶基板からなる基
板１を用意して、この基板１の垂直溝を形成すべき表面
以外にフォトレジスト８を塗布する。次に、図４に示す
ように、基板１に対して例えばＳＦ6 とＣＣｌ4 との混
合ガスを供給して、ＲＩＥによる異法性エッチングを行
って、フォトレジスト８が塗布されていない基板１表面
に選択的に、前記のように垂直方向Ｖに寸法Ｗ、水平方
向ｈに寸法ｄ、他の水平方向Ｈに寸法Ｌを有する垂直溝
２を形成する。続いて、フォトレジスト８を除去した
後、図５に示すように、基板１に対して例えばＳｉＨ4
とＯ2 との混合ガスを供給して、ＣＶＤによる気相成長
を行って、垂直溝２の内壁面を含む基板１表面に二酸化
シリコンからなる絶縁膜３を形成する。

【００２３】次に、図６に示すように、基板１に対して
例えばＳｉＣｌ4 とＨ2 との混合ガスを供給して、ＣＶ
Ｄによる気相成長を行って、垂直溝２内に絶縁膜３を介
在して多結晶シリコンからなる抵抗体４を埋設する。続
いて、図７に示すように、この多結晶シリコンからなる
抵抗体４に例えば＋ボロンイオンをイオン打ち込み法に
より打ち込んだ後、熱処理を施すことにより、ボロンを
ドープして抵抗体４を所望の抵抗値に制御する。ボロン
の打ち込みに際しては、不要部分をフォトレジスト８で
マスクしておくことにより、多結晶シリコンからなる抵
抗体４に対してのみボロンをドープすることができる。

【００２４】次に、図２に示すように、多結晶シリコン
からなる抵抗体４の両端部から基板１の絶縁膜３上に一
対の電極５を引き出すように形成する。これは、例えば
アルミニウムをＣＶＤ法等により全面に付着したのち、
フォトエッチングを行って、不要部分を除去することに
より行う。続いて、抵抗体４の表面に例えば二酸化シリ
コンからなる絶縁膜６を、前記のようなＣＶＤ法等を用
いて形成する。基板１の表面の絶縁膜３は図５の工程時
に形成された二酸化シリコンをそのまま用いても良く、
あるいは基板１から熱的に成長した二酸化シリコンを用
いても良い。以上の各工程によって実施例１の抵抗素子
７が製造される。

【００２５】このような実施例１によれば次のような効
果が得られる。

【００２６】（１）抵抗素子７は、基板１の垂直溝２内
に絶縁膜３を介在して基板１の垂直方向Ｖに抵抗幅Ｗを
有すると共に、基板１の水平方向Ｈに抵抗長Ｌを有する
抵抗体４が埋設されて構成されるので、抵抗幅Ｗを垂直
方向Ｖに大きくとることにより水平方向Ｈの抵抗長Ｌは
小さくして所望の抵抗値が得られるため、抵抗素子７の
レイアウト面積の縮小が容易になる。

【００２７】（２）抵抗素子７は、半導体基板からなる
基板１の垂直溝２内に絶縁膜３を介在して基板１の垂直
方向Ｖに抵抗幅Ｗを有すると共に基板１の水平方向Ｈに
抵抗長Ｌを有し、不純物がドープされて所望の抵抗値を
有する多結晶半導体からなる抵抗体４が埋設されて構成
されるので、不純物のドープ量により所望の抵抗値が得
られるため、抵抗値のばらつきを小さく抑えたま抵抗素
子７のレイアウト面積の縮小が容易になる。

【００２８】（実施例２）図９は実施例２による半導体
装置を示す断面図で、図８に示したような回路構成の例
えばＮＰＮトランジスタからなるトランジスタ１０及び
このトランジスタ１０のエミッタ領域に接続する抵抗素
子７を同一半導体基板に集積した構造を示すもので、図
１０は図９の配線パターンを示す上面図である。半導体
装置１６の例えばＰ導電型のシリコン単結晶基板からな
る基板１の所望位置であるアイソレーション領域９で絶
縁されたアイランド１１には、Ｎ導電型のコレクタ領域
１２、このコレクタ領域１２内に選択的に形成されたＰ
導電型のベース領域１３、このベース領域１３内に選択
的に形成されたＮ導電型のエミッタ領域１４からなる能
動素子として動作するＮＰＮ型トランジスタからなるト
ランジスタ１０が集積されている。コレクタ領域１２、
ベース領域１３、エミッタ領域１４は拡散法、イオン打
ち込み法等を用いて形成される。トランジスタ１０の表
面は各領域１２、１３、１４の形成時成長した例えば二
酸化シリコンからなる絶縁膜１５で保護されている。な
お、各領域１２、１３、１４の導電型は一例を示したも
のであり、逆の導電型を選ぶことができる。

【００２９】一方、半導体装置１６の基板１の他の位置
には、基板１に選択的に形成された垂直方向Ｖに寸法
Ｗ、水平方向ｈに寸法ｄ、他の水平方向Ｈに寸法Ｌを有
する垂直溝２と、この垂直溝２の内壁面に形成された例
えば二酸化シリコンからなる絶縁膜３と、垂直溝２内に
絶縁膜３を介在して埋設され、基板１の垂直方向Ｖに抵
抗幅Ｗを有すると共に基板１の水平方向Ｈに抵抗長Ｌを
有し、不純物がドープされて所望の抵抗値を有するよう
に形成された多結晶半導体からなる抵抗体４とから構成
され、この抵抗体４から引き出された例えばアルミニウ
ムからなる一対の電極５を有する抵抗素子７が集積され
ている。この抵抗素子７は前記の製造方法によって製造
される。

【００３０】抵抗素子７から引き出された一対の電極５
の一方は、絶縁膜１５上を延長されて、トランジスタ１
０のエミッタ領域１４上の絶縁膜１５に形成されたコン
タクトホール１４Ｅを通してエミッタ領域１４に接続さ
れて、エミッタ電極１４ｅとして働く。また、べース領
域１３上の絶縁膜１５に形成されたコンタクトホール１
３Ｂを通してベース電極１３ｂが引き出されており、さ
らに、コレクタ１２上の絶縁膜１５に形成されたコンタ
クトホール１２Ｃを通してコレクタ電極１２ｃが引き出
されている。

【００３１】このような実施例２によれば次のような効
果が得られる。

【００３２】半導体装置１６は、同一基板１の所望の位
置に能動素子として動作するトランジスタ１０が集積さ
れ、他の位置には、前記実施例１で示された構造の抵抗
素子７が集積されるので、抵抗値のばらつきを小さく抑
えたまま抵抗素子７のレイアウト面積の縮小が容易にな
り、半導体装置１６の特性変動に及ぼす影響を最低限に
抑えて、集積度の向上を図ることができる。

【００３３】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００３４】例えば、前記各実施例では基板１としては
シリコン単結晶基板を用いる例で説明したが、この基板
１はシリコンに限らず他の半導体材料からなる単結晶基
板を用いることができる。また、この基板１は半導体材
料に限らず、例えばセラミックスのような絶縁材料から
なるものを用いるようにしても良い。このように絶縁材
料からなる基板１を用いた場合には、半導体装置を構成
する能動素子として動作するトランジスタはチップの形
でこの基板１の表面に実装される。

【００３５】また、前記各実施例では絶縁膜３としては
二酸化シリコンを用いる例で説明したが、この絶縁膜３
はこれに限らず他の絶縁材料を用いることができる。例
えば窒化シリコン（Ｓｉ3 Ｎ4 ）、酸化アルミニウム
（Ａｌ2 Ｏ3 ）等の他の絶縁材料を用いることができ、
これらの絶縁材料は二酸化シリコンの場合と同様にＣＶ
Ｄ法等の気相成長技術を用いて形成することができる。
さらに、この絶縁膜３は一層に限らず同一材料あるいは
異なる材料からなる複数層から形成されていても良い。

【００３６】また、前記実施例では抵抗体４としては多
結晶シリコンを用いる例で説明したが、この抵抗体４は
シリコンに限らず他の半導体材料を用いることができ
る。さらに、この抵抗体４にドープする不純物はボロン
のような特定の不純物に限ることなく、燐、砒素、アン
チモン等のその他の不純物を用いることができる。さら
にまた、この抵抗体４としては半導体材料以外の抵抗材
料を用いるようにしても良い。

【００３７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である抵抗素
子の形成技術に適用した場合について説明したが、それ
に限定されるものではない。本発明は、少なくとも基板
に垂直溝を形成して、この垂直溝内に抵抗体を埋設して
素子を形成する条件のものには適用できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【００３９】抵抗素子のレイアウト面積の縮小が容易に
なる。

【００４０】抵抗値のばらつきを小さく抑えたまま抵抗
素子のレイアウト面積の縮小が容易になる。

【００４１】抵抗値のばらつきを小さく抑えたまま抵抗
素子のレイアウト面積の縮小が容易になり、半導体装置
の特性変動に及ぼす影響を最低限に抑えて、集積度の向
上を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１による抵抗素子を示す斜視図
である。

【図２】図１のＡ−Ａ断面図である。

【図３】本発明の実施例１による抵抗素子の製造方法の
一工程を示す断面図である。

【図４】本発明の実施例１による抵抗素子の製造方法の
他の工程を示す断面図である。

【図５】本発明の実施例１による抵抗素子の製造方法の
その他の工程を示す断面図である。

【図６】本発明の実施例１による抵抗素子の製造方法の
その他の工程を示す断面図である。

【図７】本発明の実施例１による抵抗素子の製造方法の
その他の工程を示す断面図である。

【図８】本発明の実施例２による半導体装置の回路構成
図である。

【図９】本発明の実施例２による半導体装置を示す断面
図である。

【図１０】本発明の実施例２による半導体装置を示す上
面図である。

【符号の説明】

１…基板、２…垂直溝、３…絶縁膜、４…抵抗体、５…
一対の電極、６…絶縁膜、７…抵抗素子、８…フォトレ
ジスト、９…アイソレーション領域、１０…トランジス
タ（能動素子）、１１…アイランド、１２…コレクタ領
域、１２Ｅ…コレクタコンタクトホール、１２ｅ…コレ
クタ電極、１３…ベース領域、１３Ｂ…ベースコンタク
トホール、１３ｂ…ベース電極、１４…エミッタ領域、
１４Ｅ…エミッタコンタクトホール、１４ｅ…エミッタ
電極、１５…絶縁膜、１６…半導体装置。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 選択的に垂直溝が形成された基板と、こ
   の基板の垂直溝の内壁面に形成された絶縁膜と、前記垂
   直溝内に絶縁膜を介在して埋設され、前記基板の垂直方
   向に抵抗幅を有すると共に前記基板の水平方向に抵抗長
   を有する抵抗体とから構成されたことを特徴とする抵抗
   素子。
2. 【請求項２】 前記基板は半導体基板からなると共に、
   前記抵抗体は多結晶半導体からなることを特徴とする請
   求項１記載の抵抗素子。
3. 【請求項３】 選択的に垂直溝が形成された半導体基板
   と、この基板の垂直溝の内壁面に形成された絶縁膜と、
   前記垂直溝内に絶縁膜を介在して埋設され、前記半導体
   基板の垂直方向に抵抗幅を有すると共に前記半導体基板
   の水平方向に抵抗長を有し、不純物がドープされて所望
   の抵抗値を有するように形成された多結晶半導体からな
   る抵抗体とから構成されたことを特徴とする抵抗素子。
4. 【請求項４】 半導体基板の所望の位置に集積された能
   動素子及び前記半導体基板の他の位置に集積され、前記
   半導体基板に選択的に形成された垂直溝と、この垂直溝
   の内壁面に形成された絶縁膜と、前記垂直溝内に絶縁膜
   を介在して埋設され、前記半導体基板の垂直方向に抵抗
   幅を有すると共に前記半導体基板の水平方向に抵抗長を
   有し、不純物がドープされて所望の抵抗値を有するよう
   に形成された多結晶半導体からなる抵抗体とから構成さ
   れた抵抗素子を含むことを特徴とする半導体装置。