JPH08320887A - Ｖｈｄｌ記述方式 - Google Patents
Ｖｈｄｌ記述方式Info
- Publication number
- JPH08320887A JPH08320887A JP7126097A JP12609795A JPH08320887A JP H08320887 A JPH08320887 A JP H08320887A JP 7126097 A JP7126097 A JP 7126097A JP 12609795 A JP12609795 A JP 12609795A JP H08320887 A JPH08320887 A JP H08320887A
- Authority
- JP
- Japan
- Prior art keywords
- name
- entity
- architecture
- configuration
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 108010062580 Concanavalin A Proteins 0.000 description 1
Abstract
(57)【要約】
【目的】 入力されたモデル名から、entity名、archit
ecture名、及び configuration名を自動的に決定し、さ
らに、ＶＨＤＬのフォーマットに従うentity部、archit
ecture部、及び configuration部のひな型を自動的に記
述するＶＨＤＬ記述方式を提供する。 【構成】 入力されたモデル名を用いて、ｅｎｔ−モデ
ル名、ａｒｃ−モデル名、及びｃｆｇ−モデル名を、そ
れぞれentity名、architecture名、及び configuration
名とする（ステップＳ１）。各部のフォーマットを読み
出して、これらのentity名、architecture名、及び con
figuration名を含むentity部、architecture部、及び c
onfiguration部のひな型を生成する。
ecture名、及び configuration名を自動的に決定し、さ
らに、ＶＨＤＬのフォーマットに従うentity部、archit
ecture部、及び configuration部のひな型を自動的に記
述するＶＨＤＬ記述方式を提供する。 【構成】 入力されたモデル名を用いて、ｅｎｔ−モデ
ル名、ａｒｃ−モデル名、及びｃｆｇ−モデル名を、そ
れぞれentity名、architecture名、及び configuration
名とする（ステップＳ１）。各部のフォーマットを読み
出して、これらのentity名、architecture名、及び con
figuration名を含むentity部、architecture部、及び c
onfiguration部のひな型を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＶＨＤＬ記述方式に関
する。
する。
【０００２】
【従来の技術】ＶＨＤＬ言語は、回路設計支援装置にお
いて使用される言語である。このＶＨＤＬ言語を用いた
回路の記述には、その回路と外部との接続情報（入出力
ピン情報）を記述するentity部、その回路の動作を記述
するarchitecture部、及びentity部とarchitecture部と
の対応関係を記述する configuration部が含まれてい
る。例えば、図５（ａ）に示すＮＡＮＤ回路を、ＶＨＤ
Ｌ言語を用いて記述すると、図５（ｂ）に示すようにな
る。
いて使用される言語である。このＶＨＤＬ言語を用いた
回路の記述には、その回路と外部との接続情報（入出力
ピン情報）を記述するentity部、その回路の動作を記述
するarchitecture部、及びentity部とarchitecture部と
の対応関係を記述する configuration部が含まれてい
る。例えば、図５（ａ）に示すＮＡＮＤ回路を、ＶＨＤ
Ｌ言語を用いて記述すると、図５（ｂ）に示すようにな
る。
【０００３】図５（ｂ）からも分かるように、entity
部、architecture部、及び configuration部には、それ
ぞれentity名（ent-・・・）、architecture名（arc-・
・・）、及び configuration名（cfg-・・・）と呼ばれ
る記述がある。ここには、記述しようとする回路（モデ
ル）名（図５では「nand」）が記入される。
部、architecture部、及び configuration部には、それ
ぞれentity名（ent-・・・）、architecture名（arc-・
・・）、及び configuration名（cfg-・・・）と呼ばれ
る記述がある。ここには、記述しようとする回路（モデ
ル）名（図５では「nand」）が記入される。
【０００４】従来のＶＨＤＬ記述方式では、これらenti
ty名、architecture名、及び configuration名を１つづ
つ決定し、ＶＨＤＬのフォーマットに合わせて１行１行
記述している。
ty名、architecture名、及び configuration名を１つづ
つ決定し、ＶＨＤＬのフォーマットに合わせて１行１行
記述している。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＶＨＤＬ記述方式では、回路記述を１行１行記述してい
るため、回路設計支援装置への入力に時間がかかり、ま
た、入力ミスも生じやすいという問題点がある。同様
に、ＶＨＤＬ言語による回路記述では、entity名、arch
itecture名、及び configuration名として記入されるモ
デル名を１つ１つ入力していかなければならないという
問題点がある。さらに、新規記述を行おうとする度に、
同様の記述を繰り返さなければならないという問題点も
ある。
ＶＨＤＬ記述方式では、回路記述を１行１行記述してい
るため、回路設計支援装置への入力に時間がかかり、ま
た、入力ミスも生じやすいという問題点がある。同様
に、ＶＨＤＬ言語による回路記述では、entity名、arch
itecture名、及び configuration名として記入されるモ
デル名を１つ１つ入力していかなければならないという
問題点がある。さらに、新規記述を行おうとする度に、
同様の記述を繰り返さなければならないという問題点も
ある。
【０００６】本発明は、モデル名を与えることにより、
entity名、architecture名、及び configuration名を自
動的に決定し、さらに、ＶＨＤＬのフォーマットに従う
entity部、architecture部、及び configuration部のひ
な型を自動的に記述するようにして効率良く、誤りのな
い回路記述を実現することを目的とする。
entity名、architecture名、及び configuration名を自
動的に決定し、さらに、ＶＨＤＬのフォーマットに従う
entity部、architecture部、及び configuration部のひ
な型を自動的に記述するようにして効率良く、誤りのな
い回路記述を実現することを目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、回路設
計支援装置を用いてＶＨＤＬ言語で所望の回路を記述す
るＶＨＤＬ記述方式において、前記所望の回路を表わす
モデル名を入力し、入力された前記モデル名に基づいて
entity名、architecture名、及び configuration名を決
定し、これらentity名、architecture名、及び configu
ration名と、記憶装置から読出したentity部、architec
ture部、及び configuration部のフォーマットとに基づ
いて前記所望の回路に対応する回路記述のひな型を生成
することを特徴とするＶＨＤＬ記述方式が得られる。
計支援装置を用いてＶＨＤＬ言語で所望の回路を記述す
るＶＨＤＬ記述方式において、前記所望の回路を表わす
モデル名を入力し、入力された前記モデル名に基づいて
entity名、architecture名、及び configuration名を決
定し、これらentity名、architecture名、及び configu
ration名と、記憶装置から読出したentity部、architec
ture部、及び configuration部のフォーマットとに基づ
いて前記所望の回路に対応する回路記述のひな型を生成
することを特徴とするＶＨＤＬ記述方式が得られる。
【０００８】また、本発明によれば、回路設計を支援す
るためにＶＨＤＬ言語による回路記述が可能な回路設計
支援装置において、モデル名を入力するための入力手段
と、前記モデル名に基づいてentity名、architecture
名、及び configuration名を決定する名称決定手段と、
entity部、architecture部、及び configuration部のフ
ォーマットを記憶する記憶手段と、前記フォーマット
と、前記entity名、前記architecture名、及び前記 con
figuration名とに基づいてを前記回路記述のひな型を生
成するひな型生成手段とを有することを特徴とする回路
設計支援装置が得られる。
るためにＶＨＤＬ言語による回路記述が可能な回路設計
支援装置において、モデル名を入力するための入力手段
と、前記モデル名に基づいてentity名、architecture
名、及び configuration名を決定する名称決定手段と、
entity部、architecture部、及び configuration部のフ
ォーマットを記憶する記憶手段と、前記フォーマット
と、前記entity名、前記architecture名、及び前記 con
figuration名とに基づいてを前記回路記述のひな型を生
成するひな型生成手段とを有することを特徴とする回路
設計支援装置が得られる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１に示すように、本実施例の回路設計支援装置
は、入力部１１、表示部１２、及び記憶部１３に接続さ
れたコンピュータ１４を有している。また、記憶部１３
には、回路記述に必要とされるentity部、architecture
部、及び configuration部の各フォーマットが格納され
ている。
する。図１に示すように、本実施例の回路設計支援装置
は、入力部１１、表示部１２、及び記憶部１３に接続さ
れたコンピュータ１４を有している。また、記憶部１３
には、回路記述に必要とされるentity部、architecture
部、及び configuration部の各フォーマットが格納され
ている。
【００１０】次に図２及び３をも参照して、この回路設
計支援装置の動作を説明する。コンピュータ１４は、ス
テップＳ１で入力部１１からモデル名が入力されると、
entity名、architecture名、及び configuration名とし
て、それぞれｅｎｔ−モデル名、ａｒｃ−モデル名、及
びｃｆｇ−モデル名を自動的に決定する。そして、ステ
ップＳ２で、記憶部１３からentity部のフォーマットを
読み出し、ｅｎｔ−モデル名を使用して、図３（ａ）に
示すentity部のひな型を生成する。生成されたひな型
は、表示部１２へ出力されて表示される。また、コンピ
ュータ１４は、ステップＳ３で、記憶部１３からarchit
ecture部のフォーマットを読み出し、ａｒｃ−モデル名
を使用して、図３（ｂ）に示すarchitecture部のひな型
を生成する。同様にして、コンピュータ１４は、ステッ
プＳ４で図３（ｃ）に示す configuration部を生成し、
表示部１３に表示させる。
計支援装置の動作を説明する。コンピュータ１４は、ス
テップＳ１で入力部１１からモデル名が入力されると、
entity名、architecture名、及び configuration名とし
て、それぞれｅｎｔ−モデル名、ａｒｃ−モデル名、及
びｃｆｇ−モデル名を自動的に決定する。そして、ステ
ップＳ２で、記憶部１３からentity部のフォーマットを
読み出し、ｅｎｔ−モデル名を使用して、図３（ａ）に
示すentity部のひな型を生成する。生成されたひな型
は、表示部１２へ出力されて表示される。また、コンピ
ュータ１４は、ステップＳ３で、記憶部１３からarchit
ecture部のフォーマットを読み出し、ａｒｃ−モデル名
を使用して、図３（ｂ）に示すarchitecture部のひな型
を生成する。同様にして、コンピュータ１４は、ステッ
プＳ４で図３（ｃ）に示す configuration部を生成し、
表示部１３に表示させる。
【００１１】このように、本実施例の回路設計支援装置
では、モデル名を入力することにより、自動的に回路記
述のひな型を得ることができる。たとえば、モデル名と
してｉｎｖを与えると、図４に示すようなひな型を得る
ことをができる。
では、モデル名を入力することにより、自動的に回路記
述のひな型を得ることができる。たとえば、モデル名と
してｉｎｖを与えると、図４に示すようなひな型を得る
ことをができる。
【００１２】
【発明の効果】本発明によれば、モデル名を与えるだけ
で、各部に必要な名称を自動的に決定し、さらに、これ
らの名称を含むひな型を生成するようにしたことで、入
力が容易になり、また、入力ミスも減少する。
で、各部に必要な名称を自動的に決定し、さらに、これ
らの名称を含むひな型を生成するようにしたことで、入
力が容易になり、また、入力ミスも減少する。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の回路設計支援装置のひな型生成手順を示
すフローチャートである。
すフローチャートである。
【図３】（ａ）、（ｂ）、及び（ｃ）は、それぞれ図２
のステップＳ２、３、及び４における処理によって得ら
れる回路記述を示す図である。
のステップＳ２、３、及び４における処理によって得ら
れる回路記述を示す図である。
【図４】図１の回路設計支援装置の出力結果の一例を示
す図である。
す図である。
【図５】（ａ）は回路図、（ｂ）は（ａ）の回路をＶＨ
ＤＬ言語を用いて記述した回路記述の一例を示す図であ
る。
ＤＬ言語を用いて記述した回路記述の一例を示す図であ
る。
１１ 入力部 １２ 表示部 １３ 記憶部 １４ コンピュータ
Claims (2)
- 【請求項１】 回路設計支援装置を用いてＶＨＤＬ言語
で所望の回路を記述するＶＨＤＬ記述方式において、前
記所望の回路を表わすモデル名を入力し、入力された前
記モデル名に基づいてentity名、architecture名、及び
configuration名を決定し、これらentity名、architec
ture名、及び configuration名と、記憶装置から読出し
たentity部、architecture部、及び configuration部の
フォーマットとに基づいて前記所望の回路に対応する回
路記述のひな型を生成することを特徴とするＶＨＤＬ記
述方式。 - 【請求項２】 回路設計を支援するためにＶＨＤＬ言語
による回路記述が可能な回路設計支援装置において、モ
デル名を入力するための入力手段と、前記モデル名に基
づいてentity名、architecture名、及び configuration
名を決定する名称決定手段と、entity部、architecture
部、及び configuration部のフォーマットを記憶する記
憶手段と、前記フォーマットと、前記entity名、前記ar
chitecture名、及び前記 configuration名とに基づいて
を前記回路記述のひな型を生成するひな型生成手段とを
有することを特徴とする回路設計支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126097A JPH08320887A (ja) | 1995-05-25 | 1995-05-25 | Ｖｈｄｌ記述方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7126097A JPH08320887A (ja) | 1995-05-25 | 1995-05-25 | Ｖｈｄｌ記述方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08320887A true JPH08320887A (ja) | 1996-12-03 |
Family
ID=14926541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7126097A Withdrawn JPH08320887A (ja) | 1995-05-25 | 1995-05-25 | Ｖｈｄｌ記述方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08320887A (ja) |
-
1995
- 1995-05-25 JP JP7126097A patent/JPH08320887A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08320887A (ja) | Ｖｈｄｌ記述方式 | |
| JPH0744343A (ja) | 操作支援情報自動生成装置 | |
| JP2001022817A (ja) | 論理回路自動生成装置 | |
| JPH08185316A (ja) | 通信プロトコル記述支援装置 | |
| JPH06215066A (ja) | 状態遷移図生成方法およびその装置 | |
| JP2946973B2 (ja) | 記述データ変換装置 | |
| JPS62248028A (ja) | 端末装置に対する入出力デ−タの変換方式 | |
| JPH11120212A (ja) | 回路設計方法及び装置並びにそのプログラムを記録した記録媒体 | |
| JPH0588865A (ja) | ソフトウエア設計支援装置 | |
| JPH01306922A (ja) | 図式プログラムエディタにおける段階的プログラム作成方式 | |
| JPH05289857A (ja) | プログラム生成方法 | |
| JPS60114936A (ja) | 仕様書作成支援装置 | |
| JPH04347760A (ja) | オンライン環境の連動システム生成方式 | |
| JPH08106487A (ja) | 機能設計支援装置 | |
| JP2001067380A (ja) | 設計ナビゲーションシステム | |
| JPH10260998A (ja) | Ｃａｄ装置 | |
| JPH05197538A (ja) | プリコンパイラ方式における例外発生行番号表示方式 | |
| JPH02294822A (ja) | データテーブル設計装置 | |
| JPH1074142A (ja) | システム生成パラメータ検査装置 | |
| JPH11219379A (ja) | Ｖｈｄｌモデルの変更方法 | |
| JPH06162162A (ja) | 電子ファイリングシステム | |
| JPH06131167A (ja) | マルチタスクプログラミング支援装置 | |
| JPH04263318A (ja) | 汎用ソフトウェア生成装置 | |
| JPH0546395A (ja) | 音声出力によるエキスパートシステム構築支援装置 | |
| JPS6184721A (ja) | システム情報入力方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |