JPH08329692A

JPH08329692A - チップ一括消去型ｅｅｐｒｏｍ、その設計方法、使用方法

Info

Publication number: JPH08329692A
Application number: JP13487395A
Authority: JP
Inventors: Nobuyuki Shimizu; 信行清水
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-06-01
Filing date: 1995-06-01
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】全メモリ容量の１／２^N （Ｎは０を除く正の
整数）までの一部しか使用しない場合であっても、未使
用領域の過消去が原因の使用領域の再書き込み不良の発
生を防止出来る、チップ一括消去型ＥＥＰＲＯＭを提供
する。【構成】例えば容量２メガのＥＥＰＲＯＭについて、
その全メモリ容量の１／４までの一部使用を考慮して、
該ＥＥＰＲＯＭに備わるアドレス入力用端子Ａ０〜Ａ１
７のうち最上位ビット目用から数えて２個Ａ１６および
Ａ１７を、ビット線系アドレス選択用に割り当ててお
く。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、チップ一括消去型Ｅ
ＥＰＲＯＭ（Electrically Erasable Programmable Rea
d Only Memory ）と、その設計方法および使用方法とに
関するものであり、特に、ＥＥＰＲＯＭのメモリ容量の
２分の１以下のメモリ容量しか使用しない場合のデータ
再書き込み不良の発生防止に好適な、チップ一括消去型
ＥＥＰＲＯＭ、その設計方法および使用方法に関するも
のである。

【０００２】

【従来の技術】半導体記憶装置においては装置外部から
見たアドレスすなわちアドレス指定端子によって指定さ
れるアドレス（以下、「論理アドレス」という。）と、
この装置内でのアドレス（以下、「物理アドレス」とい
う。）との対応関係（以下、「アドレススクランブル」
という。）の決定は、一般に、半導体記憶装置の方式設
計段階でなされる。そして、アドレススクランブルの決
定に際しては、論理アドレスと物理アドレスとを一致さ
せることは特に意識的には行なわず、各アドレスバッフ
ァ出力信号の伝搬遅延を最少にさせる方向で当該決定を
行なうのが一般的である。

【０００３】

【発明が解決しようとする課題】しかしながら、チップ
一括消去型ＥＥＰＲＯＭについて、上述の様な各アドレ
スバッファ出力信号の伝搬遅延を最少にさせるという観
点のみにたってアドレススクランブルを決定した場合、
次の様な問題が生じる場合がある。ユーザでは、例えば
コスト低減のために一種類のチップ一括消去型ＥＥＰＲ
ＯＭを大量に仕入れ、これを種々のシステムに使用する
ことが多々ある。このため、当該ＥＥＰＲＯＭを、それ
が有する全メモリ容量の２分の１以下のメモリ容量しか
使用する必要のないシステムで、使用する場合も生じ
る。そのような場合で、特にデータ書き換え回数が多く
なった場合、未使用領域の各メモリセルが過消去状態と
なりこれに起因する再書き込み不良を招くという問題が
生じる場合があるのである。これについて以下、詳細に
説明する。

【０００４】チップ一括消去型ＥＥＰＲＯＭでは、これ
にデータを書き込む場合は各メモリセルを個々にアクセ
スしてそれを行ない、一方、データを消去する場合は全
メモリセルのデータを一括して消去する。しかし、チッ
プ一括消去型ＥＥＰＲＯＭ中には、所定情報を記憶する
関係上、フローティングゲート中に一定の電荷を蓄積し
ている状態のメモリセルや蓄積電荷がゼロの状態のメモ
リセルが混在している。このような状態のチップ一括消
去型ＥＥＰＲＯＭに対して、一括消去すなわち全メモリ
セルから電荷の引き抜きを行なうと、蓄積電荷がゼロで
あったメモリセルではフローティングゲートが過消去状
態となり易く、このためこのフローティングゲートは正
に帯電してしまうのでこのメモリセルに備わるトランジ
スタのしきい値は負方向にシフトし、この結果このメモ
リセル自体がデプレッション状態となってしまう。この
ようなメモリセルが同一ビット線上に多数存在している
と、このビット線に所属するメモリセルにデータを書き
込む目的でこのビット線に高圧を印加しようとしてもデ
プレッション状態のメモリセルでのリーク電流が原因で
高圧にできないので、データの再書き込みが出来ない。
これを回避するために、チップ一括消去型ＥＥＰＲＯＭ
では、全メモリセルに対し一括消去を実施する前に、全
メモリセルに対しデータ書き込み（以下、「消去前全ア
ドレスデータ書き込み」という。）が行なわれる（例え
ば文献Ｉ：インテル社データブック（１９９２年度版，
第３−９２頁、Ｆｉｇ．６））。ところが、チップ一括
消去型ＥＥＰＲＯＭの全メモリ容量の２分の１以下しか
使用しない場合（一般式でいえば１／２^N （Ｎは０を除
く正の整数）までしか使用しない場合）、アドレスデー
タは全メモリセルをアクセスできるアドレスデータのビ
ット数（全論理アドレス入力線数）Ｍに対し（Ｍ−Ｎ）
ビットしか本来用いないから、未使用領域に所属するメ
モリセルに対しては消去前全アドレスデータ書き込みが
そもそも行なえない。したがって、未使用領域に所属す
るメモリセルでは上記過消去による問題が生じてしま
う。これを回避するために、システム側に未使用領域に
対するアドレッシング機能を持たせ消去前全アドレスデ
ータ書き込みを行なわせることも考えられるが、それは
そもそも余計な機能および手間であるので好ましいこと
ではない。

【０００５】チップ一括消去型ＥＥＰＲＯＭを、その全
メモリ容量の１／２^N （Ｎは０を除く正の整数）までの
一部しか使用しない場合であっても、上記過消去に起因
する再書き込み不良の発生を簡易に防止出来る技術が望
まれる。

【０００６】

【課題を解決するための手段】そこで、この出願の第一
発明によれば、チップ一括消去型ＥＥＰＲＯＭにおい
て、ＥＥＰＲＯＭの全メモリ容量の１／２^N （Ｎは０を
除く正の整数）までの一部使用を考慮して、該ＥＥＰＲ
ＯＭに備わるアドレス入力用端子のうちの最上位ビット
目用から数えてＮ個または最下位ビット目用から数えて
Ｎ個をビット線系アドレス選択用に割り当ててあること
を特徴とする。

【０００７】また、この出願の第二発明によれば、チッ
プ一括消去型ＥＥＰＲＯＭを設計するに当たり、アドレ
ススクランブルの決定は、ＥＥＰＲＯＭの全メモリ容量
の１／２^N （Ｎは０を除く正の整数）までの一部使用を
考慮し、該ＥＥＰＲＯＭの全論理アドレス入力線Ｍ本
（ＭはＭ＞Ｎかつ整数）のうち最上位ビット目用から数
えてＮ本の入力線または最下位ビット目用から数えてＮ
本の入力線をビット線系アドレス選択用に割り当てる処
理、を含む処理により、行なうことを特徴とする。

【０００８】また、この出願の第三発明によれば、全メ
モリ容量の１／２^N （Ｎは０を除く正の整数）までの一
部使用を考慮して、アドレス入力用端子のうちの最上位
ビット目用から数えてＮ個または最下位ビット目用から
数えてＮ個をビット線系アドレス選択用に割り当ててあ
るチップ一括消去型ＥＥＰＲＯＭを、全メモリ容量の１
／２^N までの領域のみ使用するに当たり、前記割り当て
たＮ個のアドレス入力用端子を０レベルまたは１レベル
に固定して使用することを特徴とする。

【０００９】

【作用】この出願の第一発明のチップ一括消去型ＥＥＰ
ＲＯＭでは、これをその全メモリ容量の１／２^N のメモ
リしか使用しないシステムに組み込んで使用するとき
は、該ＥＥＰＲＯＭに備わるアドレス入力用端子のうち
のビット線系アドレス選択用に割り当てたＮ個を０レベ
ル（例えば接地電位Ｖ_SS）または１レベル（例えば電源
電位Ｖ_CC）に接続する。こうすることで、接続したレベ
ルに応じ全メモリ容量の１／２^N に当たるビット線群の
みが選択されることになる。そして、非選択部分のメモ
リ領域と選択されたメモリ領域とは電気的に分離される
ようになる。これらについて、小容量のチップ一括消去
型ＥＥＰＲＯＭの概略的な回路図を参照してより具体的
に説明する。図４はビット線１１が４本かつワード線１
３がＹ本（Ｙ＝２^y ，ｙは０，１，・・・）で構成され
たチップ一括消去型ＥＥＰＲＯＭのこの発明の説明に必
要な部分の回路構成の概略図である。この図４におい
て、１５はメモリセル、１７はセンスアンプ、１９はマ
ルチプレクサ、１９ａ〜１９ｄはマルチプレクサ１９に
備わるビット線選択用トランジスタ、２１は各メモリセ
ルのデータ読み・書き・消去に使用する共通ノード、Ｂ
Ｄはビット線デコーダからの出力信号、ＷＤはワード線
デコーダからの出力信号をそれぞれ示す。なお、ビット
線選択用トランジスタ１９ａ〜１９ｄそれぞれは、ＭＯ
ＳＦＥＴで、また、各メモリセル１５はフローティング
ゲートを有したＭＯＳＦＥＴでそれぞれ構成してあるも
のとする。ビット線１１が４本であるので、ビット線系
選択アドレスは２ビットで構成され、ワード線１３がＹ
本であるのでワード線系アドレスはｌｏｇ₂ Ｙ本で構成
されるから、このチップ一括消去型ＥＥＰＲＯＭのアド
レス入力用端子数は（２＋ｌｏｇ₂ Ｙ）となる。ここ
で、このチップ一括消去型ＥＥＰＲＯＭを全メモリ容量
の１／２のみ使用するシステムに組み込んで使用する例
を考える。すると、この第一および第二発明では、（２
＋ｌｏｇ₂ Ｙ）本のアドレス入力用端子のうち最上位ビ
ット目用から数えて１本（または最下位ビット目用から
数えて１本）を、ビット線系アドレス選択用として割り
当てる。そして、このＥＥＰＲＯＭを使用する際にこの
割り当てたアドレス入力用端子を０レベルまたは１レベ
ルに固定する。この割り当てたアドレス入力用端子をも
し０レベル（１レベル）に固定した場合は、図４におけ
る１９ｃおよび１９ｄ（１９ａおよび１９ｂ）の各トラ
ンジスタは選択されることがなくなるので、これらのト
ランジスタ１９ｃ，１９ｄ（１９ａ，１９ｂ）に関連す
るビット線はセンスアンプから電気的に切り離される。
この結果、選択メモリ領域と非選択メモリ領域とを電気
的に分離できる。

【００１０】このような構成のチップ一括消去型ＥＥＰ
ＲＯＭでは、通常のものと同様に、メモリセル共通ノー
ド２１に対し、(1).各メモリセルのデータを消去する際
はトンネル現象を起こさせ得る高電圧を印加し、(2).各
メモリセルにデータを書き込む際あるいは各メモリセル
のデータを読み出す際は０レベル（接地電位）を印加す
る。このＥＥＰＲＯＭでも、非選択メモリ領域はデータ
書き換え回数の増加に応じ過消去状態となってしまう
が、各メモリセルにデータを書き込む際あるいは各メモ
リセルのデータを読み出す際は、上記のごとく選択メモ
リ領域と非選択メモリ領域とが電気的に分離されるの
で、過消去状態のメモリセルの悪影響を除外できる。

【００１１】

【実施例】以下、図面を参照してこの出願の第一〜第三
発明の実施例について併せて説明する。ただし、説明に
用いる各図はこの発明を理解出来る程度に概略的に示し
てある。また、説明に用いる各図において同様な構成成
分については同一の番号を付し、その重複する説明を省
略することもある。

【００１２】図１は第１および第２の実施例のチップ一
括消去型ＥＥＰＲＯＭの説明に供する図であり、該ＥＥ
ＰＲＯＭを典型的なＤＩＰ型の製品とした場合の外観図
である。また、図２は第１の実施例のアドレススクラン
ブルの考え方を説明するため、論理アドレス（製品を考
慮しアドレス入力端子ということもある。）Ａ０〜Ａ１
７と物理アドレスＢ０〜Ｂ１７との対応を説明した図で
ある。ただし、いずれの図も、メモリ容量が２Ｍ（メ
ガ）のチップ一括消去型ＥＥＰＲＯＭについてその１／
４（すなわち１／２^N におけるＮ＝２）までの容量（す
なわち５１２Ｋｂ（キロビット））しか使用しない場合
を考慮している例を示してある。また、１８ビットで構
成される物理アドレスＢ０〜Ｂ１７のうち７ビットをビ
ット線系アドレスＩとし（図２参照）、１１ビットをワ
ード線系アドレスＩＩとする例を示している。したがっ
て、ビット線は２⁷ ＝１２８本で構成している。

【００１３】そして、この第１の実施例のチップ一括消
去型ＥＥＰＲＯＭでは、当該ＥＥＰＲＯＭに備わるアド
レス入力用端子Ａ０〜Ａ１７のうち、最上位ビット目用
の端子Ａ１７から数えて２個すなわちＡ１７およびＡ１
６を付したアドレス入力用端子を、ビット線系選択アド
レスＢ０〜Ｂ６のうちの例えばＢ６およびＢ７に割り当
ててある（図２参照）。もちろん、Ａ１７およびＡ１６
は、Ｂ０〜Ｂ６中のいずれか２つに割り当てれば良く、
割り当て先はＢ６およびＢ７に限らない。また、Ａ１７
およびＡ１６以外の残りのアドレス入力用端子Ａ０〜Ａ
１５についての物理アドレスＢ０〜Ｂ１７（上記割り当
てられたものを除く）への割り当て方は、任意である
（図２参照）。

【００１４】この第１の実施例の場合のチップ一括消去
型ＥＥＰＲＯＭを、全メモリ容量の１／４の領域のみ使
用する場合、この発明ではＡ１６の端子を０レベル（例
えば接地電位Ｖ_SS）または１レベル（電源電位Ｖ_CC）に
固定し、かつ、Ａ１７の端子を０レベルまたは１レベル
に固定する。こうすると、図４を用いて既に説明した原
理と同様、固定したレベルによりこのＥＥＰＲＯＭの全
メモリ領域の１／４に当たるビット線群（この例では１
２８／４＝３２本から成るビット線群）のみが選択され
る。そして、この１／４のビット線群と今回選択されな
い未使用のビット線群とは電気的に分離された状態にな
る。このため、未使用領域のメモリセルをセンスアンプ
から切り離せるから、未使用領域のメモリセルが消去前
全アドレスデータ書き込みができないことで過消去状態
となってデプレッション型トランジスタとなりリーク電
流を誘発したとしてもこれが使用領域のメモリセル群に
影響することはない。もちろん、Ａ１６およびＡ１７を
除くアドレス入力用端子Ａ０〜Ａ１５には、クロックに
応じ所望のアドレスデータを入力することはいうまでも
ない。また、この第１の実施例のチップ一括消去型ＥＥ
ＰＲＯＭをその全メモリ容量の１／２のみ使用するシス
テムに組み込む際で、１／２のメモリ容量を使用する場
合は、Ａ１７の端子を０レベルまたは１レベルに固定し
て使用すれば良い。

【００１５】一方、この第１の実施例のチップ一括消去
型ＥＥＰＲＯＭをその全メモリ容量全部を使用するシス
テムで使用する際には、通常の使用法の通り、Ａ１６お
よびＡ１７を含む全てのアドレス入力用端子Ａ０〜Ａ１
７にクロックに応じ所望のアドレスデータを入力してデ
ータの入出力を行えば良い。

【００１６】これらのことから、この発明のチップ一括
消去型ＥＥＰＲＯＭでは、その全メモリ容量の１／２^N
（Ｎは０を除く正の整数）までを使用する場合、また全
メモリ容量を使用する場合いずれも、特別の機能を有す
る回路を追加する必要や、パターンレイアウトを変更す
る必要のないことが理解できる。

【００１７】また、図３は第２の実施例のチップ一括消
去型ＥＥＰＲＯＭの説明図であり、特に第２の実施例の
アドレススクランブルの考え方を説明するため、論理ア
ドレス（製品を考慮しアドレス入力端子ということもあ
る。）Ａ０〜Ａ１７と物理アドレスＢ０〜Ｂ１７との対
応を説明した図である。ただし、この場合も、メモリ容
量が２Ｍのチップ一括消去型ＥＥＰＲＯＭをその１／４
までの容量（すなわち５１２Ｋｂ）しか使用しない場合
を考慮している例を示してある。

【００１８】この第２の実施例のチップ一括消去型ＥＥ
ＰＲＯＭでは、当該ＥＥＰＲＯＭに備わるアドレス入力
用端子Ａ０〜Ａ１７のうち、最下位ビット目用の端子Ａ
０から数えて２個すなわちＡ０およびＡ１を付したアド
レス入力用端子を、ビット線系選択アドレス入力用端子
Ｂ０〜Ｂ６のうちの例えばＢ２およびＢ１に割り当てて
ある（図３参照）。もちろん、Ａ０およびＡ１は、Ｂ０
〜Ｂ６中のいずれか２つに割り当てれば良く、Ｂ２およ
びＢ１に限らない。それ以外のアドレス入力用端子Ａ２
〜Ａ１７の、物理アドレスＢ０〜Ｂ１７（上記割り当て
られたものを除く）への割り当て方は任意である。

【００１９】この第２の実施例のチップ一括消去型ＥＥ
ＰＲＯＭをその全メモリ容量の１／４までの一部領域に
ついて使用（１／２の使用も含む）する場合は、Ａ０お
よび又はＡ１の端子を０レベルまたは１レベルに固定
し、Ａ２〜Ａ１７の端子にアドレスデータを入力するこ
と以外は第１の実施例と同様に行えば良いので、その説
明を省略する。

【００２０】上述においては、メモリ容量が２Ｍのチッ
プ一括消去型ＥＥＰＲＯＭに対しその１／４までの一部
使用を考慮する例を説明したが、もちろん１／２までの
一部使用を考慮する場合、あるいはＮを３以上の整数と
する１／２^N までの一部使用を考慮する場合にも、これ
ら発明はもちろん適用できる。

【００２１】

【発明の効果】上述した説明から明らかなように、この
出願の第一発明によれば、チップ一括消去型ＥＥＰＲＯ
Ｍの全メモリ容量の１／２^N （Ｎは０を除く正の整数）
までの一部使用を考慮して、該ＥＥＰＲＯＭに備わるア
ドレス入力用端子のうち最上位ビット目用から数えてＮ
個または最下位ビット目用から数えてＮ個をビット線系
アドレス選択用に割り当ててある。このため、全メモリ
容量の１／２^N までの一部使用の際は上記割り当てたア
ドレス入力用端子を０レベルまたは１レベルに固定する
のみで、使用領域と未使用領域とを電気的に分離でき
る。この結果、未使用領域のメモリセルが過消去状態と
なってもこれが使用領域に影響することを防止できるか
ら、未使用領域の過消去が原因の使用領域のデータ書き
込み不良の発生を防止できる。

【００２２】また、第二発明の設計方法によれば、チッ
プ一括消去型ＥＥＰＲＯＭの一部のメモリ領域を使用す
る場合でも、データ再書き込み不良が発生しないチップ
一括消去型ＥＥＰＲＯＭが得られる。

【００２３】また、第三発明の使用方法によれば、第一
発明のチップ一括消去型ＥＥＰＲＯＭを有効に使用でき
る。

【図面の簡単な説明】

【図１】第１および第２の実施例の説明図であり、この
発明を典型的なＤＩＰ型のＥＥＰＲＯＭに適用した例を
示した図である。

【図２】第１の実施例の説明図であり、論理アドレスと
物理アドレスとの対応関係を示した図である。

【図３】第２の実施例の説明図であり、論理アドレスと
物理アドレスとの対応関係を示した図である。

【図４】この出願の各発明の作用の説明に供する図であ
る。

【符号の説明】

１１：ビット線１３：ワード線１５：メモリセル１７：センスアンプ１９：マルチプレクサ１９ａ〜１９ｄ：ビット線選択用トランジスタ２１：メモリセル共通ノードＡ：論理アドレスＢ０〜Ｂ１７：物理アドレスＡ１６，Ａ１７：ビット線系アドレス選択用に割り当て
たアドレス入力用端子（第１の実施例の場合）Ａ０，Ａ１：ビット線系アドレス選択用に割り当てたア
ドレス入力用端子（第２の実施例の場合）Ｉ：ビット線系アドレスＩＩ：ワード線系アドレス

Claims

【特許請求の範囲】

【請求項１】チップ一括消去型ＥＥＰＲＯＭにおい
て、ＥＥＰＲＯＭの全メモリ容量の１／２^N （Ｎは０を除く
正の整数）までの一部使用を考慮して、該ＥＥＰＲＯＭ
に備わるアドレス入力用端子のうち最上位ビット目用か
ら数えてＮ個または最下位ビット目用から数えてＮ個を
ビット線系アドレス選択用に割り当ててあることを特徴
とするチップ一括消去型ＥＥＰＲＯＭ。
【請求項２】チップ一括消去型ＥＥＰＲＯＭを設計す
るに当たり、アドレススクランブルの決定は、ＥＥＰＲＯＭの全メモリ容量の１／２^N （Ｎは０を除く
正の整数）までの一部使用を考慮した、該ＥＥＰＲＯＭ
の全論理アドレス入力線Ｍ本（ＭはＭ＞Ｎかつ整数）の
うち最上位ビット目用から数えてＮ本の入力線または最
下位ビット目用から数えてＮ本の入力線をビット線系ア
ドレス選択用に割り当てる処理、を含む処理により行な
うことを特徴とするチップ一括消去型ＥＥＰＲＯＭの設
計方法。
【請求項３】全メモリ容量の１／２^N （Ｎは０を除く
正の整数）までの一部使用を考慮して、アドレス入力用
端子のうちの最上位ビット目用から数えてＮ個または最
下位ビット目用から数えてＮ個をビット線系アドレス選
択用に割り当ててあるチップ一括消去型ＥＥＰＲＯＭ
を、全メモリ容量の１／２^N までの領域のみ使用するに
当たり、前記割り当てたＮ個のアドレス入力用端子を０レベルま
たは１レベルに固定して使用することを特徴とするチッ
プ一括消去型ＥＥＰＲＯＭの使用方法。