JPH0833843B2 - 中央処理装置二重化システム - Google Patents
中央処理装置二重化システムInfo
- Publication number
- JPH0833843B2 JPH0833843B2 JP63218433A JP21843388A JPH0833843B2 JP H0833843 B2 JPH0833843 B2 JP H0833843B2 JP 63218433 A JP63218433 A JP 63218433A JP 21843388 A JP21843388 A JP 21843388A JP H0833843 B2 JPH0833843 B2 JP H0833843B2
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- JP
- Japan
- Prior art keywords
- central processing
- processing unit
- cpu
- main
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】 〔概要〕 主と予備との２台の中央処理装置を有する中央処理装
置二重化システムに関し、 主CPUと予備CPUとの逆接続が可能で、切換回路なしに
主CPUによるシステムの制御が可能なことを目的とし、 ２台の中央処理装置とそのいずれかを切換選択するた
めの選択信号を記憶する選択信号記憶回路と選択された
中央処理装置で制御される被制御回路とよりなる中央処
理装置二重化システムにおいて、該２台の中央処理装置
夫々に、主又は予備の中央処理装置として設定を指示す
る２値の第１の信号を外部より供給される第１の端子
と、主又は予備と設定された中央処理装置の選択を指示
する２値の第２の信号を該選択信号記憶回路より供給さ
れる第２の端子と、該第１の信号の供給源に接続されて
いないとき該第１の端子に主の中央処理装置として設定
を指示する値の第１の信号を供給する第１の供給手段
と、該第２の信号の供給源に接続されていないとき該第
２の端子に主の中央処理装置の選択を指示する値の第２
の信号を供給する第２の供給手段と、該第１及び第２の
信号による主又は予備の中央処理装置としての設定及び
選択が一致したとき中央処理装置の主回路部を動作させ
る許可回路を有し構成する。
置二重化システムに関し、 主CPUと予備CPUとの逆接続が可能で、切換回路なしに
主CPUによるシステムの制御が可能なことを目的とし、 ２台の中央処理装置とそのいずれかを切換選択するた
めの選択信号を記憶する選択信号記憶回路と選択された
中央処理装置で制御される被制御回路とよりなる中央処
理装置二重化システムにおいて、該２台の中央処理装置
夫々に、主又は予備の中央処理装置として設定を指示す
る２値の第１の信号を外部より供給される第１の端子
と、主又は予備と設定された中央処理装置の選択を指示
する２値の第２の信号を該選択信号記憶回路より供給さ
れる第２の端子と、該第１の信号の供給源に接続されて
いないとき該第１の端子に主の中央処理装置として設定
を指示する値の第１の信号を供給する第１の供給手段
と、該第２の信号の供給源に接続されていないとき該第
２の端子に主の中央処理装置の選択を指示する値の第２
の信号を供給する第２の供給手段と、該第１及び第２の
信号による主又は予備の中央処理装置としての設定及び
選択が一致したとき中央処理装置の主回路部を動作させ
る許可回路を有し構成する。
本発明は中央処理装置二重化システムに関し、主と予
備との２台の中央処理装置を有するシステムに関する。
備との２台の中央処理装置を有するシステムに関する。
従来より主の中央処理装置（CPU）と予備のCPUとを有
し、通常、主CPUでシステム制御を行ない、主CPUの異常
時等に予備CPUに切換えてシステム制御を行なうCPU二重
化システムがある。
し、通常、主CPUでシステム制御を行ない、主CPUの異常
時等に予備CPUに切換えてシステム制御を行なうCPU二重
化システムがある。
従来システムは第４図に示す如く、CPU10、CPU11夫々
と被制御回路12との間をバス13で接続し、切換回路14の
端子14a,14bより制御信号CONTを供給してCPU10とCPU11
との切換えを制御している。
と被制御回路12との間をバス13で接続し、切換回路14の
端子14a,14bより制御信号CONTを供給してCPU10とCPU11
との切換えを制御している。
CPU10,11夫々は略同一の回路ではあるが、夫々の内蔵
スイッチの設定によりCPU10は主CPU、CPU11は予備CPUと
設定されており、その動作状態を示すステータス信号ST
ATEを切換回路14の端子14c,14dに供給している。
スイッチの設定によりCPU10は主CPU、CPU11は予備CPUと
設定されており、その動作状態を示すステータス信号ST
ATEを切換回路14の端子14c,14dに供給している。
従来システムでは、切換回路14が実装されてないと
き、又は故障したとき主CPU10及び予備CPU11は共にシス
テムの制御を行なうことができない。
き、又は故障したとき主CPU10及び予備CPU11は共にシス
テムの制御を行なうことができない。
また、主CPU10と予備CPU11とを切換回路14に対して逆
に接続して実装した場合に主CPU10、予備CPU11は動作不
能又は誤動作を起こし、システムの誤動作又は障害が発
生するおそれがあり、これを避けるためには主CPU10、
予備CPU11夫々の内蔵スイッチを切換えて設定を変更し
なければならなかった。
に接続して実装した場合に主CPU10、予備CPU11は動作不
能又は誤動作を起こし、システムの誤動作又は障害が発
生するおそれがあり、これを避けるためには主CPU10、
予備CPU11夫々の内蔵スイッチを切換えて設定を変更し
なければならなかった。
本発明は上記の点に鑑みなされたもので２つのCPUの
逆接続が可能で、切換回路なしに主CPUによるシステム
の制御が可能な中央処理装置二重化システムを提供する
ことを目的とする。
逆接続が可能で、切換回路なしに主CPUによるシステム
の制御が可能な中央処理装置二重化システムを提供する
ことを目的とする。
第１図は本発明システムの原理ブロック図を示す。
同図中、CPU20A,20B夫々と、これらのうちいずれかに
よって制御される被制御回路27との間はバス28によって
接続されている。選択信号記憶回路29は制御信号CONTに
よって上記CPU20A,20Bのいずれかを切換選択して動作状
態とし、選択されたCPUによって被制御回路27の制御が
行なわれる。
よって制御される被制御回路27との間はバス28によって
接続されている。選択信号記憶回路29は制御信号CONTに
よって上記CPU20A,20Bのいずれかを切換選択して動作状
態とし、選択されたCPUによって被制御回路27の制御が
行なわれる。
２台のCPU20A,20Bには第１の端子21、第２の端子22、
許可回路23夫々が設けられている。
許可回路23夫々が設けられている。
第１の端子21には、主又は予備のCPUとして設定を指
示する２値の第１の信号が外部より供給される。第２の
端子22には、主又は予備と設定されたCPUの選択を指示
する２値の第２の信号が該選択信号記憶回路29より供給
される。
示する２値の第１の信号が外部より供給される。第２の
端子22には、主又は予備と設定されたCPUの選択を指示
する２値の第２の信号が該選択信号記憶回路29より供給
される。
許可回路23内の第１の供給手段は、第１の信号の供給
源に接続されていないとき第１の端子に主の中央処理装
置として設定を指示する値の第１の信号を供給する。第
２の供給手段は、第２の信号の供給源に接続されていな
いとき第２の端子に主の中央処理装置の選択を指示する
値の第２の信号を供給する。許可回路23は、第１及び第
２の信号による主又は予備のCPUとしての設定及び選択
が一致したときCPUの主回路部を動作させる。
源に接続されていないとき第１の端子に主の中央処理装
置として設定を指示する値の第１の信号を供給する。第
２の供給手段は、第２の信号の供給源に接続されていな
いとき第２の端子に主の中央処理装置の選択を指示する
値の第２の信号を供給する。許可回路23は、第１及び第
２の信号による主又は予備のCPUとしての設定及び選択
が一致したときCPUの主回路部を動作させる。
本発明システムにおいては、第１の端子21に供給する
第１の信号によってCPU20A,20B夫々を主又は予備のCPU
として設定しており、これによって２つのCPUの逆接続
が可能となる。
第１の信号によってCPU20A,20B夫々を主又は予備のCPU
として設定しており、これによって２つのCPUの逆接続
が可能となる。
また、許可回路23は第１及び第２の信号が主又は予備
のCPUとしての設定及び選択が一致したときのみCPUの主
回路部を動作させるため、選択信号記憶回路29がなくて
も主CPUとして設定されたCPUによる被制御回路27の制御
が可能となる。
のCPUとしての設定及び選択が一致したときのみCPUの主
回路部を動作させるため、選択信号記憶回路29がなくて
も主CPUとして設定されたCPUによる被制御回路27の制御
が可能となる。
第２図は本発明システムで用いられるCPUの構成図を
示す。
示す。
同図中、CPU20はCPU20A,20B夫々を構成するものであ
る。このCPU20の外部端子（第１の端子）21,外部端子
（第２の端子）22には夫々セレクト信号（第１の信号）
SEL、制御信号（第２の信号）CONTが入来する。外部端
子21,22は夫々CPU20内の許可回路23を構成するイクスク
ルーシブオア回路24の２つの入力端子に接続されてい
る。また外部端子21,22夫々は第1,第２の供給手段であ
る抵抗R1,R2を介して電源電圧Vccを供給されている。
る。このCPU20の外部端子（第１の端子）21,外部端子
（第２の端子）22には夫々セレクト信号（第１の信号）
SEL、制御信号（第２の信号）CONTが入来する。外部端
子21,22は夫々CPU20内の許可回路23を構成するイクスク
ルーシブオア回路24の２つの入力端子に接続されてい
る。また外部端子21,22夫々は第1,第２の供給手段であ
る抵抗R1,R2を介して電源電圧Vccを供給されている。
このため、イクスクルーシブオア回路24の外部端子21
が接続された入力端子は、外部端子21が開放及び値‘1'
（電圧Vcc）のとき値‘1'となり、外部端子21が値‘0'
（電圧0V）のときのみ値‘0'となる。同様にイクスクル
ーシブオア回路24の外部端子22が接続された入力端子
は、外部端子22が開放及び値‘1'のとき値‘1'で、外部
端子が値‘0'のときのみ値‘0'となる。
が接続された入力端子は、外部端子21が開放及び値‘1'
（電圧Vcc）のとき値‘1'となり、外部端子21が値‘0'
（電圧0V）のときのみ値‘0'となる。同様にイクスクル
ーシブオア回路24の外部端子22が接続された入力端子
は、外部端子22が開放及び値‘1'のとき値‘1'で、外部
端子が値‘0'のときのみ値‘0'となる。
ところで、セレクト信号SELは値‘1'でCUP20が主CPU
と設定することを指示し、値‘0'でCPU20が予備CPUとし
て設定することを指示する。制御信号CONTは値‘1'で主
CPUの選択を指示し、値‘0'で予備CPUの選択を指示す
る。
と設定することを指示し、値‘0'でCPU20が予備CPUとし
て設定することを指示する。制御信号CONTは値‘1'で主
CPUの選択を指示し、値‘0'で予備CPUの選択を指示す
る。
イクスクルーシブオア回路24は供給されるセレクト信
号SEL、制御信号CONT夫々の値に応じて第３図に示す如
き値の出力信号OUTをCPU20内の主回路部25に供給する。
主回路部25はCPU20の本体であり、上記出力信号OUTが値
‘0'のときに動作を行ない、値‘1'のとき動作が禁止さ
れる。
号SEL、制御信号CONT夫々の値に応じて第３図に示す如
き値の出力信号OUTをCPU20内の主回路部25に供給する。
主回路部25はCPU20の本体であり、上記出力信号OUTが値
‘0'のときに動作を行ない、値‘1'のとき動作が禁止さ
れる。
つまり主回路部25は第３図から明らかなようにセレク
ト信号SELでCPU20が主CPUであると指示され、かつ制御
信号CONTで主CPUの選択を指示されたとき、及びセレク
ト信号SELでCPU20が予備CPUであると指示され、かつ制
御信号CONTで予備CPUの選択を指示されたときにのみ動
作を行ない、その動作状態を示すステータス信号STATE
を端子26より選択信号記憶回路である切換回路29に供給
する。
ト信号SELでCPU20が主CPUであると指示され、かつ制御
信号CONTで主CPUの選択を指示されたとき、及びセレク
ト信号SELでCPU20が予備CPUであると指示され、かつ制
御信号CONTで予備CPUの選択を指示されたときにのみ動
作を行ない、その動作状態を示すステータス信号STATE
を端子26より選択信号記憶回路である切換回路29に供給
する。
ここで、第１図のシステムで考えると、CPU20AとCPU2
0Bとを切換回路29に対して逆に接続して実装した場合、
例えばCPU20Bの外部端子21には抵抗Raより値‘1'のセレ
クト信号SELが供給され、外部端子22に切換回路29から
値‘1'の制御信号が供給されるとCPU20Bは主CPUとして
動作する。また同様にCPU20Aは値‘0'のセレクト信号SE
Lが供給され、値‘0'の制御信号が供給されると予備CPU
として動作する。
0Bとを切換回路29に対して逆に接続して実装した場合、
例えばCPU20Bの外部端子21には抵抗Raより値‘1'のセレ
クト信号SELが供給され、外部端子22に切換回路29から
値‘1'の制御信号が供給されるとCPU20Bは主CPUとして
動作する。また同様にCPU20Aは値‘0'のセレクト信号SE
Lが供給され、値‘0'の制御信号が供給されると予備CPU
として動作する。
更に第１図のシステムにおいて切換回路29が実装され
ていない状態では、CPU20A,20B夫々の外部端子22は開放
され、この場合にCPU20A,20B夫々のイクスクルーシブオ
ア回路24に供給されるセレクト信号SELは値‘1'とな
る。
ていない状態では、CPU20A,20B夫々の外部端子22は開放
され、この場合にCPU20A,20B夫々のイクスクルーシブオ
ア回路24に供給されるセレクト信号SELは値‘1'とな
る。
このため外部端子21に値‘1'を供給されているCPU20A
が主CPUとして動作する。
が主CPUとして動作する。
上述の如く、本発明の中央処理装置二重化システムに
よれば、２つのCPUの切換回路に対する逆接続が可能で
あり、また切換回路なしに主CPUとして設定されたCPUに
よるシステムの制御が可能であり、実用上きわめて有用
である。
よれば、２つのCPUの切換回路に対する逆接続が可能で
あり、また切換回路なしに主CPUとして設定されたCPUに
よるシステムの制御が可能であり、実用上きわめて有用
である。
第１図は本発明システムの原理ブロック図、 第２図は本発明システムに適用されるCPUのブロック
図、 第３図はイクスクルーシブオア回路の入出力信号を説明
するための図、 第４図は従来システムのブロック図である。 図において、 20,20A,20Bは中央処理装置（CPU）、21は第１の端子、2
2は第2,の端子、23は許可回路、24はイクスクルーシブ
オア回路、25は主回路部、27は被制御回路、28はバス、
29は切換回路 を示す。
図、 第３図はイクスクルーシブオア回路の入出力信号を説明
するための図、 第４図は従来システムのブロック図である。 図において、 20,20A,20Bは中央処理装置（CPU）、21は第１の端子、2
2は第2,の端子、23は許可回路、24はイクスクルーシブ
オア回路、25は主回路部、27は被制御回路、28はバス、
29は切換回路 を示す。
Claims (1)
- 【請求項１】２台の中央処理装置（20A,20B）とそのい
ずれかを切換選択するための選択信号を記憶する選択信
号記憶回路（29）と選択された中央処理装置で制御され
る被制御回路（27）とよりなる中央処理装置二重化シス
テムにおいて、 該２台の中央処理装置（20A,20B）夫々に、 主又は予備の中央処理装置として設定を指示する２値の
第１の信号を外部より供給される第１の端子（21）と、 主又は予備と設定された中央処理装置の選択を指示する
２値の第２の信号を該選択信号記憶回路（29）より供給
される第２の端子（22）と、 該第１の信号の供給源に接続されていないとき該第１の
端子に主の中央処理装置として設定を指示する値の第１
の信号を供給する第１の供給手段（R1）と、 該第２の信号の供給源に接続されていないとき該第２の
端子に主の中央処理装置の選択を指示する値の第２の信
号を供給する第２の供給手段（R2）と、 該第１及び第２の信号による主又は予備の中央処理装置
としての設定及び選択が一致したとき中央処理装置の主
回路部を動作させる許可回路（23）を有することを特徴
とする中央処理装置二重化システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218433A JPH0833843B2 (ja) | 1988-09-02 | 1988-09-02 | 中央処理装置二重化システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218433A JPH0833843B2 (ja) | 1988-09-02 | 1988-09-02 | 中央処理装置二重化システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267640A JPH0267640A (ja) | 1990-03-07 |
| JPH0833843B2 true JPH0833843B2 (ja) | 1996-03-29 |
Family
ID=16719835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218433A Expired - Lifetime JPH0833843B2 (ja) | 1988-09-02 | 1988-09-02 | 中央処理装置二重化システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833843B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2750224B2 (ja) * | 1990-12-06 | 1998-05-13 | 富士通株式会社 | 切替制御方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487137A (en) * | 1977-12-23 | 1979-07-11 | Fujitsu Ltd | Selection connecting system between units |
| JPS58219626A (ja) * | 1982-06-15 | 1983-12-21 | Yokogawa Hokushin Electric Corp | 冗長化出力回路 |
| JPS62156753A (ja) * | 1985-12-28 | 1987-07-11 | Fujitsu Ltd | マルチプロセツサシステム |
| JPS62278644A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | ２重化系切替方式 |
| JPH07104796B2 (ja) * | 1986-09-10 | 1995-11-13 | 松下電器産業株式会社 | 切替装置 |
-
1988
- 1988-09-02 JP JP63218433A patent/JPH0833843B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0267640A (ja) | 1990-03-07 |
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