JPH0834144B2

JPH0834144B2 - 抵抗素子製造方法

Info

Publication number: JPH0834144B2
Application number: JP2222263A
Authority: JP
Inventors: 達也末永; 憲和岸本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1990-08-22
Filing date: 1990-08-22
Publication date: 1996-03-29
Anticipated expiration: 2011-03-29
Also published as: JPH04103104A

Description

【発明の詳細な説明】（イ）産業上の利用分野この発明は、抵抗ネットワーク等の抵抗素子の製造方
法に関する。

（ロ）従来の技術従来、抵抗素子、例えば抵抗ネットワークは以下の工
程により製造される。まず、多数の抵抗素子基板を一体
にした大型の絶縁基板を用意し、この絶縁基板上の各抵
抗素子基板に対応する部分に一括して導体、抵抗体を形
成する。これら抵抗体は、例えばレーザトリミングによ
り、その抵抗値を調整される。

次に、この絶縁基板を個々の抵抗素子基板にブレイク
し、この抵抗素子基板をリードフレーム上のリード先端
部に差し込み、リード先端部を抵抗素子基板上の導体に
はんだ付けし、その後洗浄して残留したフラックス等を
除去する。

さらに、抵抗素子基板には、塗装・標印が施される。
最後にリードフレームよりリードを切離し、抵抗値が所
定の値であるか否か実際に測定を行って検査する。最後
に検査を行うのは、トリミングで抵抗体の抵抗値を調整
しても、その後のはんだ付けや塗装時に抵抗体に熱が加
わって、その抵抗値が変化するおそれがあるからであ
る。

（ハ）発明が解決しようとする課題上記従来の抵抗素子製造方法において、トリミング時
に、抵抗値を実測しているので、この時点で抵抗素子基
板に不良（例えば抵抗体等にクラックがはいっているな
ど）を判別することができる。ところが、この段階では
まだ一体の絶縁基板であるため、不良のある抵抗素子基
板を排除することができない。従って、不良の抵抗素子
基板についても、そのまま何の対策もせずに後工程へ送
られ、リード取り付け、塗装等が行われる。そして最終
の検査において初めて不良品として排除されることとな
り、無駄であり生産効率も低下する。

また、このように最終の検査において不良と判別され
た場合に、どの工程で不良が生じたかを究明することが
困難である。

この発明は、上記に鑑みなされたものであり、不良な
抵抗素子基板を早期に排除し、後工程の無駄をなくし、
工程改善点の明確化を容易とする抵抗素子製造方法の提
供を目的としている。

（ニ）課題を解決するための手段及び作用上記課題を解決するため、この発明の抵抗素子の製造
方法は、基板上に導体及び抵抗体を形成する導体・抵抗
体形成工程と、この形成された抵抗体の抵抗値を調整す
るトリミング工程と、前記基板を個々の抵抗素子基板に
分割するブレイク工程と、このブレイクされた抵抗素子
基板にリードを取り付けるリード取付工程と、このリー
ドの取り付けられた抵抗素子基板を塗装する塗装工程
と、塗装された抵抗素子の抵抗値を測定し、不良品を排
除する検査工程とよりなるものにおいて、前記トリミン
グ工程で、抵抗体の抵抗値が所定の値にならない時、抵
抗素子基板をオープン処理すると共に、前記ブレイク工
程後、リード取付工程前に、抵抗素子基板がオープン処
理されているか否か測定し、オープンの場合にその抵抗
素子基板を排除する不良抵抗素子基板排除工程を備えた
ことを特徴とするものである。

この発明の抵抗素子製造方法では、トリミング工程
で、不良のある抵抗素子基板の所定の抵抗体又は導体を
オープンにして、識別できるようにしておく。そして、
ブレイク工程後、リード取付工程前に、オープン処理さ
れた不良抵抗素子基板を、測定により判別して排除す
る。従って不良抵抗素子基板については、この後のリー
ド取付工程、塗装工程、検査工程が行われないので、生
産効率を向上させることができる。

また、不良抵抗素子基板が判別され排除されるため、
抵抗体・導体形成工程、トリミング工程の改善点が明確
化される。一方、最終検査工程で不良と判別される場合
には、リード取付工程、塗装検査工程に問題があること
となり、やはりこれらの工程の改善点が明確化される。

（ホ）実施例この発明の一実施例を図面に基づいて以下に説明す
る。

この実施例は、本発明を厚膜抵抗ネットワークの製造
に適用したものであり、第１図（ａ）乃至第１図（ｆ）
は、その工程を説明する図である。

第１図（ａ）は、セラミック基板１を示している。セ
ラミック基板１は、スリット２、３により区画されてお
り、これら区画の１つ１つが抵抗素子基板４単体に対応
している。

セラミック基板１の各抵抗素子基板４には、導体5₁〜
5₅、抵抗体6₁〜6₄が順に形成される〔第１図（ｂ）参
照〕。導体5₁〜5₅は、導体ペーストをセラミック基板１
上にスクリーン印刷し、これを焼成して形成される。抵
抗体6₁〜6₄も同様に、抵抗体ペーストをセラミック基板
１上にスクリーン印刷し、これを焼成して形成される。

抵抗体6₁〜6₄は、レーザトリミングによりその抵抗値
を調整される。第１図（ｂ）において抵抗素子基板4
_iは、正常にトリミングが行われた状態を示している。
なお、この例では、１本の直線状のトリミング溝７を用
いているが、トリミング溝７は２本でもよく、形状もＬ
字状、渦巻状等適宜設計変更可能である。

一方、抵抗素子基板4_i+1は、何らかの原因、例えば抵
抗体、導体のマイクロクラック、剥落等により、抵抗体
6₁〜6₄のうちいずれかが、トリミングによっても所定の
抵抗値に調整できない場合を示している。この場合、抵
抗体6₃をトリミング溝７^＊で完全に切りオープン状態と
している。

次に、セラミック基板１をスリット２に沿ってブレイ
クし、たくざく状のセラミック基板１′とする〔第１図
（ｃ）参照〕。

さらにセラミック基板１′はスリット３に沿ってブレ
イクされ、個々の抵抗素子基板４、…、４とされる。第
１図（ｄ）は、ブレイクされ、ベルト12で搬出されてき
た抵抗素子基板４、…、４を示している。ベルト12のＡ
の位置で抵抗素子基板４は、ストッパ15aでとめられ、
チャック13で吸着される。このチャック13は、抵抗素子
基板４吸着後180゜回転し、次のインサート工程へ抵抗
素子基板４を送る。

位置Ｂでは、吸着する位置Ａに送られる前に、抵抗素
子基板４がストッパ15bでとめられ、抵抗素子基板４の
導体5₂、5₃に、それぞれプローブ14₁、14₂があてられ、
抵抗素子基板４がオープン処理されているか否かを判別
する。

第２図は、この判別回路の一例を示している。この判
別回路は、非反転増幅器を使用して判別精度を高めてお
り、プローブ14₁、14₂は、INに接続される。今プローブ
14₁、14₂間の抵抗R_IN、Ｂ点の電圧V_INとすると、R₁（＝
R_A＋R_B）とV_CCの間には以下の関係がある。

R₁＜R_IN、V_IN＞V_CC/2 …（１） R₁＝R_IN、V_IN＝V_CC/2 …（２） R₁＞R_IN、V_IN＜V_CC/2 …（３）不良基板の場合には抵抗6₃がオープンとなっているた
め、プローブ14₁、14₂間の抵抗は無限大となり、 R₁≪R_IN、V_IN＝V_CC …（４）となる。R₁を、プローブ14₁、14₂間の最大抵抗値（良品
の場合）とすれば、不良の場合は（５）、良品の場合は
（６）となる。

V_IN＞V_CC/2 …（５） V_IN≦V_CC/2 …（６）この判別回路の出力outは、ホトカプラ等を介して、
制御用のCPUに取り込まれる。良品と判別された場合に
は、前述のように抵抗素子基板４は、ストッパ15aで止
められ、チャック13で吸着されるが、不良の場合には、
ストッパ15aが下降して排出される。なお、第２図に示
すように抵抗R_Aを可変抵抗器としているのは、プローブ
14₁、14₂等の誤差抵抗に対し微調整を行うためである。

また、この実施例では、２素目と３素目との間の抵抗
値を測定することにしているが、これは第１図（ｄ）で
は省略しているが、抵抗素子基板４端部がカバーで押さ
えられるため、端部の導体5₁、5₅にプローブを接触させ
ることができないからである。

良品である抵抗素子基板４は、次いでリード取付工程
に送られる。リード取付工程は、さらにインサート工
程、はんだ付け工程、洗浄工程から構成される。第１図
（ｅ）は、このインサート工程を説明する図である。８
はリードであり、タイバー8bにより１体のリードフレー
ムを構成する。リード８の先端8aは２股に分かれてお
り、抵抗素子基板縁部4aが挿入される。この時、各リー
ド先端8aを、導体5₁〜5₅に接触させる。

はんだ付工程では、各リード先端8aを導体5₁〜5₅には
んだ付けし、洗浄工程では、はんだ付けの際残留したフ
ラックス等を洗浄する。なお、はんだ付け工程を窒素雰
囲気で行うようにすれば洗浄工程を省略することができ
る。

次に、抵抗素子基板４は、塗装工程に送られ、その表
面を塗装される。さらに、抵抗素子基板４の塗装膜９上
には標印が施され、リード８がタイバー8bより切り離さ
れて、個々の抵抗ネットワーク10とされる〔第１図
（ｆ）参照〕。

最後に、各リード８間の抵抗値を測定し、これらが所
定の範囲にあるか否かが判定される。この判定NOの場合
には、その抵抗ネットワーク10は不良品として排除され
ることとなる。この場合、不良が生じたのはリード取付
工程〜検査工程の間であり、工程改善点の明確化が容易
となる。

なお、この実施例では４素の抵抗ネットワークの製造
に適用したが、素子数はこれに限定されず、オープンに
する抵抗体、及びプローブをあてる素子も、２素及び３
素目に限定されるものではなく適宜設計変更可能であ
る。

（ヘ）発明の効果以上説明したように、この発明の抵抗素子製造方法
は、トリミング工程で、抵抗体の抵抗値が所定の値にな
らない時、抵抗素子基板をオープン処理すると共に、ブ
レイク工程終了後、リード取付工程前に、抵抗素子基板
がオープン処理されているか否かを測定し、オープンの
場合にその抵抗素子基板を排除する不良抵抗素子基板排
除工程を備えたことを特徴とするものであるから、後工
程の無駄をなくし生産効率を向上できると共に、また工
程改善点を明確にできる利点を有している。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｆ）は、この発明の一実施例
に係る抵抗素子の製造工程を順に示し、第１図（ａ）
は、セラミック基板の斜視図、第１図（ｂ）は、導体及
び抵抗体を形成し、抵抗体をトリミングした状態でのセ
ラミック基板の要部拡大平面図、第１図（ｃ）は、同セ
ラミック基板を１次ブレイクした状態を示す斜視図、第
１図（ｄ）は、不良抵抗素子基板を排除する工程を説明
する斜視図、第１図（ｅ）は、リード取付工程の内、イ
ンサート工程を説明する斜視図、第１図（ｆ）は、塗装
工程が終わりタイバーより切り離された抵抗ネットワー
クの外観斜視図、第２図は、不良抵抗素子基板を排除す
る工程に適用される判別回路の一例を示す回路図であ
る。 1:セラミック基板、4:抵抗素子基板、 5₁〜5₅:導体、6₁〜6₄:抵抗体、 7:トリミング溝、8:リード、 9:塗装膜、 14₁・14₂:プローブ。

Claims

【特許請求の範囲】

【請求項１】基板上に導体及び抵抗体を形成する導体・
抵抗体形成工程と、この形成された抵抗体の抵抗値を調
整するトリミング工程と、前記基板を個々の抵抗素子基
板に分割するブレイク工程と、このブレイクされた抵抗
素子基板にリードを取り付けるリード取付工程と、この
リードの取り付けられた抵抗素子基板を塗装する塗装工
程と、塗装された抵抗素子の抵抗値を測定し、不良品を
排除する検査工程とよりなる抵抗素子製造方法におい
て、前記トリミング工程で、抵抗体の抵抗値が所定の値にな
らない時、抵抗素子基板をオープン処理すると共に、前
記ブレイク工程後、リード取付工程前に、抵抗素子基板
がオープン処理されているか否か測定し、オープンの場
合にその抵抗素子基板を排除する不良抵抗素子基板排除
工程を備えたことを特徴とする抵抗素子製造方法。