JPH0790675A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- JPH0790675A JPH0790675A JP5235180A JP23518093A JPH0790675A JP H0790675 A JPH0790675 A JP H0790675A JP 5235180 A JP5235180 A JP 5235180A JP 23518093 A JP23518093 A JP 23518093A JP H0790675 A JPH0790675 A JP H0790675A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000007747 plating Methods 0.000 claims abstract description 56
- 238000009713 electroplating Methods 0.000 claims abstract description 7
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 238000005476 soldering Methods 0.000 abstract description 2
- 239000003985 ceramic capacitor Substances 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electroplating Methods And Accessories (AREA)
- Ceramic Capacitors (AREA)
Abstract
(57)【要約】
【目的】 導電膜上にパルス電源を用いて電気めっきに
よりめっき被膜を形成する電子部品の製造方法におい
て、めっき被膜の異常成長を生じることなく、緻密なめ
っき被膜を形成する。 【構成】 パルス電源のパルスオフの際の下限電流値を
パルスオンの際の設定電流値の１０〜９０％の電流値に
設定することを特徴としている。
よりめっき被膜を形成する電子部品の製造方法におい
て、めっき被膜の異常成長を生じることなく、緻密なめ
っき被膜を形成する。 【構成】 パルス電源のパルスオフの際の下限電流値を
パルスオンの際の設定電流値の１０〜９０％の電流値に
設定することを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、電子部品の製造方法に
関するものであり、特に電子部品素子の外表面上に導電
膜を形成し、該導電膜上にパルス電源を用いて電気めっ
きによりめっき被膜を形成する電子部品の製造方法に関
するものである。
関するものであり、特に電子部品素子の外表面上に導電
膜を形成し、該導電膜上にパルス電源を用いて電気めっ
きによりめっき被膜を形成する電子部品の製造方法に関
するものである。
【０００２】
【従来の技術】電子部品の製造工程においては、電子部
品素子の外表面に形成された導電膜上に電気めっきによ
りめっき被膜が形成される場合がある。例えば、チップ
型の積層セラミックコンデンサの外部電極の製造工程に
おいては、導電膜上にめっき被膜が形成される。
品素子の外表面に形成された導電膜上に電気めっきによ
りめっき被膜が形成される場合がある。例えば、チップ
型の積層セラミックコンデンサの外部電極の製造工程に
おいては、導電膜上にめっき被膜が形成される。
【０００３】図２は、このようなチップ型積層セラミッ
クコンデンサの外部電極の部分を示す拡大断面図であ
る。図２に示すように、セラミック素子１内においては
内部電極２及び内部電極３が交互に形成されており、内
部電極２はセラミック素子の一方端に延び、内部電極３
は図示されないセラミック素子１の他方端に延びてい
る。セラミック素子１の一方端には、内部電極２と電気
的に接続する外部電極４が形成されている。外部電極４
は、セラミック素子１の一方端部の外表面に先ず導電膜
４ａを形成し、この導電膜４ａの上に電気めっきにより
第１のめっき被膜４ｂを形成し、さらに第２のめっき被
膜４ｃを形成することにより構成されている。一般に導
電膜４ａとしては、導電性に優れた材料としてＡｇまた
はＡｇ−Ｐｄの膜が形成され、第１のめっき被膜４ｂと
してＮｉ膜等が形成され、第２のめっき被膜４ｃとして
ＳｎまたはＳｎ／Ｐｂ膜等が形成される。
クコンデンサの外部電極の部分を示す拡大断面図であ
る。図２に示すように、セラミック素子１内においては
内部電極２及び内部電極３が交互に形成されており、内
部電極２はセラミック素子の一方端に延び、内部電極３
は図示されないセラミック素子１の他方端に延びてい
る。セラミック素子１の一方端には、内部電極２と電気
的に接続する外部電極４が形成されている。外部電極４
は、セラミック素子１の一方端部の外表面に先ず導電膜
４ａを形成し、この導電膜４ａの上に電気めっきにより
第１のめっき被膜４ｂを形成し、さらに第２のめっき被
膜４ｃを形成することにより構成されている。一般に導
電膜４ａとしては、導電性に優れた材料としてＡｇまた
はＡｇ−Ｐｄの膜が形成され、第１のめっき被膜４ｂと
してＮｉ膜等が形成され、第２のめっき被膜４ｃとして
ＳｎまたはＳｎ／Ｐｂ膜等が形成される。
【０００４】このようなめっき被膜は通常直流電源を用
いて形成されるが、めっき被膜の緻密性を向上させるた
めに、一般にはパルス電源を用いてパルスめっきが行わ
れる。
いて形成されるが、めっき被膜の緻密性を向上させるた
めに、一般にはパルス電源を用いてパルスめっきが行わ
れる。
【０００５】
【発明が解決しようとする課題】このようなパルス電源
における電流は、図３に示すようにパルスオン及びパル
スオフを繰り返した状態で流され、パルスオフの状態で
は電流が流れない０Ａの状態である。
における電流は、図３に示すようにパルスオン及びパル
スオフを繰り返した状態で流され、パルスオフの状態で
は電流が流れない０Ａの状態である。
【０００６】図４は、図３に一点鎖線で囲んで示すパル
ス部分の電流変化を拡大して示す図である。図４に示さ
れるように、パルスオンの立ち上がりの際に、設定値よ
りも大きな過剰の電流が流れる。このため、めっき被膜
が異常に成長してしまうという問題があった。
ス部分の電流変化を拡大して示す図である。図４に示さ
れるように、パルスオンの立ち上がりの際に、設定値よ
りも大きな過剰の電流が流れる。このため、めっき被膜
が異常に成長してしまうという問題があった。
【０００７】再び図２を参照して、このため、第１のめ
っき被膜４ｂ及び第２のめっき被膜４ｃが、導電膜４ａ
の端部よりも距離Ｌだけ内側に延びて成長し、これによ
って浮遊容量等が変動する。このため、製品の信頼性が
低下するという問題を生じた。
っき被膜４ｂ及び第２のめっき被膜４ｃが、導電膜４ａ
の端部よりも距離Ｌだけ内側に延びて成長し、これによ
って浮遊容量等が変動する。このため、製品の信頼性が
低下するという問題を生じた。
【０００８】本発明の目的は、このような従来の問題点
を解消し、めっき被膜の形成において異常な成長が生じ
ることなく、緻密なめっき被膜を安定して形成すること
ができる電子部品の製造方法を提供することにある。
を解消し、めっき被膜の形成において異常な成長が生じ
ることなく、緻密なめっき被膜を安定して形成すること
ができる電子部品の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の製造方法は、電
子部品素子の外表面上に導電膜を形成する工程と、導電
膜上にパルス電源を用いて電気めっきによりめっき被膜
を形成する工程とを備え、パルス電源のパルスオフの際
の下限電流値をパルスオンの際の設定電流値の１０〜９
０％の電流値に設定することを特徴としている。
子部品素子の外表面上に導電膜を形成する工程と、導電
膜上にパルス電源を用いて電気めっきによりめっき被膜
を形成する工程とを備え、パルス電源のパルスオフの際
の下限電流値をパルスオンの際の設定電流値の１０〜９
０％の電流値に設定することを特徴としている。
【００１０】
【作用】本発明では、パルス電源のパルスオフの際の下
限電流値をパルスオンの際の設定電流値の１０〜９０％
の電流値に設定している。図１は、本発明におけるパル
ス電流の変化を示す図である。図１に示されるように、
本発明に従えば、パルスの下限電流値が、設定電流値の
９０％から１０％の範囲内に設定される。パルスの下限
電流値が設定電流値の１０％未満であると、従来と同様
に、パルスオンの立ち上がりの際に過剰の電流が流れ、
めっき被膜の異常な成長がもたらされる。またパルスの
下限電流値が９０％を超えると、パルス電源を用いた効
果が少なくなり、めっき被膜の緻密性が低下する。
限電流値をパルスオンの際の設定電流値の１０〜９０％
の電流値に設定している。図１は、本発明におけるパル
ス電流の変化を示す図である。図１に示されるように、
本発明に従えば、パルスの下限電流値が、設定電流値の
９０％から１０％の範囲内に設定される。パルスの下限
電流値が設定電流値の１０％未満であると、従来と同様
に、パルスオンの立ち上がりの際に過剰の電流が流れ、
めっき被膜の異常な成長がもたらされる。またパルスの
下限電流値が９０％を超えると、パルス電源を用いた効
果が少なくなり、めっき被膜の緻密性が低下する。
【００１１】
【実施例】チップ型積層セラミックコンデンサの外部電
極おいて、図２に示すように、Ｎｉめっき被膜上に第２
のめっき被膜としてＳｎのめっき被膜を形成する実施例
について説明する。
極おいて、図２に示すように、Ｎｉめっき被膜上に第２
のめっき被膜としてＳｎのめっき被膜を形成する実施例
について説明する。
【００１２】まず、パルスめっきによりめっき被膜の緻
密性が向上することを確認するため、直流電源とパルス
電源を用いて、Ｓｎめっきを行った。直流めっきは、１
０Ａの直流電源を用い、パルスめっきは設定電流値１０
Ａ、パルスオフの際の下限電流値０Ａ、パルスオフ間隔
１ミリ秒、パルスオン間隔１ミリ秒として、Ｓｎをめっ
きし、チップ型積層セラミックコンデンサに外部電極を
形成した。このようにして得られたチップ型積層セラミ
ックコンデンサを、高温多湿条件（１００℃９５％ＲＨ
以上）に４時間放置した後、乾燥し、半田付けして半田
付け性試験を行った。半田付け性は、半田が付着した面
積を評価することにより行った。半田の種類としてはＨ
６０Ａを用い、２３０℃で半田付けした。またフラック
スとしてはロジン２５％ＩＰＡを用いた。試料数として
は２０個行い、それぞれの半田付着面積を評価し、表１
に示した。
密性が向上することを確認するため、直流電源とパルス
電源を用いて、Ｓｎめっきを行った。直流めっきは、１
０Ａの直流電源を用い、パルスめっきは設定電流値１０
Ａ、パルスオフの際の下限電流値０Ａ、パルスオフ間隔
１ミリ秒、パルスオン間隔１ミリ秒として、Ｓｎをめっ
きし、チップ型積層セラミックコンデンサに外部電極を
形成した。このようにして得られたチップ型積層セラミ
ックコンデンサを、高温多湿条件（１００℃９５％ＲＨ
以上）に４時間放置した後、乾燥し、半田付けして半田
付け性試験を行った。半田付け性は、半田が付着した面
積を評価することにより行った。半田の種類としてはＨ
６０Ａを用い、２３０℃で半田付けした。またフラック
スとしてはロジン２５％ＩＰＡを用いた。試料数として
は２０個行い、それぞれの半田付着面積を評価し、表１
に示した。
【００１３】
【表１】
【００１４】表１の結果から明らかなように、パルスめ
っきにより形成しためっき被膜の半田付着面積は直流め
っきによるものに比べ、著しく高く、めっき被膜の緻密
性が向上していることがわかる。
っきにより形成しためっき被膜の半田付着面積は直流め
っきによるものに比べ、著しく高く、めっき被膜の緻密
性が向上していることがわかる。
【００１５】次に、パルフオフの際の下限電流値を変化
させて、チップ型積層セラミックコンデンサの外部電極
におけるＳｎめっきを行った。パルス下限電流値は、表
２に示すとおり、０Ａから１０Ａの範囲内で変化させ
た。形成されためっき被膜について、めっきの異常成長
の幅、すなわち、図２に示すＬの幅を測定し、めっき成
長幅として表２に示した。
させて、チップ型積層セラミックコンデンサの外部電極
におけるＳｎめっきを行った。パルス下限電流値は、表
２に示すとおり、０Ａから１０Ａの範囲内で変化させ
た。形成されためっき被膜について、めっきの異常成長
の幅、すなわち、図２に示すＬの幅を測定し、めっき成
長幅として表２に示した。
【００１６】また得られたチップ型積層セラミックコン
デンサも上記と同様に、高温多湿条件（１００℃９５％
ＲＨ以上）で４時間放置した後、これを乾燥して、半田
付け性試験を行った。半田付け性については、上記と同
様に半田付着面積を測定することにより行った。すなわ
ち半田により覆われている部分の面積を測定することに
より行った。サンプル数は２０とした。得られた結果を
表２に示す。
デンサも上記と同様に、高温多湿条件（１００℃９５％
ＲＨ以上）で４時間放置した後、これを乾燥して、半田
付け性試験を行った。半田付け性については、上記と同
様に半田付着面積を測定することにより行った。すなわ
ち半田により覆われている部分の面積を測定することに
より行った。サンプル数は２０とした。得られた結果を
表２に示す。
【００１７】
【表２】
【００１８】表２から明らかなように、設定電流値１０
Ａの１０％、すなわち１Ａにパルス下限電流値を設定す
ることにより、めっき成長幅が急激に小さくなることが
わかる。また設定電流値１０Ａの９０％である９Ａを超
えてパルス下限電流値が設定されると、半田付着面積が
急激に低下することがわかる。
Ａの１０％、すなわち１Ａにパルス下限電流値を設定す
ることにより、めっき成長幅が急激に小さくなることが
わかる。また設定電流値１０Ａの９０％である９Ａを超
えてパルス下限電流値が設定されると、半田付着面積が
急激に低下することがわかる。
【００１９】従って、本発明に従い、下限電流値を設定
電流値の１０〜９０％の電流値の範囲内に設定すること
により、めっき被膜の異常成長が抑制され、かつ緻密な
めっき被膜を形成することができる。
電流値の１０〜９０％の電流値の範囲内に設定すること
により、めっき被膜の異常成長が抑制され、かつ緻密な
めっき被膜を形成することができる。
【００２０】上記実施例では、電子部品としてチップ型
積層セラミックコンデンサを例にして説明し、また導電
膜に形成するめっき被膜として外部電極において形成す
るめっき被膜を例にして説明したが、本発明はこれらに
限定されるものではなく、コンデンサ以外のセラミック
部品並びにセラミック部品以外の電子部品にも適用され
得るものであり、さらに外部電極以外の部分において導
電膜の上に電気めっきによりめっき被膜を形成する場合
にも適用されるものである。
積層セラミックコンデンサを例にして説明し、また導電
膜に形成するめっき被膜として外部電極において形成す
るめっき被膜を例にして説明したが、本発明はこれらに
限定されるものではなく、コンデンサ以外のセラミック
部品並びにセラミック部品以外の電子部品にも適用され
得るものであり、さらに外部電極以外の部分において導
電膜の上に電気めっきによりめっき被膜を形成する場合
にも適用されるものである。
【００２１】また、上記実施例では、Ｎｉめっき被膜上
に形成するＳｎめっき被膜を例示したが、Ｓｎめっき被
膜の下地膜となるＮｉめっき被膜を形成する際にも、本
発明を適用してもよい。
に形成するＳｎめっき被膜を例示したが、Ｓｎめっき被
膜の下地膜となるＮｉめっき被膜を形成する際にも、本
発明を適用してもよい。
【００２２】
【発明の効果】本発明に従い、導電膜上にめっき被膜を
形成する際のパルス電源のパルフオフの下限電流値をパ
ルフオンの設定電流値の１０〜９０％の電流値に設定す
ることにより、めっき被膜の異常成長を生じることな
く、緻密なめっき被膜を形成することができる。このた
め、例えば、半田付け等において信頼性を向上させるこ
とができる。
形成する際のパルス電源のパルフオフの下限電流値をパ
ルフオンの設定電流値の１０〜９０％の電流値に設定す
ることにより、めっき被膜の異常成長を生じることな
く、緻密なめっき被膜を形成することができる。このた
め、例えば、半田付け等において信頼性を向上させるこ
とができる。
【図１】本発明に従う製造方法におけるパルスめっきの
際のパルス電源の電流変化を示す図。
際のパルス電源の電流変化を示す図。
【図２】チップ型積層セラミックコンデンサの外部電極
近傍を示す断面図。
近傍を示す断面図。
【図３】従来のパルスめっきにおけるパルス電源の電流
の変化を示す図。
の変化を示す図。
【図４】図３において一点鎖線で囲まれるパルス部分を
拡大して示す図。
拡大して示す図。
１…セラミック素子 ２，３内部電極 ４…外部電極 ４ａ…外部電極の下地導電膜 ４ｂ…第１のめっき被膜 ４ｃ…第２のめっき被膜
Claims (1)
- 【請求項１】 電子部品素子の外表面上に導電膜を形成
する工程と、 前記導電膜上にパルス電源を用いて電気めっきによりめ
っき被膜を形成する工程とを備え、 前記パルス電源のパルスオフの際の下限電流値をパルス
オンの際の設定電流値の１０〜９０％の電流値に設定す
ることを特徴とする、電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235180A JPH0790675A (ja) | 1993-09-21 | 1993-09-21 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5235180A JPH0790675A (ja) | 1993-09-21 | 1993-09-21 | 電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0790675A true JPH0790675A (ja) | 1995-04-04 |
Family
ID=16982254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5235180A Pending JPH0790675A (ja) | 1993-09-21 | 1993-09-21 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0790675A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340371A (ja) * | 2004-05-25 | 2005-12-08 | Murata Mfg Co Ltd | 積層セラミック電子部品およびその製造方法 |
| US20100328843A1 (en) * | 2009-06-30 | 2010-12-30 | Murata Manufacturing Co., Ltd. | Laminated ceramic electronic component and manufacturing method therefor |
| JP2012038917A (ja) * | 2010-08-06 | 2012-02-23 | Murata Mfg Co Ltd | セラミック電子部品およびその製造方法 |
| JP2015023120A (ja) * | 2013-07-18 | 2015-02-02 | Tdk株式会社 | 積層コンデンサ |
| US10068705B2 (en) | 2014-03-26 | 2018-09-04 | Murata Manufacturing Co., Ltd. | Method for manufacturing ceramic electronic component |
| JP2019533088A (ja) * | 2016-10-24 | 2019-11-14 | アトテック・ドイチュラント・ゲーエムベーハーＡｔｏｔｅｃｈ Ｄｅｕｔｓｃｈｌａｎｄ Ｇｍｂｈ | 金属基板へのスズ層の被覆方法、および、ニッケル／リン合金下層と、前記方法による前記スズ層と、を備えた構造の使用 |
-
1993
- 1993-09-21 JP JP5235180A patent/JPH0790675A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340371A (ja) * | 2004-05-25 | 2005-12-08 | Murata Mfg Co Ltd | 積層セラミック電子部品およびその製造方法 |
| US20100328843A1 (en) * | 2009-06-30 | 2010-12-30 | Murata Manufacturing Co., Ltd. | Laminated ceramic electronic component and manufacturing method therefor |
| US8547683B2 (en) * | 2009-06-30 | 2013-10-01 | Murata Manufacturing Co., Ltd. | Laminated ceramic electronic component with directly plated external terminal electrodes and manufacturing method therefor |
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