JPH0834366B2 - インピ−ダンス変換装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、特性インピーダンスの異なるマイクロ波線
路間を接続するインピーダンス変換装置に関する。以
下、マイクロ波線路とは、概ね1GHz以上の周波数の信号
を伝送するための線路であって、コプレナー線路又はス
ロット線路等の共平面線路、並びにマイクロストリップ
線路等をいう。

［従来の技術］ 第６図は特性インピーダンスの異なるマイクロストリ
ップ線路間を接続するインピーダンス変換回路の平面図
である。第６図において、下表面に接地導体（図示せ
ず）が形成された誘電体基板10の上表面上に、幅l₁の入
力マイクロストリップ線路11と幅l₂（＞l₁）の出力マイ
クロストリップ線路12が形成され、この入力マイクロス
トリップ線路11と出力マイクロストリップ線路12との間
の基板10上に、幅l₃（l₁＜l₃＜l₂）と1/4波長の長さを
有する整合用マイクロストリップ線路13が、線路11及び
12と一体的に形成される。ここで、入出力マイクロスト
リップ線路11及び12の各特性インピーダンスをそれぞれ
Z₀₁及びZ₀₂とすると、整合用マイクロストリップ線路13
の特性インピーダンスZ₀₃が、 なるように幅l₃を設定することによって入出力マイクロ
ストリップ線路11,12間のインピーダンスの整合をとる
ことができる。

［発明が解決しようとする問題点］ しかしながら、上述の従来のインピーダンス変換回路
においては、整合用マイクロストリップ線路13の長さが
最低1/4波長必要であるため、インピーダンス変換装置
を小型化することができなかった。

また、この従来の回路は相反回路であるため、入出力
の電気的な分離が得られず、例えば出力線路12に接続さ
れた回路から反射がある場合は、その反射波がそのまま
入力線路11へ現れることになる。この反射波を除去する
ためには更にアイソレータを入出力間に設ける必要があ
るという問題点があった。

本発明の目的は以上の問題点を解決し、従来の回路に
比較して小型化することができ、しかも入出力マイクロ
波線路間の電気的分離度が良好なインピーダンス変換装
置を提供することにある。

［問題点を解決するための手段］ 本発明に係るインピーダンス変換装置は、入力マイク
ロ波線路と出力マイクロ波線路との間を接続するための
インピーダンス変換装置において、 ソース電極が上記入力マイクロ波線路に接続され、所
定のゲート幅を有するゲート接地の第１の電界効果トラ
ンジスタと、 上記第１の電界効果トランジスタのドレイン電極にゲ
ート電極が接続されるとともに、ソース電極が上記出力
マイクロ波線路に接続され、所定のゲート幅を有するド
レイン接地の第２の電界効果トランジスタとを備え、 上記入力マイクロ波線路の特性インピーダンスをZ₀₁
とし、上記第１の電界効果トランジスタの相互コンダク
タンスをgm₁とし、上記出力マイクロ波線路の特性イン
ピーダンスをZ₀₂とし、上記第２の電界効果トランジス
タの相互コンダクタンスをgm₂としたときに、 gm₁Z₀₁＝gm₂Z₀₂＝１ となるように、上記第１の電界効果トランジスタのゲー
ト幅と上記第２の電界効果トランスタのゲート幅を設定
したことを特徴とする。

［作用］ 以上のように構成することにより、ゲート接地の第１
の電界効果トランジスタとドレイン接地の第２の電界効
果トランジスタが縦続接続され、ここで、 gm₁Z₀₁＝gm₂Z₀₂＝１ となるように、上記第１の電界効果トランジスタのゲー
ト幅と上記第２の電界効果トランスタのゲート幅を設定
される。このとき、上記入力マイクロ波線路における入
力端反射係数S₁₁及び上記出力マイクロ波線路における
出力端反射係数S₂₂がゼロとなる。

従って、この縦続接続された２個の電界効果トランジ
スタ回路によって、上記入力マイクロ波線路と、上記出
力マイクロ波線路間の各特性インピーダンスが整合され
る。

［実施例］ 基本回路 第１図は本発明の一実施例である電界効果トランジス
タ（以下、FETという。）を用いたインピーダンス変換
回路の基本回路の回路図である。第１図において、特性
インピーダンスZ₀₁を有する入力マイクロ波線路21が相
互コンダクタンスgm₁を有するゲート接地のFET22のソー
スに接続され、該FET22のドレインが抵抗値Ｒの利得調
整用抵抗23を介してアースに接続されるとともに、相互
コンダクタンスgm₂を有するドレイン接地のFET24のゲー
トに接続される。さらに、該FET24のソースが特性イン
ピーダンスZ₀₂を有する出力マイクロ波線路25に接続さ
れる。

ここで、FET22及び24を相互コンダクタンスのみで記
述可能な理想的なFETであると考えると、第１図の回路
のＳパラメータは次式のようになる。

S₁₂＝０ ……（２） さらに、gm₁Z₀₁＝gm₂Z₀₂＝１となるようにゲート接地
のFET22およびドレイン接地のFET24の各ゲート幅を設定
すると、上記各Ｓパラメータは次式のようになる。

S₁₁＝S₁₂＝S₂₂＝０ ……（５） このように、gm₁Z₀₁＝gm₂Z₀₂＝１と設定されたゲート
接地のFET22およびドレイン接地のFET24を縦続接続する
ことにより、次のような効果が有る。

（１）入力端反射係数S₁₁及び出力端反射係数S₂₂がゼロ
となるので、入出力線路間のインピーダンス整合がとれ
る。

（２）逆方向伝達係数S₁₂がゼロとなるので、入出力線
路間の電気的分離を行うことができる。

（３）正方向伝達係数S₂₁が上記（６）式のように表わ
すことができるので、抵抗23の抵抗値Ｒを変化すること
により増幅利得を調整できる。なお、抵抗23は利得制御
および広帯域化のために設けてあり、この抵抗23の抵抗
値Ｒを無限大とし、すなわち抵抗23を取り除いても、こ
のインピーダンス変換回路は、上記（１）および（２）
の効果を有する。

さらに、入出力マイクロ波線路21及び25間の間隔は、
従来例のように1/4波長の長さを必要とせず、FET22,24
並びに抵抗23で構成される回路を一般に小型化すること
ができる。特に、上記回路をモノリシック化すれば、該
インピーダンス変換回路を従来例に比較して大幅に小型
化することができる。

第１の実施例 第２図は本発明の第１の実施例である入出力マイクロ
ストリップ線路のインピーダンス変換のためのハイブリ
ッド集積回路の平面図であり、第２図において第１図と
同一のものについては同一の符号を付している。

第２図において、下表面に接地導体（図示せず）が形
成された誘電体基板10の上表面上に、幅l₁のマイクロス
トリップ線路11と幅l₂のマイクロストリップ線路12が各
線路11,12の長手方向に所定間隔だけ離れて形成され
る。この線路11及び12の各端部11a及び12a間の基板10上
に、それぞれ所定間隔だけ離れて略正方形状の導体15及
び17が形成され、導体15と17間が直流カット用チップキ
ャパシタ33を介して接続される。線路11の端部11aと導
体15の間の基板10上に、パッケージに封入されたFET31
が載置され、また導体17と線路12の端部12aの間の基板1
0上に、パッケージに封入されたFET32が載置される。

導体15及びFET32の図面下側の基板10上に、それぞれ
導体16及び18が形成され、FET31及び導体17の図面下側
にそれぞれ突出した突出部14a及び14bを有する接地導体
14が、FET31及び32並びに導体16及び18の図面下側の基
板10上に形成される。この接地導体14は所定の接続線
（図示せず）を介して基板10の下表面に形成された接地
導体に接続される。また、導体16及び18にそれぞれドレ
インバイアス供給用端子38及び39が接続される。

FET31のソース端子が線路11の端部11aに接続され、ま
たFET31のドレイン端子が導体15に接続され、さらにFET
31のゲート端子が接地導体14の突出部14aに接続され
る。導体15がチップ抵抗36を介して導体16に接続され、
導体16が高周波バイパス用チップキャパシタ34を介して
接地導体14に接続される。また、導体15が直流カット用
チップキャパシタ33を介して導体17に接続される。さら
に、導体17がチップ抵抗37を介して接地導体14の突出部
14bに接続され、導体18が高周波バイパス用チップキャ
パシタ35を介して接地導体14に接続される。

FET32のゲート端子が導体17に接続され、また、該FET
32のドレイン端子が導体18に接続され、さらに、該FET3
2のソース端子が線路12の端部12aに接続される。

以上のように構成することにより、FET31のドレイン
がチップ抵抗36及びチップキャパシタ34を介して高周波
的に接地され、またFET32のドレインがチップキャパシ
タ35を介して高周波的に接地される。入力マイクロスト
リップ線路11に入力された信号がFET31、チップキャパ
シタ33及びFET32を介して出力マイクロストリップ線路1
2に出力される。ここで、第２図のハイブリッド集積回
路の高周波等価回路は、第１図のようになり、FET31お
よびFET32の相互コンダクタンスをgm₁Z₀₁＝gm₂Z₀₂＝１
のように設定することにより、上述のように、入出力線
路11及び12間のインピーダンス整合がとれ、特性インピ
ーダンスの異なる入出力線路11及び12間のインピーダン
ス変換を行うことができる。また、入出力線路11及び12
間に、信号が一方向しか伝達されない２個のFET31,32に
てなるFET回路を挿入しているので、入出力線路11及び1
2間の電気的な分離度が良好なインピーダンス変換回路
が得られる。

さらに、本回路における入出力線路11,12間の間隔
は、従来例のように1/4波長の長さを必要としないの
で、FET31,32,チップキャパシタ33並びに導体15,17から
構成される回路を小型化することにより、該インピーダ
ンス変換回路を従来例に比較して小型化することができ
る。

なお、本実施例では、FET31およびFET32間を近接配置
して集中定数的に接続しているが、マイクロ波線路を介
して接続することも可能である。このことは、以下の実
施例でも同様である。

第２の実施例 第３図（Ａ）は本発明の第２の実施例である入出力マ
イクロストリップ線路11及び12間のインピーダンス変換
のためのモノリシック集積回路の平面図、第３図（Ｂ）
は第３図（Ａ）のＡ−Ａ′線の縦断面図、第３図（Ｃ）
は第３図（Ａ）のＢ−Ｂ′線の縦断面図である。この第
３図（Ａ）、（Ｂ）及び（Ｃ）において、上述の図面と
同一のものについては同一の符号を付している。

第３図（Ａ）、（Ｂ）及び（Ｃ）において、長方形状
の半絶縁性GaAs半導体基板40の下表面上に接地導体60が
形成される。この半導体基板40の図上左側の略中央位置
であって金属−半導体電界効果トランジスタ（以下、ME
SFEという。）41が形成される位置の全面上に、半導体
基板40の上表面から不純物イオンを注入して動作層45を
形成する。MESFET41のゲート電極42が上記動作層45の略
中央位置に導体61と一体的に形成され、ここで、該ゲー
ト電極42の平面形状は長手のゲート幅w₁とゲート長g₁の
２辺を有する長方形状である。さらに、ソース電極43及
びドレイン電極44が、上記ゲート電極42を間にはさん
で、それぞれゲート電極42と所定の間隔だけ離れて、上
記動作層45上にそれぞれ入力マイクロストリップ線路の
導体11及び導体62と一体的に形成される。ここで、ソー
ス電極43及びドレイン電極44の各平面図形状は長方形状
であって、該電極43及び44の長手方向の辺が上記ゲート
電極42のゲート幅w₁方向の辺と平行している。

半導体基板40内の動作層45上に以上のように公知の方
法で形成されたゲート電極42、ソース電極43及びドレイ
ン電極44によって、MESFET41を構成している。

また、MESFET41の図上右下側の位置の半導体基板40の
動作層55上にMESFET41と同様にゲート電極52、ソース電
極53及びドレイン電極54を備えるMESFET51が形成され
る。ここで、ゲート電極52の平面形状は長手のゲート幅
w₂とゲート長g₂の２辺を有する長方形状であり、ソース
電極53及びドレイン電極54は、動作層55上にそれぞれ出
力マイクロストリップ線路の導体12及び導体66と一体的
に形成される。

入力マイクロストリップ線路の導体11がMESFET41のソ
ース電極43の図上上側にソース電極43と一体的に形成さ
れ、この導体11の平面形状はゲート幅w₁の方向の幅l₁と
長手の辺を有する長方形状である。ここで、この導体11
の幅l₁の一辺がソース電極43のゲート幅w₁方向の辺の中
央部分と接続される。接地導体61が、MESFET41のゲート
電極42及びドレイン電極44の図上左側及び下側、並びに
MESFET51のドレイン電極54の下側の半導体基板40の縁端
部にゲート電極42と一体的に形成され、この接地導体61
は所定の接続線（図示せず）を介して接地導体60と接続
される。なお、ここで接地導体61と接地導体60間を公知
のバイアホールに形成された導体を介して接続するよう
にしてもよい。

導体62が、ドレイン電極44の図上下側及び右下側の半
導体基板40上にドレイン電極44と一体的に形成される。
この導体62の平面形状は２個の長方形を組み合わせたＬ
字形であって、ゲート幅w₁の幅を有するMESFET41側の長
方形部62aとMESFET51側の長方形部62bから構成される。
導体62の長方形部62aの図上下側の接地導体61上及び接
地導体61の近傍部分の半導体基板40上に、長方形状の誘
電体にてなる絶縁体層64が形成され、さらに該絶縁体層
64と導体62の長方形部62aとの間の絶縁体層64の近傍部
分の半導体基板40上、並びに絶縁体層64上に、導体63が
形成される。この導体63、絶縁体層64及び接地導体61に
より、金属−絶縁体−金属キャパシタ（以下、MIMキャ
パシタという。）68を構成している。この導体63にバイ
アス接続端子38が接続される。

導体63の半導体基板40上の端部63aから導体62の長方
形部62aの図上下側端部62aaまでの半導体基板40内に予
め不純物イオンが注入され、これによって抵抗体46が形
成される。従って、導体62が抵抗体46、導体63、絶縁体
層64を介して接地導体61に接続される。

導体62の長方形部62bの端部の下側であって半導体基
板40上に、長方形状の導体65がMESFET51のゲート電極52
と一体的に形成され、ここで、導体65はゲート電極52の
ゲート長g₂の一辺と接続される。この導体65と導体62の
長方形部62bとの間に誘電体にてなる絶縁体層（図示せ
ず）が形成され、この絶縁体層、導体62及び65によって
MIMキャパシタ70を構成している。従って、導体62が絶
縁体層を介して導体65に接続される。

導体65の図上下側端部65aから接地導体61の上記端部6
5a側の近傍部分61aまでの半導体基板40内に予め不純物
イオンが注入され、これによって抵抗体47が形成され
る。従って、導体65が抵抗体47を介して接地導体61に接
続される。

MESFET51のドレイン電極54の図上下側の接地導体61上
並びに該接地導体61とドレイン電極54との間の半導体基
板40上に、誘電体にてなる絶縁体層67が形成され、さら
に、ゲート幅w₂を有する長方形状の導体66がこの絶縁体
層67上にドレイン電極54と一体的に形成される。この導
体66、絶縁体層67及び接地導体61によってMIMキャパシ
タ69を形成しており、これによって、MESFET51のドレイ
ン電極54が導体66及び絶縁体層67を介して接地導体61に
接続される。さらに、この導体66にバイアス接続端子39
が接続される。

出力マイクロストリップ線路の導体12が、ソース電極
53の図上上側及び右上側の半導体基板40上にソース電極
53と一体的に形成される。ここで、導体12の平面形状は
ゲート長g₂方向の幅l₂を有する略長方形状であって、該
導体12のゲート幅w₂方向の辺の一部がソース電極53と接
続され、良好な入出力の電気的分離を得るために導体12
の導体11側の部分が可能な限り導体11と離れるようにカ
ットされた形状となっている。従って、導体12がソース
電極53と接続され、幅l₂を有する導体12がこのインピー
ダンス変換回路の出力マイクロストリップ線路として用
いられる。

以上のように構成することにより、特性インピーダン
スの異なる入出力マイクロストリップ線路11及び12間の
インピーダンス変換回路を構成することができるととも
に、この第２の実施例のモノリシック集積回路の高周波
等価回路は第１図のようになり、上述の第１の実施例と
同様の効果を有する。

第３の実施例 第４図（Ａ）は本発明の第３の実施例である入出力コ
プレナー線路71及び72のインピーダンス変換のためのモ
ノリシック集積回路の平面図であり、第４図（Ｂ）は第
４図（Ａ）のＣ−Ｃ′線の縦断面図である。なお、第４
図（Ａ）のＡ−Ａ′線の縦断面図は、接地導体60が形成
されず、導体11が導体73となることを除いて第３図
（Ｂ）と同様である。この第４図（Ａ）及び（Ｂ）にお
いて、上述の図面と同一のものについては同一の符号を
付している。

この第３の実施例の回路が第２の実施例の回路と異な
るのは、 （１）入出力マイクロストリップ線路11及び12が入出力
コプレナー線路71及び72にとって代わったこと、 （２）MESFET51が、２個のゲート電極52a,52b、２個の
ドレイン電極54a,54b並びにソース電極52aを有するMESF
ET51aにとって代わったこと、 （３）上記（１）によって導体11が導体73にとって代わ
り、また、導体12が導体75にとって代わり、さらに接地
導体61が接地導体74a及び74bにとって代わったこと、 （４）上記（２）によって２個のドレイン電極54a,54b
にそれぞれ接続される２個のMIMキャパシタ69a及び69b
が形成されたこと、並びに （５）半導体基板40の下表面に接地導体60が形成されな
いことである。以下、上記の相違点について詳細に説明
する。

導体73が、MESFET41のソース電極43の図上上側の半導
体基板40上にソース電極43と一体的に形成され、この導
体73の平面形状はゲート幅w₁方向の幅l₃と長手の辺を有
する長方形状である。ここで、この導体73の幅l₃の一辺
がソース電極43のゲート幅w₁方向の辺の中央部分と接続
される。接地導体74aが、半導体基板40の図上左端縁部
及びMESFET41及び51aの下側全面上にゲート電極42及び
接地導体74bと一体的にかつ導体73,75及び接地導体74b
と共平面関係で形成される。この接地導体74aは導体73
と所定の間隔l₄だけ離れて形成されるとともに、ゲート
電極42のゲート長g₁方向の一辺と接続される。

また第３図（Ｂ）と同様に、MESFET41のドレイン電極
44の図上下側の接地導体61上に絶縁体層64が形成され、
導体63、絶縁体層64及び接地導体74aによってMIMキャパ
シタ68を構成している。

さらに、接地導体74bがMESFET41の図上右側及びMESFE
T51aの上側の半導体基板40上に、ゲート電極42及び接地
導体74aと一体的にかつ導体73,75及び接地導体74aと共
平面関係で形成される。この接地導体74bは、導体73と
所定の間隔l₄だけ離れて形成されるとともに、ゲート電
極42のゲート長g₁方向の他辺と接続される。ここで、上
述の導体73と接地導体74a及び74bによって入力コプレナ
ー線路71を構成している。

上述の第２の実施例のMESFET51の位置と同一の位置の
半導体基板40の上表面から不純物イオンを注入して動作
層55aを形成した後、２個のゲート電極52a及び52bが、
ソース電極53aが形成される上記動作層55aの略中央位置
からそれぞれ所定間隔離れて、上記動作層55a上に導体6
5と一体的に形成される。ここで、該ゲート電極52a,52b
の各平面形状は、長手のゲート幅w₂の辺とゲート長g₂の
辺を有する長方形状であって、該ゲート電極52a,52bの
ゲート幅の辺は出力コプレナー線路72の導体75の長手方
向の辺と平行しており、各ゲート電極52a,52bのゲート
長g₂方向の各一辺が上述の導体65と接続される。

さらに、ソース電極53aが、上記両ゲート電極52a,52b
を間にはさんでかつ所定間隔だけ離れて上記動作層55a
上に導体75と一体的に形成される。該ソース電極53aの
平面形状は長方形状であって、該電極53aの長手方向の
辺が上記ゲート電極52aと52bのゲート幅w₂方向の辺と平
行している。また、２個のドレイン電極54a及び54bが、
ソース電極53aが形成された側と反対側である上記両ゲ
ート電極52aと52bの外側に、それぞれ上記ゲート電極52
aと52bと所定間隔離れて上記動作層55a上に、それぞれ
導体66a及び66bと一体的に形成される。該ドレイン電極
54a,54bの平面形状は長方形状であって、該電極54a,54b
の長手方向の辺が上記ゲート電極52a,52bの長手のゲー
ト幅w₂方向の辺と平行している。

MESFET51aのドレイン電極54aの図上下側及び54bの図
面上側の各接地導体74a及び74b上、並びに該接地導体74
a、74bと各ドレイン電極54a,54b間の半導体基板40上
に、それぞれ誘電体にてなる絶縁体層67a及び67bが形成
され、さらに、ゲート幅w₂を有する長方形状の導体66a
及び66bが、それぞれ絶縁体層67a及び67b上にドレイン
電極54a及び54bと一体的に形成される。この導体66a,絶
縁体層67a及び接地導体74aによって、MIMキャパシタ69a
を形成しており、これによってMESFET51aのドレイン電
極54aが導体66a及び絶縁体層67aを介して接地導体74aに
接続される。また同様に、MIMキャパシタ69bが形成さ
れ、MESFET51aのドレイン電極54bが導体66b及び絶縁体
層67bを介して接地導体74bに接続される。なお、バイア
ス接続端子39が導体66aに接続される。

またさらに、上記ゲート電極52a,52b,ドレイン電極54
a,54b及びソース電極53aのゲート幅w₂方向の略中央部分
及びその近傍の導体66a及び66b上に、例えばSiO₂、Si
N、又はフォトレジスト（この場合は後で除去）にてな
る絶縁体層90を形成した後、絶縁体層90を介してゲート
電極52a,52b及びソース電極53aと絶縁された接続導体76
が、上記絶縁体層90上及び導体66a及び66bの該絶縁体層
90の近傍部分上に形成され、上記導体66a及び66bが該接
続導体76を介して電気的に接続される。

以上のように、半導体基板40内の動作層55a上に公知
の方法で形成された、ドレイン電極54a,54b、ゲート電
極52a,52b及びソース電極53aによって、MESFET51aを構
成している。

導体75が接地導体74a及び74bと所定の間隔l₆だけ離れ
てソース電極53aと一体的にかつ接地導体74a,74bと共平
面関係で形成される。導体75の平面形状は、所定の幅l₅
を有する長方形状であって、該導体75のゲート長g₂方向
の幅の一辺がソース電極53aと接続される。この導体75
と接地導体74a及び74bによって、出力コプレナー線路72
を構成している。

以上のように構成することにより、特性インピーダン
スの異なる入出力コプレナー線路71及び72間のインピー
ダンス変換回路を構成することができるとともに、この
第３の実施例のモノリシック集積回路の高周波回路は第
１図のようになり、上述の第１の実施例と同様の効果を
有する。

第４の実施例 第５図は本発明の第４の実施例である入出力スロット
線路81及び82のインピーダンス変換のためのモノリシッ
ク集積回路の平面図であり、この第５図において、上述
の図面と同一のものについては同一の符号を付してい
る。

この第４の実施例の回路が第２の実施例の回路と異な
るのは、 （１）入出力マイクロストリップ線路11及び12が入出力
スロット線路81及び82にとって代わったこと、 （２）上記（１）によって、導体11が導体83にとって代
わり、また導体12が導体85にとって代わり、さらに接地
導体61が接地導体84にとって代わったこと、並びに、 （３）半導体基板40の下表面に接地導体60が形成されな
いことである。以下、上記の相違点について詳細に説明
する。

導体83が、MESFET41のソース電極43の図上上側及び左
上側の半導体基板40上に接地導体84と所定間隔l₇だけ離
れて、ソース電極43と一体的にかつ接地導体84と共平面
関係で形成される。この導体83の平面形状は上記間隔l₇
よりも十分に広いゲート長g₁方向の幅を有する略長方形
状であって、良好な入出力分離度を得るために出力側の
導体85と可能な限り離れるように、導体83の図上右側の
一部がカットされた形状である。また、接地導体84が第
２の実施例の接地導体61と同様に形成されるほか、半導
体基板40の図上右下側の縁端部において導体85と所定の
間隔l₈だけ離れてかつ導体85と共平面関係で形成され
る。この導体83と接地導体84によって入力スロット線路
81を構成している。

さらに、導体85がソース電極53の図上上側及び右上側
の半導体基板40上にソース電極53と一体的にかつ接地導
体84と共平面関係で形成される。ここで、導体85の平面
形状は幅l₈よりも十分に広いゲート長g₂方向の幅を有す
る略長方形状であって、該導体85のゲート幅w₂方向の辺
の一部がソース電極と接続され、良好な入出力の電気的
分離を得るために、導体85の導体83側の部分が可能な限
り導体83と離れるようにカットされた形状となってい
る。この導体85と接地導体84とで出力スロット線路82を
構成している。

以上のように構成することにより、特性インピーダン
スの異なる入出力スロット線路81及び82間のインピーダ
ンス変換回路を構成することができるとともに、この第
４の実施例のモノリシック集積回路の高周波回路は第１
図のようになり、上述の第１の実施例と同様の効果を有
する。

以上の第４の実施例において、出力コプレナー線路82
の導体85をMSFET51の図上上側に形成しているが、これ
に限らず、より良好な入出力の電気的分離を得るため、
MESFET51のソース電極53とドレイン電極54をゲート電極
52を間にして逆に形成し、MESFET51の図上上側にMIMキ
ャパシタ69を介してドレイン電極54に接続される接地導
体84を形成し、一方、MESFET51の図上下側にソース電極
53に接続される導体85を形成するようにしてもよい。

他の実施例 以上の実施例において、インピーダンス変換を行う能
動素子としてMESFETを用いているが、これに限らず、そ
の他の種類のFETを用いてもよい。また、入出力線路と
してマイクロストリップ線路、スロット線路又はコプレ
ナー線路を用いているが、これに限らず、その他のマイ
クロ波線路を用いてもよい。

さらに、以上の実施例において、上記入出力線路を、
互いに特性インピーダンスの異なるマイクロ波線路とし
ているが、これに限らず、特性インピーダンスの同一の
入出力マイクロ波線路を用いて上記インピーダンス変換
回路を構成し、上記インピーダンス変換回路を例えばア
イソレータとして用いてもよい。

以上の実施例においては、入力線路と出力線路とが同
一の種類のマイクロ波線路を用いているが、本発明はこ
れに限らず、異なる種類のマイクロ波線路を用いてもよ
い。

［発明の効果］ 以上詳述したように本発明によれば、ゲート接地の第
１の電界効果トランジスタとドレイン接地の第２の電界
効果トランジスタとを縦続接続しかつ、上記入力マイク
ロ波線路の特性インピーダンスをZ₀₁とし、上記第１の
電界効果トランジスタの相互コンダクタンスをgm₁と
し、上記出力マイクロ波線路の特性インピーダンスをZ
₀₂とし、上記第２の電界効果トランジスタの相互コンダ
クタンスをgm₂としたときに、 gm₁Z₀₁＝gm₂Z₀₂＝１ となるように、上記第１の電界効果トランジスタのゲー
ト幅と上記第２の電界効果トランスタのゲート幅を設定
した。これによって、入出力マイクロ波線路間のインピ
ーダンス整合がとれ、かつ入出力間の電気的分離が良好
なマイクロ波線路間のインピーダンス変換回路を実現で
きる。また、本発明の回路は入出力間のアイソレータと
しての機能を合わせ持ち、かつ従来例に比較して極めて
小形にできるため、各種モノリシックマイクロ波・ミリ
波集積回路への応用がきわめて有効である。

【図面の簡単な説明】

第１図は本発明の一実施例であるFETを用いたインピー
ダンス変換回路の基本回路の回路図、 第２図は本発明の第１の実施例である入出力マイクロス
トリップ線路間のインピーダンス変換のためのハイブリ
ッド集積回路の平面図、 第３図（Ａ）は本発明の第２の実施例である入出力マイ
クロストリップ線路間のインピーダンス変換のためのモ
ノリシック集積回路の平面図、 第３図（Ｂ）は第３図（Ａ）のＡ−Ａ′線の縦断面図、 第３図（Ｃ）は第３図（Ａ）のＢ−Ｂ′線の縦断面図、 第４図（Ａ）は本発明の第３の実施例である入出力コプ
レナー線路のインピーダンス変換のためのモノリシック
集積回路の平面図、 第４図（Ｂ）は第４図（Ａ）のＣ−Ｃ′線の縦断面図、 第５図は本発明の第４の実施例である入出力スロット線
路間のインピーダンス変換のためのモノリシック集積回
路の平面図、 第６図は従来例のインピーダンス変換回路の平面図であ
る。 21……入力マイクロ波線路、 22,24……電界効果トランジスタ（FET）、 23……抵抗、 25……出力マイクロ波線路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 相川 正義 京都府相楽郡精華町大字乾谷小字三平谷５ 番地 株式会社エイ・ティ・アール光電波 通信研究所内 (56)参考文献 特開 昭60−153602（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力マイクロ波線路と出力マイクロ波線路
   との間を接続するためのインピーダンス変換装置におい
   て、 ソース電極が上記入力マイクロ波線路に接続され、所定
   のゲート幅を有するゲート接地の第１の電界効果トラン
   ジスタと、 上記第１の電界効果トランジスタのドレイン電極にゲー
   ト電極が接続されるとともに、ソース電極が上記出力マ
   イクロ波線路に接続され、所定のゲート幅を有するドレ
   イン接地の第２の電界効果トランジスタとを備え、 上記入力マイクロ波線路の特性インピーダンスをZ₀₁と
   し、上記第１の電界効果トランジスタの相互コンダクタ
   ンスをgm₁とし、上記出力マイクロ波線路の特性インピ
   ーダンスをZ₀₂とし、上記第２の電界効果トランジスタ
   の相互コンダクタンスをgm₂としたときに、 gm₁Z₀₁＝gm₂Z₀₂＝１ となるように、上記第１の電界効果トランジスタのゲー
   ト幅と上記第２の電界効果トランスタのゲート幅を設定
   したことを特徴とするインピーダンス変換装置。