JPH0836886A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0836886A JPH0836886A JP6170618A JP17061894A JPH0836886A JP H0836886 A JPH0836886 A JP H0836886A JP 6170618 A JP6170618 A JP 6170618A JP 17061894 A JP17061894 A JP 17061894A JP H0836886 A JPH0836886 A JP H0836886A
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- 230000004044 response Effects 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Controls And Circuits For Display Device (AREA)
- Static Random-Access Memory (AREA)
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】表示装置の表示用ＲＡＭのクリア動作時間を短
縮する。 【構成】クリア信号ＳＣの供給に応答してアドレスカウ
ンタ２のリセット信号ＲＡとデータ切換回路５の切換制
御用のクリア実行信号ＣＣとを発生するクリア信号制御
回路７と、クリア実行信号ＣＣの供給に応答してクロッ
クＣＡＡとして通常表示用のアドレスカウンタ用のクロ
ックＣＡから入力クロックＣＫに切換るクロック切換回
路６とを備える。
縮する。 【構成】クリア信号ＳＣの供給に応答してアドレスカウ
ンタ２のリセット信号ＲＡとデータ切換回路５の切換制
御用のクリア実行信号ＣＣとを発生するクリア信号制御
回路７と、クリア実行信号ＣＣの供給に応答してクロッ
クＣＡＡとして通常表示用のアドレスカウンタ用のクロ
ックＣＡから入力クロックＣＫに切換るクロック切換回
路６とを備える。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
ＣＲＴやＬＥＤ等の表示装置用のメモリ装置に関する。
ＣＲＴやＬＥＤ等の表示装置用のメモリ装置に関する。
【０００２】
【従来の技術】この種の表示装置用のメモリ装置は表示
画面の各ドットと１対１で対応する表示データを格納し
た表示用のＲＡＭを備えており、外部のＣＰＵによりこ
のＲＡＭに表示画面をイメージして上記表示データの書
込みが行われる。
画面の各ドットと１対１で対応する表示データを格納し
た表示用のＲＡＭを備えており、外部のＣＰＵによりこ
のＲＡＭに表示画面をイメージして上記表示データの書
込みが行われる。
【０００３】電源投入後や表示画面の消去には、クリア
動作として上記ＲＡＭの全ビットにブランクデータを書
込む必要がある。上記ブランクデータの書込みには、ア
クセスのため上記ＲＡＭの全てのアドレスを一つずつ順
次選択する必要があった。
動作として上記ＲＡＭの全ビットにブランクデータを書
込む必要がある。上記ブランクデータの書込みには、ア
クセスのため上記ＲＡＭの全てのアドレスを一つずつ順
次選択する必要があった。
【０００４】従来の第１のメモリ装置をブロックで示す
図４を参照すると、この従来のメモリ装置は、クロック
ＣＫの供給を受けて表示用クロックＣＤおよびセレクト
信号ＳＳを発生する４ビットのカウンタ１と、表示デー
タＤＤの読出しおよびブランクデータＤＢの書込み用の
アドレス信号Ａを発生するアドレスカウンタ２と、表示
用データの格納用のＲＡＭ３と、セレクト信号ＳＳの供
給に応答して書込みパラレルデータＤＷをシリアルデー
タＤＳに変換するパラレルシリアル変換器４と、クリア
信号ＳＣの供給に応答して表示用ＲＡＭ３に供給するパ
ラレルデータＤＷを表示データＤＤからブランクデータ
ＤＢに切換えるデータ切換回路５とを備える。
図４を参照すると、この従来のメモリ装置は、クロック
ＣＫの供給を受けて表示用クロックＣＤおよびセレクト
信号ＳＳを発生する４ビットのカウンタ１と、表示デー
タＤＤの読出しおよびブランクデータＤＢの書込み用の
アドレス信号Ａを発生するアドレスカウンタ２と、表示
用データの格納用のＲＡＭ３と、セレクト信号ＳＳの供
給に応答して書込みパラレルデータＤＷをシリアルデー
タＤＳに変換するパラレルシリアル変換器４と、クリア
信号ＳＣの供給に応答して表示用ＲＡＭ３に供給するパ
ラレルデータＤＷを表示データＤＤからブランクデータ
ＤＢに切換えるデータ切換回路５とを備える。
【０００５】次に、図４を参照して、従来の第１のメモ
リ装置の動作について説明すると、カウンタ１は供給を
受けたクロックＣＫを１／１６に分周してアドレス用の
クロックＣＡを発生しアドレスカウンタ２に供給する。
アドレスカウンタ２は、このクロックＣＡの供給に応答
してＡ０〜Ａｎまで各々分周されたアドレス信号Ａを発
生し、このアドレス信号ＡによりＲＡＭ３のデータを表
示スキャン周期に同期して順次読出す。パラレルシリア
ル変換器４は、この読出しパラレルデータＤＲを、カウ
ンタ１のクロックＣＫの分周出力の上位３ビットから成
るセレクト信号ＳＳの供給に応答してシリアルデータＤ
Ｓに変換する。
リ装置の動作について説明すると、カウンタ１は供給を
受けたクロックＣＫを１／１６に分周してアドレス用の
クロックＣＡを発生しアドレスカウンタ２に供給する。
アドレスカウンタ２は、このクロックＣＡの供給に応答
してＡ０〜Ａｎまで各々分周されたアドレス信号Ａを発
生し、このアドレス信号ＡによりＲＡＭ３のデータを表
示スキャン周期に同期して順次読出す。パラレルシリア
ル変換器４は、この読出しパラレルデータＤＲを、カウ
ンタ１のクロックＣＫの分周出力の上位３ビットから成
るセレクト信号ＳＳの供給に応答してシリアルデータＤ
Ｓに変換する。
【０００６】通常の表示状態では、データ切換回路５は
ＲＡＭ３に書込みパラレルデータＤＷとして表示データ
ＤＤを選択している。クリア信号ＳＣが供給されると、
データ切換回路５はこのクリア信号ＳＣの供給に応答し
て書込みパラレルデータＤＷとしてブランクデータＤＢ
を選択するように切換え、アドレス信号Ａにしたがうと
ともに表示スキャン周期に同期してＲＡＭ３にブランク
データＤＢを書込むことによりこのＲＡＭ３をクリアす
る。したがって、ＲＡＭ３内の全てのデータをブランク
データＤＢに書換えるには、１画面分の表示時間対応の
１フレーム分の時間すなわちほぼ１０ｍＳを必要とす
る。
ＲＡＭ３に書込みパラレルデータＤＷとして表示データ
ＤＤを選択している。クリア信号ＳＣが供給されると、
データ切換回路５はこのクリア信号ＳＣの供給に応答し
て書込みパラレルデータＤＷとしてブランクデータＤＢ
を選択するように切換え、アドレス信号Ａにしたがうと
ともに表示スキャン周期に同期してＲＡＭ３にブランク
データＤＢを書込むことによりこのＲＡＭ３をクリアす
る。したがって、ＲＡＭ３内の全てのデータをブランク
データＤＢに書換えるには、１画面分の表示時間対応の
１フレーム分の時間すなわちほぼ１０ｍＳを必要とす
る。
【０００７】このように、従来の第１のメモリ装置は、
クリア所要時間が表示画面の表示時間に依存している。
クリア所要時間が表示画面の表示時間に依存している。
【０００８】一方、この種の情報処理装置においては、
処理の高速化の要求が高まり、この表示装置の表示用Ｒ
ＡＭのクリア動作も例外ではない。
処理の高速化の要求が高まり、この表示装置の表示用Ｒ
ＡＭのクリア動作も例外ではない。
【０００９】上記クリア動作の高速化を図った特開平４
−２５９９９０号公報（文献１）記載の従来の第２のメ
モリ装置をブロックで示す図５を参照すると、この従来
の第２のメモリ装置は、クリア信号によりＲＡＭ１０１
の全メモリセルのアドレスを外部クロック毎に順次指定
するアドレス発生部１０２と、指定アドレスに同一値を
入／出力制御する制御部１０３とを備え、クリア信号Ｃ
ＬＲの入力のみでＲＡＭ１０１のクリアとチェックを自
動的に行うというものである。このように、この第２の
メモリ装置は、通常の構成要素に加えて、クリア動作専
用のアドレス発生部および制御部を付加している。
−２５９９９０号公報（文献１）記載の従来の第２のメ
モリ装置をブロックで示す図５を参照すると、この従来
の第２のメモリ装置は、クリア信号によりＲＡＭ１０１
の全メモリセルのアドレスを外部クロック毎に順次指定
するアドレス発生部１０２と、指定アドレスに同一値を
入／出力制御する制御部１０３とを備え、クリア信号Ｃ
ＬＲの入力のみでＲＡＭ１０１のクリアとチェックを自
動的に行うというものである。このように、この第２の
メモリ装置は、通常の構成要素に加えて、クリア動作専
用のアドレス発生部および制御部を付加している。
【００１０】同様に、クリア動作の高速化を図った特開
平２−０８９２９１号公報（文献２）記載の従来の第３
のメモリ装置をブロックで示す図６を参照すると、この
従来の第３のメモリ装置は、メモリセル中の任意のメモ
リセル選択用アドレスデコーダを有すＳＲＡＭであり、
クリア信号に応答してアドレスデコーダを抑制し、全メ
モリセルを活性化させ、同一データを書込むクリア機能
回路を備えている。このＳＲＡＭのクリア動作は、外部
からのデータ設定に基ずく動作ではなく、全てＲＡＭ内
部で処理され、直接メモリのセルベースを操作してデー
タをクリアするものである。したがって、ＲＡＭそのも
のの内部回路に上記クリア機能を付加する必要があるの
で、一般的ではない。
平２−０８９２９１号公報（文献２）記載の従来の第３
のメモリ装置をブロックで示す図６を参照すると、この
従来の第３のメモリ装置は、メモリセル中の任意のメモ
リセル選択用アドレスデコーダを有すＳＲＡＭであり、
クリア信号に応答してアドレスデコーダを抑制し、全メ
モリセルを活性化させ、同一データを書込むクリア機能
回路を備えている。このＳＲＡＭのクリア動作は、外部
からのデータ設定に基ずく動作ではなく、全てＲＡＭ内
部で処理され、直接メモリのセルベースを操作してデー
タをクリアするものである。したがって、ＲＡＭそのも
のの内部回路に上記クリア機能を付加する必要があるの
で、一般的ではない。
【００１１】
【発明が解決しようとする課題】上述した従来の第１の
メモリ装置は、クリア動作において表示スキャン周期に
同期して表示用のＲＡＭの全てのアドレスを一つずつ順
次選択してブランクデータの書込みを実行するため、ク
リア所要時間が表示画面の表示時間に依存することにな
り、時間がかかるという欠点があった。
メモリ装置は、クリア動作において表示スキャン周期に
同期して表示用のＲＡＭの全てのアドレスを一つずつ順
次選択してブランクデータの書込みを実行するため、ク
リア所要時間が表示画面の表示時間に依存することにな
り、時間がかかるという欠点があった。
【００１２】また、クリア動作の高速化を図った従来の
第２のメモリ装置は、通常のデータの書込み・読出し動
作時には不要なクリア動作専用のアドレス発生部および
制御部を必要とするので回路規模が大きくなるという欠
点があった。
第２のメモリ装置は、通常のデータの書込み・読出し動
作時には不要なクリア動作専用のアドレス発生部および
制御部を必要とするので回路規模が大きくなるという欠
点があった。
【００１３】さらに、クリア動作の高速化を図った従来
の第３のメモリ装置は、表示用のＲＡＭの内部回路に直
接メモリのセルベースを操作してデータをクリアするた
めのクリア機能を付加する必要があるので一般的ではな
いという欠点があった。
の第３のメモリ装置は、表示用のＲＡＭの内部回路に直
接メモリのセルベースを操作してデータをクリアするた
めのクリア機能を付加する必要があるので一般的ではな
いという欠点があった。
【００１４】
【課題を解決するための手段】本発明のメモリ装置は、
第１のクロック信号の供給に応答してこの第１のクロッ
ク信号を予め定めた第１および第２の分周比でそれぞれ
分周した表示用の第２およびアドレスカウンタ用の第３
のクロック信号とセレクト信号とを発生するクロックカ
ウンタと、前記第３のクロック信号の供給に応答して表
示データの書込み読出しおよびブランクデータの書込み
用のアドレス信号を発生するアドレスカウンタと、前記
表示データの格納用のＲＡＭと、前記セレクト信号の供
給に応答して前記ＲＡＭから読出したパラレルデータを
シリアルデータに変換するパラレルシリアル変換器と、
クリア信号の供給に応答して前記ＲＡＭに供給するパラ
レルデータを前記表示データから前記ブランクデータに
切換えるデータ切換回路とを備えるメモリ装置におい
て、前記クリア信号の供給に応答して前記アドレスカウ
ンタのリセット用のリセット信号と前記データ切換回路
の切換制御用のクリア実行信号とを発生するクリア信号
制御回路と、前記クリア実行信号の供給に応答して前記
第３のクロック信号の分周比を前記第２の分周比より小
さい第３の分周比に切換るクロック切換回路とを備えて
構成されている。
第１のクロック信号の供給に応答してこの第１のクロッ
ク信号を予め定めた第１および第２の分周比でそれぞれ
分周した表示用の第２およびアドレスカウンタ用の第３
のクロック信号とセレクト信号とを発生するクロックカ
ウンタと、前記第３のクロック信号の供給に応答して表
示データの書込み読出しおよびブランクデータの書込み
用のアドレス信号を発生するアドレスカウンタと、前記
表示データの格納用のＲＡＭと、前記セレクト信号の供
給に応答して前記ＲＡＭから読出したパラレルデータを
シリアルデータに変換するパラレルシリアル変換器と、
クリア信号の供給に応答して前記ＲＡＭに供給するパラ
レルデータを前記表示データから前記ブランクデータに
切換えるデータ切換回路とを備えるメモリ装置におい
て、前記クリア信号の供給に応答して前記アドレスカウ
ンタのリセット用のリセット信号と前記データ切換回路
の切換制御用のクリア実行信号とを発生するクリア信号
制御回路と、前記クリア実行信号の供給に応答して前記
第３のクロック信号の分周比を前記第２の分周比より小
さい第３の分周比に切換るクロック切換回路とを備えて
構成されている。
【００１５】
【実施例】次に、本発明の第１の実施例を図４と共通の
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施例の
メモリ装置は、従来の第１のメモリ装置と共通のカウン
タ１と、アドレスカウンタ２と、ＲＡＭ３と、パラレル
シリアル変換器４と、データ切換回路５とに加えて、ア
ドレスカウンタ用のクロックＣＡＡを切換るクロック切
換回路６と、クリア信号ＳＣの供給に応答してアドレス
カウンタ２のリセット信号ＲＡとデータ切換回路５およ
びクロック切換回路６の各々の制御用のクリア実行信号
ＣＣとを発生するクリア信号制御回路７とを備える。
構成要素には共通の参照文字／数字を付して同様にブロ
ックで示す図１を参照すると、この図に示す本実施例の
メモリ装置は、従来の第１のメモリ装置と共通のカウン
タ１と、アドレスカウンタ２と、ＲＡＭ３と、パラレル
シリアル変換器４と、データ切換回路５とに加えて、ア
ドレスカウンタ用のクロックＣＡＡを切換るクロック切
換回路６と、クリア信号ＳＣの供給に応答してアドレス
カウンタ２のリセット信号ＲＡとデータ切換回路５およ
びクロック切換回路６の各々の制御用のクリア実行信号
ＣＣとを発生するクリア信号制御回路７とを備える。
【００１６】次に、図１および動作タイムチャートを示
す図２を参照して本実施例の動作について説明すると、
まず、クリア信号ＳＣの供給がない通常の表示状態の図
２のＡ期間では、クリア信号制御回路７がクリア実行信
号ＣＣを非活性化状態とすることによりデータ切換回路
５がＲＡＭ３の書込みパラレルデータＤＷとして表示デ
ータＤＤを、クロック切換回路６がクロックＣＡＡとし
てクロックＣＡをそれぞれ選択する。以降の動作は上述
の従来の第１のメモリ装置と共通の動作を行い、ＲＡＭ
３に表示データＤＤが書込まれる。
す図２を参照して本実施例の動作について説明すると、
まず、クリア信号ＳＣの供給がない通常の表示状態の図
２のＡ期間では、クリア信号制御回路７がクリア実行信
号ＣＣを非活性化状態とすることによりデータ切換回路
５がＲＡＭ３の書込みパラレルデータＤＷとして表示デ
ータＤＤを、クロック切換回路６がクロックＣＡＡとし
てクロックＣＡをそれぞれ選択する。以降の動作は上述
の従来の第１のメモリ装置と共通の動作を行い、ＲＡＭ
３に表示データＤＤが書込まれる。
【００１７】次に、クリア信号ＳＣの供給を受けるクリ
ア動作状態のＢ期間では、クリア信号制御回路７がクリ
ア信号ＳＣの供給に応答してリセット信号ＲＡを発生し
アドレスカウンタ２をリセットするとともに、クリア実
行信号ＣＣを活性化する。このクリア実行信号ＣＣの供
給に応答してデータ切換回路５がＲＡＭ３の書込みパラ
レルデータＤＷとしてブランクデータＢＤを、クロック
切換回路６がクロックＣＡＡとしてクロックＣＫをそれ
ぞれ選択するように切換る。上述のように、カウンタ１
は４ビットの２進カウンタであり、したがって、クロッ
クＣＫはクロックＣＡよりも１６倍の速度であるので、
クリア動作時にはアドレスカウンタ２が通常表示時の１
６倍の速度で動作し、この速度でブランクデータＤＢが
ＲＡＭ３に書込まれる。アドレスカウンタ２が供給する
アドレス信号Ａ０〜ＡｎによりＲＡＭ３の全てのアドレ
スに対するブランクデータＤＢの書込みが終了するとＲ
ＡＭ３はクリアされる。最終アドレス信号の発生に応答
してアドレスカウンタ２は、クリア完了検出信号ＣＥを
発生しクリア信号制御回路７に供給する。クリア信号制
御回路７はこのクリア完了検出信号ＣＥの供給に応答し
てクリア実行信号ＣＣを非活性化し、通常表示状態の動
作に復帰して、クリア動作が完了する。
ア動作状態のＢ期間では、クリア信号制御回路７がクリ
ア信号ＳＣの供給に応答してリセット信号ＲＡを発生し
アドレスカウンタ２をリセットするとともに、クリア実
行信号ＣＣを活性化する。このクリア実行信号ＣＣの供
給に応答してデータ切換回路５がＲＡＭ３の書込みパラ
レルデータＤＷとしてブランクデータＢＤを、クロック
切換回路６がクロックＣＡＡとしてクロックＣＫをそれ
ぞれ選択するように切換る。上述のように、カウンタ１
は４ビットの２進カウンタであり、したがって、クロッ
クＣＫはクロックＣＡよりも１６倍の速度であるので、
クリア動作時にはアドレスカウンタ２が通常表示時の１
６倍の速度で動作し、この速度でブランクデータＤＢが
ＲＡＭ３に書込まれる。アドレスカウンタ２が供給する
アドレス信号Ａ０〜ＡｎによりＲＡＭ３の全てのアドレ
スに対するブランクデータＤＢの書込みが終了するとＲ
ＡＭ３はクリアされる。最終アドレス信号の発生に応答
してアドレスカウンタ２は、クリア完了検出信号ＣＥを
発生しクリア信号制御回路７に供給する。クリア信号制
御回路７はこのクリア完了検出信号ＣＥの供給に応答し
てクリア実行信号ＣＣを非活性化し、通常表示状態の動
作に復帰して、クリア動作が完了する。
【００１８】ここで、従来の１フレーム分のクリアの所
要時間が１０ｍＳの場合、本実施例のクリア所要時間
は、クロックＣＡＡとして通常表示用のクロックＣＡの
１６倍の速度のクロックＣＫを用いるので、１０ｍＳ×
１／１６＝６２５μＳと大幅に短縮できる。
要時間が１０ｍＳの場合、本実施例のクリア所要時間
は、クロックＣＡＡとして通常表示用のクロックＣＡの
１６倍の速度のクロックＣＫを用いるので、１０ｍＳ×
１／１６＝６２５μＳと大幅に短縮できる。
【００１９】次に、本発明のメモリ装置の第２の実施例
を図１と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図３を参照すると、本実施例
の前述の第１の実施例との相違点は、２ビットのクリア
時間選択信号ＳＴの供給に応答してクリア動作時のクロ
ックＣＴＡの速度としてクロックＣＡの２，４，８，お
よび１６倍のうちのいずれか１つの速度を選択するクリ
アクロック選択回路８をさらに備えることである。
を図１と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図３を参照すると、本実施例
の前述の第１の実施例との相違点は、２ビットのクリア
時間選択信号ＳＴの供給に応答してクリア動作時のクロ
ックＣＴＡの速度としてクロックＣＡの２，４，８，お
よび１６倍のうちのいずれか１つの速度を選択するクリ
アクロック選択回路８をさらに備えることである。
【００２０】クリア動作時には、クリアクロック選択回
路８は、クリア時間選択信号ＳＴの供給に応答して予め
選択した速度をクロックＣＴＡとして発生し、クロック
切換回路６を経由してクロックＣＡＡとしてアドレスカ
ウンタ２に供給する。
路８は、クリア時間選択信号ＳＴの供給に応答して予め
選択した速度をクロックＣＴＡとして発生し、クロック
切換回路６を経由してクロックＣＡＡとしてアドレスカ
ウンタ２に供給する。
【００２１】これにより、ＲＡＭ３のアクセス時間の性
能に対応して、最適なクリア時間を選択できる。
能に対応して、最適なクリア時間を選択できる。
【００２２】
【発明の効果】以上説明したように、本発明のメモリ装
置は、クリア信号の供給に応答してデータ切換回路の切
換制御用のクリア実行信号を発生するクリア信号制御回
路と、上記クリア実行信号の供給に応答してアドレスカ
ウンタ用のクロックの分周比を通常表示時の分周比より
小さい分周比すなわち上記クロックを高速のクロックに
切換るクロック切換回路とを備えることにより、表示用
ＲＡＭのクリア動作時間を大幅に短縮できるという効果
がある。
置は、クリア信号の供給に応答してデータ切換回路の切
換制御用のクリア実行信号を発生するクリア信号制御回
路と、上記クリア実行信号の供給に応答してアドレスカ
ウンタ用のクロックの分周比を通常表示時の分周比より
小さい分周比すなわち上記クロックを高速のクロックに
切換るクロック切換回路とを備えることにより、表示用
ＲＡＭのクリア動作時間を大幅に短縮できるという効果
がある。
【図１】本発明のメモリ装置の第１の実施例を示すブロ
ック図である。
ック図である。
【図２】本実施例のメモリ装置における動作の一例を示
すフローチャートである。
すフローチャートである。
【図３】本発明のメモリ装置の第２の実施例を示すブロ
ック図である。
ック図である。
【図４】従来の第１のメモリ装置を示すブロック図であ
る。
る。
【図５】従来の第２のメモリ装置を示すブロック図であ
る。
る。
【図６】従来の第３のメモリ装置を示すブロック図であ
る。
る。
１ カウンタ ２ アドレスカウンタ ３ 表示用ＲＡＭ ４ パラレル−シリアル変換器 ５ データ切換回路 ６ クロック切換回路 ７ クリア信号制御回路 ８ クリアクロック選択回路
Claims (3)
- 【請求項１】 第１のクロック信号の供給に応答してこ
の第１のクロック信号を予め定めた第１および第２の分
周比でそれぞれ分周した表示用の第２およびアドレスカ
ウンタ用の第３のクロック信号とセレクト信号とを発生
するクロックカウンタと、前記第３のクロック信号の供
給に応答して表示データの書込み読出しおよびブランク
データの書込み用のアドレス信号を発生するアドレスカ
ウンタと、前記表示データの格納用のＲＡＭと、前記セ
レクト信号の供給に応答して前記ＲＡＭから読出したパ
ラレルデータをシリアルデータに変換するパラレルシリ
アル変換器と、クリア信号の供給に応答して前記ＲＡＭ
に供給するパラレルデータを前記表示データから前記ブ
ランクデータに切換えるデータ切換回路とを備えるメモ
リ装置において、 前記クリア信号の供給に応答して前記アドレスカウンタ
のリセット用のリセット信号と前記データ切換回路の切
換制御用のクリア実行信号とを発生するクリア信号制御
回路と、 前記クリア実行信号の供給に応答して前記第３のクロッ
ク信号の分周比を前記第２の分周比より小さい第３の分
周比に切換るクロック切換回路とを備えることを特徴と
するメモリ装置。 - 【請求項２】 前記第３の分周比が１でありしたがって
前記クリア実行信号の供給に応答して前記第１のクロッ
ク信号を前記第３のクロック信号として供給することを
特徴とする請求項１記載のメモリ装置。 - 【請求項３】 クリア時間を切換る制御信号であるクリ
ア時間選択信号の供給に応答して前記第３の分周比を予
め設定した複数の分周比の１つから選択するクリアクロ
ック選択回路を備えることを特徴とする請求項１記載の
メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170618A JPH0836886A (ja) | 1994-07-22 | 1994-07-22 | メモリ装置 |
| US08/504,806 US5566131A (en) | 1994-07-22 | 1995-07-19 | Memory circuit for display apparatus |
| KR1019950021739A KR0182302B1 (ko) | 1994-07-22 | 1995-07-22 | 클럭 카운터를 구비하는 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170618A JPH0836886A (ja) | 1994-07-22 | 1994-07-22 | メモリ装置 |
Publications (1)
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| JPH0836886A true JPH0836886A (ja) | 1996-02-06 |
Family
ID=15908216
Family Applications (1)
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| JP6170618A Pending JPH0836886A (ja) | 1994-07-22 | 1994-07-22 | メモリ装置 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011044232A (ja) * | 2006-11-27 | 2011-03-03 | Mosaid Technologies Inc | 不揮発性メモリのシリアルコアアーキテクチャ |
| JP2023019261A (ja) * | 2021-07-29 | 2023-02-09 | Ｎｅｃプラットフォームズ株式会社 | メモリ制御装置、メモリ制御回路、メモリ制御方法およびメモリ制御プログラム |
| JP2024123102A (ja) * | 2021-04-28 | 2024-09-10 | 長江存儲科技有限責任公司 | メモリデバイス、システム、および、メモリデバイスを動作させるための方法 |
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| JPH04302893A (ja) * | 1991-03-29 | 1992-10-26 | Toshiba Corp | マルチポートｄｒａｍ |
| JPH06195978A (ja) * | 1992-12-25 | 1994-07-15 | Kawasaki Steel Corp | 半導体記憶装置 |
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| JPH04259990A (ja) * | 1991-02-15 | 1992-09-16 | Fujitsu Ltd | メモリ装置 |
-
1994
- 1994-07-22 JP JP6170618A patent/JPH0836886A/ja active Pending
-
1995
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- 1995-07-22 KR KR1019950021739A patent/KR0182302B1/ko not_active Expired - Lifetime
Patent Citations (2)
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| JP2023019261A (ja) * | 2021-07-29 | 2023-02-09 | Ｎｅｃプラットフォームズ株式会社 | メモリ制御装置、メモリ制御回路、メモリ制御方法およびメモリ制御プログラム |
Also Published As
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|---|---|
| KR960005604A (ko) | 1996-02-23 |
| KR0182302B1 (ko) | 1999-04-15 |
| US5566131A (en) | 1996-10-15 |
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