JPH0837207A - 半導体実装方法 - Google Patents
半導体実装方法Info
- Publication number
- JPH0837207A JPH0837207A JP6170706A JP17070694A JPH0837207A JP H0837207 A JPH0837207 A JP H0837207A JP 6170706 A JP6170706 A JP 6170706A JP 17070694 A JP17070694 A JP 17070694A JP H0837207 A JPH0837207 A JP H0837207A
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- Japan
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- bump forming
- forming body
- circuit board
- bump
- semiconductor element
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- Pending
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 複数の部品を一括にＣＣＢ接合及びフリップ
チップ接合するための半導体実装方法を提供する。 【構成】 半導体素子１と回路基板９の双方に形成され
た凹凸のバンプ形成体８を組み合わせることにより仮固
定を行う。また、前記バンプ形成体８の形状は、半導体
素子１と回路基板９を接続するリフロー後、双方のバン
プ形成体８が溶融した一体のバンプとする。ここで、リ
フロー前即ち仮固定時の前記バンプ形成体８の面積は、
電極パタン２と同じである必要はないので、電極パタン
２より小さいバンプ形成体８と電極パタン２より大きい
バンプ形成体８の組み合せで仮固定を行いうる。 【効果】 光素子及びその他多数の光部品を一括してリ
フロー固定することが可能になり、作業量削減による低
コスト化が出来る。
チップ接合するための半導体実装方法を提供する。 【構成】 半導体素子１と回路基板９の双方に形成され
た凹凸のバンプ形成体８を組み合わせることにより仮固
定を行う。また、前記バンプ形成体８の形状は、半導体
素子１と回路基板９を接続するリフロー後、双方のバン
プ形成体８が溶融した一体のバンプとする。ここで、リ
フロー前即ち仮固定時の前記バンプ形成体８の面積は、
電極パタン２と同じである必要はないので、電極パタン
２より小さいバンプ形成体８と電極パタン２より大きい
バンプ形成体８の組み合せで仮固定を行いうる。 【効果】 光素子及びその他多数の光部品を一括してリ
フロー固定することが可能になり、作業量削減による低
コスト化が出来る。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子と回路基板の
実装に関する。
実装に関する。
【０００２】
【従来の技術】計算機実装では、高速化を図るため、微
細はんだ接続を媒体としてＬＳＩの配線長を短縮するＣ
ＣＢ実装法（E.M.Davis et al.,;Solid Logic Technolo
gy,IBMJ.Res.Develop.,8,2,pp.102-144(1964))がよく用
いられる。ＣＣＢプロセスは、ＬＳＩ配線プロセスが終
了し、ウエハからチップ化する前に、（１）実装用保護
絶縁膜形成（２）はんだ下地電極形成（３）はんだ電極
形成を行い、回路基板との実装時に（４）フラックス塗
布（５）位置合わせ（６）リフロー（７）フラックス洗
浄を行うのが主な工程である。
細はんだ接続を媒体としてＬＳＩの配線長を短縮するＣ
ＣＢ実装法（E.M.Davis et al.,;Solid Logic Technolo
gy,IBMJ.Res.Develop.,8,2,pp.102-144(1964))がよく用
いられる。ＣＣＢプロセスは、ＬＳＩ配線プロセスが終
了し、ウエハからチップ化する前に、（１）実装用保護
絶縁膜形成（２）はんだ下地電極形成（３）はんだ電極
形成を行い、回路基板との実装時に（４）フラックス塗
布（５）位置合わせ（６）リフロー（７）フラックス洗
浄を行うのが主な工程である。
【０００３】一方、光モジュールの低価格化のために、
光素子の実装をバンプの表面張力により電極パタン同士
が高精度で位置決めされるセルフアライメント効果を利
用して光軸の無調整化を図る検討が行われている。
光素子の実装をバンプの表面張力により電極パタン同士
が高精度で位置決めされるセルフアライメント効果を利
用して光軸の無調整化を図る検討が行われている。
【０００４】
【発明が解決しようとする課題】従来のＣＣＢ技術をそ
のまま光素子の実装に用いる場合、バンプの表面の酸化
膜の除去・酸化防止及び仮固定の役割を果たしているフ
ラックスが、光素子の特性を劣化させ、光モジュールの
信頼性を低下させる懸念がある。そこで、フラックスレ
スによるＣＣＢが望ましい。フラックスレスによるＣＣ
Ｂを行う場合、（１）バンプの酸化防止（２）半導体素
子の仮固定法について考慮する必要がある。
のまま光素子の実装に用いる場合、バンプの表面の酸化
膜の除去・酸化防止及び仮固定の役割を果たしているフ
ラックスが、光素子の特性を劣化させ、光モジュールの
信頼性を低下させる懸念がある。そこで、フラックスレ
スによるＣＣＢが望ましい。フラックスレスによるＣＣ
Ｂを行う場合、（１）バンプの酸化防止（２）半導体素
子の仮固定法について考慮する必要がある。
【０００５】本発明の目的は、複数の部品を一括にＣＣ
Ｂ接合及びフリップチップ接合するための半導体実装方
法を提供することにある。
Ｂ接合及びフリップチップ接合するための半導体実装方
法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決する為
に、本発明では、電極上に凸（又は凹）型のソルダから
成るバンプ形成体を持つ半導体素子と、同じく電極上に
前記バンプ形成体に合体する凹（又は凸）型のバンプ形
成体を持つ回路基板のバンプ形成体を重ね合わせて仮固
定する。この結果、半導体素子を回路基板に搭載してか
らリフローまでの間の位置ずれを防ぐ事が出来る。
に、本発明では、電極上に凸（又は凹）型のソルダから
成るバンプ形成体を持つ半導体素子と、同じく電極上に
前記バンプ形成体に合体する凹（又は凸）型のバンプ形
成体を持つ回路基板のバンプ形成体を重ね合わせて仮固
定する。この結果、半導体素子を回路基板に搭載してか
らリフローまでの間の位置ずれを防ぐ事が出来る。
【０００７】
【作用】半導体素子と回路基板の双方の電極を金属バン
プを介して接合させる半導体素子と回路基板の実装に於
いて、半導体素子と回路基板の双方に形成された凹凸の
バンプ形成体を組み合わせることにより仮固定を行う。
前記バンプ形成体の形状は、半導体素子と回路基板を接
続するリフロー後、双方のバンプ形成体が溶融した一体
のバンプとなる。ここで、リフロー前即ち仮固定時の前
記バンプ形成体の面積は、バンプ形成体下層の電極パタ
ンと同じである必要はないので、前記電極パタンより小
さいバンプ形成体と前記電極パタンより大きいバンプ形
成体の組み合せで仮固定時の位置合わせを容易にするこ
とが可能である。
プを介して接合させる半導体素子と回路基板の実装に於
いて、半導体素子と回路基板の双方に形成された凹凸の
バンプ形成体を組み合わせることにより仮固定を行う。
前記バンプ形成体の形状は、半導体素子と回路基板を接
続するリフロー後、双方のバンプ形成体が溶融した一体
のバンプとなる。ここで、リフロー前即ち仮固定時の前
記バンプ形成体の面積は、バンプ形成体下層の電極パタ
ンと同じである必要はないので、前記電極パタンより小
さいバンプ形成体と前記電極パタンより大きいバンプ形
成体の組み合せで仮固定時の位置合わせを容易にするこ
とが可能である。
【０００８】
【実施例】次に図面を用いて本発明の実施例を説明す
る。
る。
【０００９】図１（ａ）における半導体素子１は寸法３
００×３００×１２０ｔμｍのInGaAsP基板からなり、T
i/Pt/Au/Moの電極パタン２が形成されている。電極パタ
ンが形成された半導体素子1に、絶縁膜３（ＳｉＯ２）
をスパッタにより形成し（図１（ｂ））、レジスト４を
マスクパタンとして（図１（ｃ））、電極パタン２とバ
ンプ（Ａｕ/Ｓｎ）のコンタクトをとる開口５のSiO2とM
oをドライエッチングでエッチングする（図１
（ｄ））。エッチング後、レジストを除去すると図１
（ｅ））のようになる。この時の露出した電極パタン２
の表面は、Auとなる。
００×３００×１２０ｔμｍのInGaAsP基板からなり、T
i/Pt/Au/Moの電極パタン２が形成されている。電極パタ
ンが形成された半導体素子1に、絶縁膜３（ＳｉＯ２）
をスパッタにより形成し（図１（ｂ））、レジスト４を
マスクパタンとして（図１（ｃ））、電極パタン２とバ
ンプ（Ａｕ/Ｓｎ）のコンタクトをとる開口５のSiO2とM
oをドライエッチングでエッチングする（図１
（ｄ））。エッチング後、レジストを除去すると図１
（ｅ））のようになる。この時の露出した電極パタン２
の表面は、Auとなる。
【００１０】次に、図２を用いてリフトオフによるバン
プ形成体プロセスを説明する。図２（ａ）は、絶縁膜３
及び電極パタン２とバンプ（Ａｕ/Ｓｎ）のコンタクト
をとる開口５が形成された半導体素子１で、厚膜レジス
ト６をマスクパタンとして（図２（ｂ））、その上から
Au/Sn７を蒸着し（図２（ｃ））、蒸着後、厚膜レジス
ト６とパタン以外のAu/Sn７を除去しバンプ形成体８が
完成する（図２（ｄ））。
プ形成体プロセスを説明する。図２（ａ）は、絶縁膜３
及び電極パタン２とバンプ（Ａｕ/Ｓｎ）のコンタクト
をとる開口５が形成された半導体素子１で、厚膜レジス
ト６をマスクパタンとして（図２（ｂ））、その上から
Au/Sn７を蒸着し（図２（ｃ））、蒸着後、厚膜レジス
ト６とパタン以外のAu/Sn７を除去しバンプ形成体８が
完成する（図２（ｄ））。
【００１１】バンプ形成体８の下層にある電極パタン２
の直径は、半導体素子１、回路基板９ともにφ６０μｍ
である。一方、図３に示したように、リフトオフ後の半
導体素子１のバンプ形成体８は直径φ２０μｍ×ｔ２０
μｍで電極パタン２の中央に位置する。また、図４に示
したように、回路基板９のバンプ形成体８は外周φ１２
０μｍ・内周φ４０μｍ×ｔ２０μｍのドーナツの変形
した形状となっている。ここで、注意すべき点は、回路
基板９のバンプ形成体８は、リフトオフ時にドーナツの
中央部の厚膜レジスト６及びAu/Sn７が残ることを防ぐ
ために、完全なドーナツ型を避けている。
の直径は、半導体素子１、回路基板９ともにφ６０μｍ
である。一方、図３に示したように、リフトオフ後の半
導体素子１のバンプ形成体８は直径φ２０μｍ×ｔ２０
μｍで電極パタン２の中央に位置する。また、図４に示
したように、回路基板９のバンプ形成体８は外周φ１２
０μｍ・内周φ４０μｍ×ｔ２０μｍのドーナツの変形
した形状となっている。ここで、注意すべき点は、回路
基板９のバンプ形成体８は、リフトオフ時にドーナツの
中央部の厚膜レジスト６及びAu/Sn７が残ることを防ぐ
ために、完全なドーナツ型を避けている。
【００１２】次に半導体素子１と回路基板９の接合を行
う。この過程は、素子搭載とリフローによる２段階で行
われる。まず、位置合わせ精度±１０μｍ以上のアライ
メント機能を有するボンディング装置で、図５（ａ）に
示したように、回路基板９上のバンプ形成体８に半導体
素子１のバンプ形成体８を填め込むように搭載する。そ
の後、不活性雰囲気条件下又は水素ガスを用いた還元雰
囲気条件下でリフロー加熱する。この際、半導体素子１
及び回路基板９のバンプ形成体８は、溶融すると一体の
球となり（図５（ｂ））、その時のバンプの表面張力に
より、半導体素子１及び回路基板９の電極パタン２同士
が自己整合するように移動し、Au/Sn凝固時（図５
（ｃ））には、高精度で位置決めされる。
う。この過程は、素子搭載とリフローによる２段階で行
われる。まず、位置合わせ精度±１０μｍ以上のアライ
メント機能を有するボンディング装置で、図５（ａ）に
示したように、回路基板９上のバンプ形成体８に半導体
素子１のバンプ形成体８を填め込むように搭載する。そ
の後、不活性雰囲気条件下又は水素ガスを用いた還元雰
囲気条件下でリフロー加熱する。この際、半導体素子１
及び回路基板９のバンプ形成体８は、溶融すると一体の
球となり（図５（ｂ））、その時のバンプの表面張力に
より、半導体素子１及び回路基板９の電極パタン２同士
が自己整合するように移動し、Au/Sn凝固時（図５
（ｃ））には、高精度で位置決めされる。
【００１３】本実施例では、バンプの材料としてAu/Sn
を用いたが、Pb/SnまたはAg/Snを用いても同様に実現で
きる。
を用いたが、Pb/SnまたはAg/Snを用いても同様に実現で
きる。
【００１４】本実施例は、基本的に実施例１と同じであ
るが、バンプ形成体の形状が異なる場合である。図６に
は半導体素子の形状を、図７には回路基板の形状を示
す。本実施例のように、バンプ形成体を非対称にするこ
とも可能である。
るが、バンプ形成体の形状が異なる場合である。図６に
は半導体素子の形状を、図７には回路基板の形状を示
す。本実施例のように、バンプ形成体を非対称にするこ
とも可能である。
【００１５】
【発明の効果】以上、述べた本発明によれば、フラック
スレスによるＣＣＢ接合、フリップチップ接合に於い
て、位置合わせからリフローするまでの仮固定を機械的
にホールドせずに行うことが出来る。そのため、光素子
及びその他多数の光部品を一括してリフロー固定するこ
とが可能になり、作業量削減による低コスト化が期待出
来る。
スレスによるＣＣＢ接合、フリップチップ接合に於い
て、位置合わせからリフローするまでの仮固定を機械的
にホールドせずに行うことが出来る。そのため、光素子
及びその他多数の光部品を一括してリフロー固定するこ
とが可能になり、作業量削減による低コスト化が期待出
来る。
【図１】（ａ）−（ｅ）実施例１における絶縁膜形成プ
ロセス断面図。
ロセス断面図。
【図２】（ａ）−（ｄ）実施例１におけるバンプ形成体
形成プロセス断面図。
形成プロセス断面図。
【図３】（ａ）実施例１におけるリフロー前の半導体素
子の平面図、（ｂ）ＡＡ’における断面図。
子の平面図、（ｂ）ＡＡ’における断面図。
【図４】（ａ）実施例１におけるリフロー前の回路基板
の平面図、（ｂ）ＡＡ’における断面図。
の平面図、（ｂ）ＡＡ’における断面図。
【図５】（ａ）実施例１におけるリフロー前のバンプ形
成体断面図、（ｂ）Au/Sn溶融時のバンプ形成体断面
図、（ｃ）Au/Sn凝固時のバンプ形成体断面図。
成体断面図、（ｂ）Au/Sn溶融時のバンプ形成体断面
図、（ｃ）Au/Sn凝固時のバンプ形成体断面図。
【図６】（ａ）実施例２におけるリフロー前の半導体素
子の平面図、（ｂ）ＡＡ’における断面図。
子の平面図、（ｂ）ＡＡ’における断面図。
【図７】（ａ）実施例２におけるリフロー前の回路基板
の平面図、（ｂ）ＡＡ’における断面図。
の平面図、（ｂ）ＡＡ’における断面図。
１…半導体素子、２…電極パタン、３…絶縁膜、４…レ
ジストパタン、５…電極パタンとバンプ形成体のコンタ
クトをとる開口、６…厚膜レジストパタン、７…Au/Sn
蒸着膜、８…バンプ形成体、９…回路基板。
ジストパタン、５…電極パタンとバンプ形成体のコンタ
クトをとる開口、６…厚膜レジストパタン、７…Au/Sn
蒸着膜、８…バンプ形成体、９…回路基板。
Claims (5)
- 【請求項１】半導体素子と回路基板の金属バンプによる
接続に於いて、半導体素子と回路基板の双方に形成され
た凹凸のバンプ形成体を組み合わせることにより仮固定
を行う半導体実装方法。 - 【請求項２】半導体素子と回路基板を接続するリフロー
時に、半導体素子上のバンプ形成体と前記バンプ形成体
に接触する回路基板上のバンプ形成体が、溶融して一体
のバンプとなる請求項１記載の半導体実装方法。 - 【請求項３】半導体基板と回路基板の接合前におけるバ
ンプ形成体の面積を、前記半導体基板の電極及び前記回
路基板の電極と前記バンプ形成体が電気的コンタクトし
ている面積より拡大した請求項１又は２記載の半導体実
装方法。 - 【請求項４】バンプ形成体と、半導体素子と前記バンプ
形成体を接着させる役割を持つメタライズ層と、前記半
導体素子と前記バンプ形成体を接着させないパシベーシ
ョン層を備えることを特徴としている半導体素子。 - 【請求項５】バンプ形成体と、回路基板と前記バンプ形
成体を接着させる役割を持つメタライズ層と、前記回路
基板と前記バンプ形成体を接着させないパシベーション
層を備えることを特徴としている回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170706A JPH0837207A (ja) | 1994-07-22 | 1994-07-22 | 半導体実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170706A JPH0837207A (ja) | 1994-07-22 | 1994-07-22 | 半導体実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837207A true JPH0837207A (ja) | 1996-02-06 |
Family
ID=15909891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170706A Pending JPH0837207A (ja) | 1994-07-22 | 1994-07-22 | 半導体実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210591A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1994
- 1994-07-22 JP JP6170706A patent/JPH0837207A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006210591A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
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