JPH0837445A - 加重平均回路 - Google Patents

Abstract

(57)【要約】 【目的】ディジタルフィルタの加重平均回路の回路規模
を軽減する。 【構成】切替スイッチ２を帰還バス側に接続してレジス
タＡ５の出力を１／ｍ倍乗算器３に入力し、その出力を
加算器４の極性反転入力とし帰還バスからの入力を正転
入力として加算しその結果をレジスタＡ５に記憶させ
る。次に、切替スイッチ２を入力バス側に接続し、極性
反転された入力信号を１／ｍ倍乗算器３に入力する。そ
の出力を加算器４に入力しレジスタＡ５の出力と加算し
てレジスタＡ５に記憶させるとともにレジスタＢ６に転
送して求める加重平均値を一時記憶させて出力するよう
に構成した。 【効果】乗算器が１個ですむ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、無線通信機に用いられ
るディジタルフィルタに関し、特に、任意の数値系列の
平均値を抽出するディジタルフィルタの一種である加重
平均回路の改良に関する。

【０００２】

【従来の技術】図１は、加重平均回路としてよく用いら
れる従来技術の構成例図である。図中、１１は乗算器
（α）、１２は加算器、１３はレジスタ、１４は乗算器
（β）である。上記従来の構成より明らかなように、レ
ジスタ１３の時刻（ｎ＋１

【外１】

【数１】

【外２】 っており、フィルタの形式としては出力の帰還が含まれ
るリカーシブフィルタに属している。

【０００３】

【発明が解決しようとする課題】

【外３】 に乗算するための乗算回路が２回路必要となり、一般に
乗算回路の規模が加算器に比べ大きくなることを考慮す
ると不利である。

【０００４】本発明の目的は、従来技術の問題点である
回路規模が加算器より大きい乗算器が２個あることに起
因する回路の複雑化を解決し、処理速度の向上，コスト
の低下を図った加重平均回路を提供することにある。

【０００５】

【課題を解決するための手段】本発明による加重平均回
路は、入力信号の符号を反転させて入力バスに出力する
極性反転回路と、前記入力バスからの信号または帰還バ
スからの信号のいずれかを切替え出力する切替スイッチ
と、該切替スイッチの出力を１／ｍ倍する１／ｍ倍乗算
器と、該１／ｍ倍乗算器の出力を極性反転入力とし、帰
還バスからの信号を正転入力として加算出力する加算器
と、該加算器の出力を一時記憶するとともに、前記帰還
バスに出力して前記切替スイッチと前記加算器に与える
第１のレジスタと、該第１のレジスタから出力される信
号を加重平均値として記憶する第２のレジスタと、前記
切替スイッチを前記帰還バス側に接続して前記第１のレ
ジスタからの入力を前記１／ｍ倍乗算器に与えて前記加
算器からの出力を第１のレジスタに記憶させ、次に、前
記切替スイッチを前記入力バス側に接続して前記極性反
転回路からの入力を前記１／ｍ倍乗算器に与えて前記加
算器からの出力を第１のレジスタに記憶させるとともに
該第１のレジスタの記憶内容を前記加重平均値として前
記第２のレジスタに与える制御を繰り返し行う制御器と
を備えたことを特徴とするものである。

【０００６】

【実施例】以下図面により本発明を詳細に説明する。図
２は本発明による加重平均回路の一構成例図である。図
において、１は入力信号系列Ｘ_n の符号の極性反転回
路、２は切替スイッチ、３は１／ｍ倍乗算器、４は加算
器、５はレジスタＡ、６はレジスタＢ、７は制御器であ
る。

【０００７】

【作用】図２に示した構成例に基づく本発明の加重平均
回路の動作を図３を用いて詳細に説明する。

【０００８】図３は図２の加重平均回路の動作を示すフ
ローチャート例であって、図１に示した従来構成の回路
の出力と等しい出力が得られるまでの動作フローを表し
ている。１０１〜１０９はステップ番号を示す。この動
作は制御器７によって行われる。

【０００９】図３において、回路は、まずステップ１０
１に進み、入力バス（以下、バスＡという）と帰還バス
（以下、バスＢという）のいずれかを切替え出力する切
替スイッチ２をバスＢ側に接続する。ステップ１０２に
進み、レジスタＡ５の出力信号をバスＢを通して１／ｍ
倍乗算器３に入力する。ステップ１０３に進み、１／ｍ
倍乗算器３の出力と、バスＢを経由したレジスタＡ５の
出力とを加算器４に入力する。ステップ１０４に進み、
加算器４は２つの入力の差を出力する。ステップ１０５
に進み、加算器４の出力をレジスタＡ５に記憶させる。
ステップ１０６に進み、切替スイッチ２の判定を行う。
この場合切替スイッチ２はバスＢ側に接続されているの
でステップ１０７に進む。ステップ１０７では、切替ス
イッチ２をバスＡ側に接続する。ステップ１０８に進
み、入力信号Ｘ_n は極性反転回路１を通り、信号の極性
が反転した状態で１／ｍ倍乗算器３に入力される。ステ
ップ１０３に進み、前述の１０３から１０５までのステ
ップの処理を行う。ステップ１０６に進み、切替スイッ
チ２の判定を行う。この場合切替スイッチ２はバスＡ側
に接続されているのでステップ１０９に進む。ステップ
１０９では、レジスタＡ５の記憶内容を読み出してレジ
スタＢ６に記

【外４】

【００１０】図４は、図２の加重平均回路の１／ｍ倍乗
算器３への入力（内部処理系列）とレジスタＢ６の記憶
内容（出力系列）のタイムチャートである。１／ｍ倍乗
算器３へは内部処理系列の１サンプル毎に入力される。
図の各ブロックはサンプル値を示す。レジスタＢ６ の
記憶内容は出力系列のサンプル値を示し、図の各ブロッ
ク（１サンプル）毎に記憶・読み出し制御される。すな
わち、切替スイッチ２がバスＡとバスＢに一度ずつ接続
され、１／ｍ倍乗算器３に信号が２回入力された時、レ
ジスタＢ６に一度記憶され、この記憶内容が加重平均回
路の出力となる。以上の処置により従来の加重平均回路
と同様な出力結果が得られ、より簡単な回路構成により
加重平均回路を実現することができる。

【００１１】

【発明の効果】以上詳細に説明したように、本発明によ
れば、加算器に比べて規模の大きい乗算器が従来の２個
から１個となり、回路が簡略化されるので、回路の小形
化，低消費電力化を図ることができる。さらに、乗算器
の倍率ｍをｍ＝２ⁿ とすれば、乗算処理は変数のｎビッ
トシフト処理で代用できるので、乗算器を全く用いずに
回路を構成することが可能となり、より簡略化された回
路、小形化，低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】従来の回路構成例図である。

【図２】本発明による加重平均回路の構成図である。

【図３】図２の加重平均回路の動作を示すフローチャー
トである。

【図４】本発明の内部処理系列と出力系列のタイムチャ
ートである。

【符号の説明】

１ 極性反転回路 ２ 切替スイッチ ３ １／ｍ倍乗算器 ４ 加算器 ５ レジスタＡ ６ レジスタＢ ７ 制御器 １１ α乗算器 １２ 加算器 １３ レジスタ １４ β乗算器 １０１〜１０９ ステップ番号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力信号の符号を反転させて入力バスに
   出力する極性反転回路と、 前記入力バスからの信号または帰還バスからの信号のい
   ずれかを切替え出力する切替スイッチと、 該切替スイッチの出力を１／ｍ倍する１／ｍ倍乗算器
   と、 該１／ｍ倍乗算器の出力を極性反転入力とし、帰還バス
   からの信号を正転入力として加算出力する加算器と、 該加算器の出力を一時記憶するとともに、前記帰還バス
   に出力して前記切替スイッチと前記加算器に与える第１
   のレジスタと、 該第１のレジスタから出力される信号を加重平均値とし
   て記憶する第２のレジスタと、 前記切替スイッチを前記帰還バス側に接続して前記第１
   のレジスタからの入力を前記１／ｍ倍乗算器に与えて前
   記加算器からの出力を第１のレジスタに記憶させ、次
   に、前記切替スイッチを前記入力バス側に接続して前記
   極性反転回路からの入力を前記１／ｍ倍乗算器に与えて
   前記加算器からの出力を第１のレジスタに記憶させると
   ともに該第１のレジスタの記憶内容を前記加重平均値と
   して前記第２のレジスタに与える制御を繰り返し行う制
   御器とを備えた加重平均回路。